JPH06502271A - 計算機バスとディスクドライブ間のデータの複数のセクタの自動読み出し及び自動書き込みインテリジェントハードウェア - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 計算機バスとディスクドライブ間のデータの複数のセクタの自動読み出し及び自 動書き込み用インテリジェントハードウェア 魔ＩＩと１月 匡ＪＬＩΔ±」し上野 本発明は、ハードディスクドライブと計算機データバスとのインターフェースに 関し、特に、ディスクドライブへのマイクロプロセッサの介入なしに、ハードデ ィスクドライブと計算機間のデータの複数のセクタの読み出し及び書き込みを制 御する、自動化された読み出し及び書き込み用ハードウェアシーケンサに関する 。

ｉ末Ω五」 マイクロコンピュータと呼ばれることもあるパーソナルコンピュータは、主に、 安価であり、かつ電子計算機の集約的なユーザアプリケーションを処理するため に充分な能力を有するために、近年、広範囲に亘るユーザを獲得してきた。パー ソナルコンピュータのデータ記憶及びデータ共用機能は、概ねｌｌｌ１または複 数のハードディスクドライブを有する。

ハードディスクドライブ１２０（第１図）は、その上方に位置する読み出し／書 き込みヘッド１４１によって、あるパターンに磁化された、ディスクである回転 磁気媒体１４０を有する。書き込み動作中、ヘッド１４１は回転磁気媒体１４０ の磁気被膜にデータを表現するデータパターンを生みだし、読み出し動作中には 、ヘッドは書き込み動作中に生み出されたデータパターンを読み出す。

多くの大容量のディスクドライブでは、複数のディスクが、共通のスピンドルを 中心として互いに積み重ねられている。各ディスクは、ディスクの表面毎に少な くとも１個の読み出し／書き込みヘッドを有する。データは、ディスク表面の同 中心の複数の円からなるトラックに書き込まれる。複数のディスクが共通のスピ ンドル上で用いられるとき、ディスクのトラックには、隣接するディスクのトラ ック１の真上若しくは真下の、あるディスクのトラック１である各ディスクの相 対的な等しい半径方向の位置に、書き込みが行われる。積み重ねられたディスク の各ディスクのトラック１の位置は、ディスク表面に垂直に延在するシリンダを 形成するので、トラックの位置は一般にシリンダの位置と呼ばれる。

ハードディスクに記憶されたデータは、概ね、複数のファイルに分類される。各 ファイルは、計算機１１０によって処理されるデータの単位を表している。複数 のファイルは、回転ディスク１４０の複数のセクタに記憶される。ディスクの一 回転中に書き込まれるセクタ数は、ｌトラックからなる。従って、ディスクの表 面の任意のあるデータの位置を特定するために、ヘッドアドレス、シリンダアド レス、及びセクタアドレスが必要となる。ヘッドアドレス、シリンダアドレス、 及びセクタアドレスは、幾何学的アドレスと呼ばれることがある。

計算機１１０内で実行されるプログラムからの要求に応答して、ディスクドライ ブ１２０に対する読み出しまたは書き込みを行うために、計算機によって実行さ れる動作は、当業者にはよく知られている。概ね、この動作中に、ディスクドラ イブ１２０の電子回路１３０は、ドライブ１２０の１つのディスクのデータのあ るセクタのための要求を受け取る。即ち、電子回路１３０は、セクタの幾何学的 アドレスを提供される。

ディスクドライブ１２０の電子回路は、概ね、米国カリフォルニア州すニーベー ルのインテル社によって販売されているマイクロプロセッサＮｏ、８０８０７８ ０８５のような第１世代のマイクロプロセッサであるマイクロプロセッサ１２１ と、マイクロプロセッサ１２１をインタフェースする記憶制御集積回路１３０と 、ドライブ電子回路１２３と、計算機データバス１１５と、ランダムアクセスメ モリ１２２とを含む。ドライブ電子回路１２３は、読み出し／書き込みヘッド１ ４１からのアナログ信号を記憶制御回路１３０にへのデジタル信号に変換し、か つディスクドライブ１２０の機械的な動作を制御する。

例えば、計算機データバス１１５は、ＩＢＭ　ＡＴパーソナルコンピュータまた は、そのようなパーソナルコンピュータの互換機であるパーソナルコンピュータ のデータバスである。それらのパーソナルコンピュータの構造及び動作は、当業 者にはよく知られている。

記憶制御集積回路１３０は、マイクロプロセッサインタフェース回路１３１と、 ディスク制御回路１３２と、バッファ制御１３３と、計算機バスインタフェース 回路１３４とを含む。例えば、カリフォルニア州フレモント（Ｆｒｅｍｏｎｔ） のＣ１ｒｒｕｓ　Ｌｏｇｉｃは、そのような集積回路をモデルＮｏ。

５Ｈ２６０として提供している。カリフォルニア州すンノゼのＣｈｉｐｓ　ａｎ ｄ　Ｔｅｃｈｎｏｌｏｇｙは、そのような集積回路をモデルＮｏ、８２Ｃ５０５ ９として提供している。カリフォルニア州ミルビタスのＡｄａｐｔｅｃ　Ｃｏｒ ｐｏｒａｔｉｏｎは、モデルＮｏ、Ａｒｃ−６０６０及びモデルＮｏ、Ａｒｃ− ７１６０を提供している。

マイクロプロセッサ１２１によって実行される動作は、概ね、ディスクドライブ １２０が作動しているときに、不揮発性メモリからマイクロプロセッサ１２１に ロードされるプログラム命令によって決定される。計算機１１０は、制御バス（ 図示されていない）を通して、読み出し／書き込みリクエストを回路１３０に提 供し、幾何学的アドレス即ち、ヘッドアドレス、シリンダアドレス、及びセクタ アドレスが、データバス１１５を通して非同期に提供される。

この情報は、インタフェース回路１３４を通り、回路１３０内のレジスタに直接 記憶される。概ね、回路１３０は、１８Ｍタスクファイルをエミュレートするた めに必要なレジスタとカウンタとを含む。１８Ｍタスクファイルは、ＩＢＭから 入手可能なＩＢＭ　ＰＣ／ＡＴ　Ｔｅｃｈｎｉｃａｌ　Ｒｅｆｅｒｅｎｃｅに定 義されており、この文献はここで言及したことによって、本出願の一部とされた い。代わりに、ＡＴＡ仕様書に定義されている命令ブロックレジスタが使用され ることもある。

読み出し／書き込みリクエスト及び幾何学的アドレスを受け付けたとき、マイク ロプロセッサ１２１は、リクエストされた読み出しまたは書き込み動作のために 、計算機バスインタフェース回路１３４、ディスク制御回路１３２及びバッファ 制御回路１３３を初期化するために必要な動作を実行する。初期化信号は、マイ クロプロセッサ１２１から、マイクロプロセッサインタフェース回路１３１を通 って、マイクロプロセッサ制御バス１３６上を他の回路へ向けて通過する。図を 明瞭にするために、ディスク制御回路１３２、バッファ制御回路１３３、及び計 算機バスインタフェース回路１３４とＲＡＭＩ　２２との間の制御信号ラインと 同様に、マイクロプロセッサ１２１とマイクロプロセッサインタフェース回路１ ３１との間の制御信号ラインは、第１図には描かれていない。

読み出し動作のための初期化の後に、データはドライブ電子回路１２３から、デ ィスク制御回路１３２へ通過し、ディスク制御回路１３２は、そのデータをバッ ファ制御回路１３３へ送る。バッファ制御回路１３３はデータをＲＡＭ１２２に 記憶する。データの１セクタが、ＲＡＭ１２２に完全に記憶されたとき、マイク ロプロセッサ１２１は、ＲＡＭ１２２から計算機バスインタフェース回路１３４ 内のＦＩＦＯ（ファーストインファーストアウト）メモリへのデータの転送を開 始する。ＦＩＦＯメモリがほぼいっばいになったとき、回路１３４は、データの セクタが作動可能であることを表すために、ホスト計算機に対する割り込みを開 始する。

セクタの転送が完了したとき、マイクロプロセッサは、次のセクタの転送を開始 するために、ホスト計算機１１０と対話する。従って、データの複数のセクタが ディスクドライブ１２０から計算機バス１１５へ転送されるにもかかわらず、マ イクロプロセッサ１２１は、各セクタを個々に送るために、動作速度が低下する 。マイクロプロセッサ１２１は、複数のセクタを送ることができないので、１つ のセクタのみの処理そして介入による時間的な限界は、回路１３０によって決定 される。

免肌旦且１ 本発明の原理に基づけば、ハードディスクドライブと計算機データバスとの間の 複数のセクタの転送が、ハードディスクドライブ内の記憶制御集積回路の計算機 バッファインタフェース回路内のハードウェアによって制御される。

データの複数のセクタは、ハードディスクドライブの動作を制御するマイクロプ ロセッサの介入なしに転送される。

本発明の計算機バスインタフェース回路は、計算機データバスとインタフェース 回路との間のデータを自動的に転送するだけでなく、状態情報を生みだし、ホス ト計算機への割り込みを生みだし、かつタスクファイルレジスタを更新する。

本発明のディスクドライブ記憶＃Ｉ御集積回路は、タイマ開始信号に応答するタ イマ手段を含み、タイマ開始信号がタイマ手段に受け取られると、タイマ手段が スタートする。

タイマ開始信号は、イネーブル信号とも呼ばれる。予め決められた時間間隔の後 、タイマ手段はホスト計算機割り込みタイムアウト信号を発生する。ホスト計算 機割り込みタイムアウト信号に応答して、ハードウェア割り込み発生手段は、ホ スト計算機割り込み信号を発生する。ホスト計算機が、ディスクドライブ記憶制 御を含むディスクドライブの状態を読み出すとき、読み出し動作の間、タイマ開 始信号が発生させられる。概ね、ディスクドライブの基板上にある、ディスクド ライブを制御するマイクロプロセッサによる介入なしに、ハードウェアがこれら の動作の全てを実行する。

他の実施例では、ディスクドライブ記憶制御集積回路は、ホスト計算機からの単 −書き込みセクタ命令に応答したディスクドライブに書き込まれた最初のデータ のセクタを、それに続くデータのセクタから区別する手段を含む。ディスクドラ イブ記憶制御集積回路は更に、ディスクドライブの動作を制御するマイクロプロ セッサによる介入なしに、最初のデータのセクタの後に各データのセクタの転送 を開始するためのホスト計算機割り込み信号を発生する手段を含む。

ディスクドライブの動作を制御するマイクロプロセッサの介入なしに、ホスト計 算機へ、またはホスト計算機から、データの複数のセクタを転送するための、本 発明のハードウェアの能力は、ディスクドライブのデータ処理速度を非常に高め る。マイクロプロセッサが、各セクタの転送を個々に制御する必要が解消され、 そのために、そのような制御に関連するオーバヘッドもまた解消された。

ある実施例では、本発明の自動読み出しシーケンサと、自動書き込みシーケンサ とが、記憶制御集積回路の計算機バスインタフェース回路内に含まれている。自 動読み出しシーケンサと、自動書き込みシーケンサとが、ホスト計算機の計算機 データバスをインタフェースする。自動読み出しシーケンサは、ホスト計算機と 対話し、マイクロプロセッサの介入なしに、ホスト計算機へのデータの複数のセ クタの転送のための要求されるホスト計算機割り込み信号を発生する。同様に、 自動書き込みシーケンサは、ホスト計算機と対話し、マイクロプロセッサの介入 なしに、ホスト計算機からのデータの複数のセクタの転送のためのホスト計算機 割り込み信号を発生する。ある実施例では、記憶制御集積回路もまた、バッファ 制御回路と、ディスク制御回路と、マイクロプロセッサインタフェース回路とを 含む。

バッファ制御回路と、ディスク制御回路と、マイクロプロセッサインタフェース 回路とは、従来技術の記憶制御回路内で用いられているものと等しい。

新規なタイマが、本発明の自動読み出しシーケンサと自動書き込みシーケンサと 共に用いられる。タイマは、２つの独自なタイマとして機能する。特に、タイマ は、第１の予め決められた値と第２の予め決められた値とを記憶する手段を含む 。タイマは、予め決められた値の各々に関連するイネーブル信号を有する。予め 決められた値の内の一方のためのイネーブル信号を受け付けたとき、その値がプ ログラム可能なタイマにロードされ、そのプログラム可能なタイマがスタートす る。プログラム可能なタイマは、予め決められた値によって決定されてた時間間 隔の後に、タイムアウトを起こす。即ち、本発明のタイマは、ホスト割り込みタ イムアウトタイマ、及びビジータイムアウトタイマとして機能するので、本発明 のシーケンサに必要なハードウェアを減少する。

本発明の自動読み出しシーケンサは、ディスクドライブからホスト計算機へデー タを自動的に転送するために、新規な過程を用いる。この過程では、自動読み出 しシーケンサは、最初に、ホスト計算機からの読み出しセクタ命令に応答して転 送されるセクタの個数を減少する。続いて、ディスクドライブの状態が更新され 、バッファ制御メモリから自動読み出しシーケンサのメモリへデータが先取りさ れる。自動読み出しシーケンサがほぼいっばいになったとき、データを自動読み 出しシーケンサから転送する準備が整ったことを知らせる割り込みが、ホスト計 算機に送られる。

ホスト計算機割り込みに応答して、ホスト計算機は、データを読み出すか、また はディスクドライブの状態を読み出す。もし状態が読み出されたならば、ホスト 計算機割り込みはリセットされ、ホスト計算機タイムアウトタイマがスタートす る。もし、タイマがタイムアウトする前に、ホスト計算機がデータを読み出せな ζすれば、他の割り込みがホスト計算機に送られる。

計算機がデータの読み出しを開始したとき、自動読み出しシーケンサは、データ の転送が完了することを待つ。データの転送が完了したとき、転送されるべきデ ータのセクタが残っているかどうかを確かめるために、セクタの個数がチェック される。もし全てのデータのセクタが転送されたならば、動作は終了する。

もし、転送されるべき更なるセクタが存在するならば、自動読み出しシーケンサ は、とジ−タイムアウトタイマをスタートさせる。タイマがタイムアウトした後 、自動読み出しシーケンサは、バッファ制御メモリの状態をチェックする。バッ ファ制御メモリの、次の動作のための準備が整ったとき、自動読み出しシーケン サは、データ転送の状態を定義するタスクファイルを更新し、転送されるべきセ クタの個数を減少するステップへ分岐する。

同様に、本発明の自動書き込みシーケンサは、ホスト計算機からディスクドライ ブへの、データの複数のセクタを自動的に転送するための、新規な過程を用いる 。この過程では、自動書き込みシーケンサは、最初に、ディスクドライブの状態 を更新し、そしてデータの第１のセクタが転送されるかどうかを決定する。もし 、第１のセクタが転送されるならば、自動書き込みシーケンサは、転送の完了を 待つ。もし次のセクタが転送されるならば、自動書き込みシーケンサは、ディス クドライブがデータを受け付ける準備の整ったことを表すために、ホスト計算機 へのホスト計算機割り込みを発生する。自動書き込みシーケンサは再び、データ の転送か完了するのを待つ。即ち、自動書き込みシーケンサは、ホスト計算機か らの単一の書き込み命令に応答してマイクロプロセッサの介入なしに転送される 、データの第１のセクタと次のセクタとを弁別する。

データの転送が完了したとき、自動書き込みシーケンサは、転送されるべき残り のセクタの個数と、次のセクタのために利用可能なバッファメモリのメモリ空間 とを更新する。次に、更新された利用可能なメモリ空間は、データの次のセクタ のために充分な空間が存在するかどうかを決定するためにチェックされる。もし 充分な空間が存在しなければ、自動書き込み動作は終了する。

もし次のセクタのために充分な空間が存在するならば、転送されるべき残りのセ クタの個数がチェックされる。もし転送されるべきセクタがもはや存在しなけれ ば、動作は終了する。しかし、もし転送されるべき更なるセクタが存在するなら ば、自動書き込みシーケンサはビジータイムアウトタイマをスタートさせる。タ イマがタイムアウトした後、シーケンサは、バッファ制御メモリの状態をチェッ クする。バッファ制御メモリが、次の動作に対する準備を整えたとき、自動書き 込みシーケンサは、データ転送の状態を定義するタスクファイルを更新し、ディ スクドライブの状態を更新するステップへ分岐する。

この全体の過程は、自動書き込みシーケンサのハードウェアによって制御される ので、ディスクドライブの動作を制御スるマイクロプロセッサによる介入は、必 要ない。従って、マイクロプロセッサのプログラミングオーバヘッドは減少し、 マイクロプロセッサは、計算機データバス上のデータの転送を制御する代わりに 、他のタスクを実行することができる。

図面の簡単な説明 第１泗は、計算機とハードディスクドライブとを含む、従来技術の計算機システ ムのブロック図である。

第２図は、本発明に基づく、自動ハードウェア読み出しシーケンサと自動ハード ウェア書き込みシーケンサとを含む記憶制御集積回路を有する、ハードディスク ドライブと、計算機とを含む計算機システムのブロック図である。

第３図は、本発明のハードウェアシーケンサのより詳細なブロック図である。

第４図は、本発明の自動ハードウェア読み出しシーケンサによって実行される動 作のプロセス流れ図である。

第５図は、本発明の自動ハードウェアの書き込みシーケンサのプロセス流れ図で ある。

第６図は、本発明のハードウェアシーケンサで使用されることに適したカウンタ の概略のブロック図である。

第７Ａ図及び第７Ｂ図は、本発明の自動読み出し及び自動書き込みシーケンサで 使用される、論理回路、カウンタ、レジスタ、及びメモリ装置のより詳細なブロ ック図である。

第８図は、本発明のセクタ数カウンタの一実施例のブロック図である。

第９図は、第８図の要素５ＵＣＬ８ＲＡのより詳細な模式図である。

第１０図は、第８図の要素ＣＭＰ８のより詳細な模式図である。

第１１図は、本発明のヘッド数カウンタの詳細なブロック図である。

第１２図は、第１１図の要素５ＵＣＬＴ４ＲＢの詳細な模式図である。

第１３図は、第１１図の要素ＣＭＰ　４の詳細な模式図である。

第１４図は、本発明のシリンダ数カウンタのより詳細な模式図である。

第１５図は、第１４図の要素５ＵＣＬ８ＲＢのより詳細な模式図である。

第１６図は、本発明のセクタカラ、ンタの詳細な模式図である。

第１７図は、第１６図の要素５ＤＣＬ８ＲＢのより詳細な模式図である。

第１８図は、本発明のセクタカウント減少回路の詳細な模式図である。

第１９Ａ図及び第１９Ｂ図は、本発明のホスト計算機割り込み発生回路の詳細な 模式図である。

第２０図は、本発明の自動シーケンサ回路の詳細な模式第２１図は、本発明のタ イマの模式図である。

第２２図は、第２１図の要素５ＤＣＬ８Ｒの模式図である。

第２３図は、同一な回路である、ラッチ回路ＬＡＴＣｆ（８Ａ及びＬＡＴＣＨ８ Ｂのより詳細な模式図である。

第２４図は、第２２図の要素ＭＵＸ２１Ｘ８のより詳細なブロック図である。

第２５図は、同期ホスト計算機読み出しデータ信号を発生する回路の模式図であ る。

第２６図は、本発明のビジータイマ制御回路の模式図である。

第２７図は、本発明の更新制御回路７７０の模式図である。

第２８図は、本発明の自動書き込みセクタカウンタの詳細なブロック図である。

第２９図は、第２８図の自動書き込みセクタカウンタの要素５ＤＣＬ８Ｓの詳細 な模式図である。

第３０図は、本発明の自動書き込みセクタカウント減少回路の模式図である。

ｌ吸尖２■１１泗 本発明の原理に基づけば、ハードディスクドライブとホスト計算機の計算機デー タバスとの間のデータの複数セクタの転送が、ハードディスクドライブ内の記憶 制御集積回路の計算機バスインターフェース内のハードウェアによって制御され る。データの複数のセクタは、ディスクドライブの動作を制御するマイクロプロ セッサの介入なしに転送される。概ね、そのようなマイクロプロセッサは、ハー ドディスクドライブ内に配置されている。本発明の計算機バスインタフェース回 路は、以下により詳しく説明されるように、ホスト計算機データバスと計算機バ スインタフェース回路との間で自動的にデータを転送するばかりでなく、状態情 報を生みだし、ホスト計算機への割り込みを生みだし、タスクファイルレジスタ を更新する。

ある実施例では、本発明の自動読み出しシーケンサ２５０と自動書き込みシーケ ンサ２６０（第２図）とが、記憶制御集積回路２３０の計算機バスインタフェー ス回路２３４内に含まれている。シーケンサ２５０、及び２６０は、ホスト計算 機２１０の計算機データバス２１５とインタフェースする。ホスト計算機２１０ は、　“ＡＴパーソナルコンピュータ“と呼ばれているＩＢＭパーソナルコンピ ュータか、そのような計算機の互換機であることが好ましい。

この実施例では、記憶制御集積回路２３０は更に、バッファ制御回路２３３、デ ィスク制御回路２３２、マイクロプロセッサインタフェース回路２３１、及びバ ッファクロック２７０を含む。バッファクロック２７０と同様に、回路２３１． ２３２、及び２３３は、従来技術の記憶制御回路１３０のそれらの回路と等しく 、当業者にはよく知られている。以下の詳細な開示内容を考慮して、本発明のシ ーケンサ２５０及び２６０に使用するための従来技術の回路の変更は、当業者に 取って明らかである。

既に説明したように、ディスクインタフェース回路２３２は、　（１）ディスク ２４０への書き込み時のエラー補正コードの発生、及び（２）ディスク２４０か らの読み出し時のエラーの検出と補正ばかりでなく、ディスク２４０への、及び ディスク２４０からのシリアルデータの転送を行う。

ディスクインタフェース回路２３２は、この実施例では８とットバスであるバス ２３７上で、バッファ制御回路２３３への、及びバッファ＠御回路２３３からの 、データの転送を行う。バッファ制御回路２３３は、数本のシリアル制御ライン （図示されていない）に沿ったアドレスバス２２４及びデータバス２２５によっ て、概ねスタティックランダムアクセスメモリであるランダムアクセスメモリ　 （ＲＡＭ）２２２に連結されている。バッファ制御回路２３３によって、ディス クインタフェース回路２３２へ送られる、及びディスクインタフェース回路２３ ２から受け取られる、データは、ＲＡＭ２２２から検索さ瓢　及びＲＡＭ２２２ へ記憶される。

バッファ制御回路２３３はまた、計算機バスインタフェース回路２３４ヘデータ を送り、かつ計算機バスインタフェース回路２３４からデータを受け付ける。再 び、バッファ制御回路２３３によって、計算機バスインタフェース回路に送られ るデータ、及び計算機バスインタフェース回路から受け付けられたデータは、Ｒ ＡＭ２２２から検索され、及びＲＡＭ２２２へ記憶される。データは、計算機バ スインタフェース回路２３４内のＦＩＦＯメモリに連結されたバス２３８を通し て送られへ　及び受け付けられる。この実施例では、バス２３８もまた８ビツト バスである。

バ・ノフ７制御回路２３３は、ＨＦＡＶＡＩＬ、ＡＵＴＯＷＲＧＯ，ＡＵＴＯＲ ＤＧＯ，ＨＰＥＮＳ　ＨＰＷＲＴ及びＢＮＲＤＹＦ）（ラインを含む幾つかのラ インによって、計算機バスインタフェース回路２３４内のシーケンサ２５０及び ２６０に連結されている。ディスクドライブマイクロプロセッサ２２１の介入な しに、データの複数のセクタを自動的に転送する、これらのライン上の信号の順 序が、以下により詳しく説明される。

マイクロプロセッサインタフェース回路２３１は、記憶制御回路２３０の状態を マイクロプロセッサ２２１へ戻すレジスタからの読み出しと同様に、記憶制御回 路２３０内のレジスタへのアクセス、及び特定の動作のために記憶制御回路２３ ０を構成するレジスタへの書き込みのために、マイクロプロセッサ２２１への割 り込みを許可する。データバス２３５は、マイクロプロセッサ２２１、マイクロ プロセッサインタフェース回路２３１、計算機バスインタフェース回路２３４、 バッファ制御回路２３３、及びディスクインタフェース回路２３２を接続する。

更に、マイクロプロセッサ制御バス２３６は、記憶制御回路２３０内の各回路２ ３１．２３２．２３３、及び２３４を接続する。通常、マイクロプロセッサ２２ １は、ディスクドライブ２２０内に配置されている。しかしながら、マイクロプ ロセッサ２２１の位置は、本発明の重要な技術的視点ではない。

重要な技術的視点は、マイクロプロセッサ２２１がディスクドライブ２２０の動 作を制御するようにプログラムされていることである。

計算機バスインタフェース回路内の自動読み出しシーケンサ２５０及び自動書き 込みシーケンサ２６０は、マイクロプロセッサ２２１の介入なしに、データの複 数のセクタをバッファＲＡＭ２２２へ転送しく書き込み動作）、及びバッフｙＲ ＡＭ２２２から転送する（読み出し動作）ので、上述された従来技術のディスク ドライブ１２０と比較して、シーケンサ２５０及び２６０は、計算機２１０とデ ィスクドライブ２２０との間のデータの転送に必要な時間を非常に減少する。

読み出し動作中、ホスト計算機２１０からの読み出し命令を受け付けた後、読み 出しシーケンサ２５０は、読み出し動作を開始するべく、ホスト計算機２１０へ の割り込み信号（割り込み）を発生する。割り込み信号に応答して、ホスト計算 機２１０は、データの読み出しを開始するか、またはディスクドライブ２２０の 状態をチェックする。もしディスクドライブの状態がチェックされるならば、ホ スト計算機割り込みはリセットされる。

読み出し命令を受け付け、かつホスト計算機割り込みを発生した後、読み出しシ ーケンサ１５０は、ホスト計算機１２０への割り込み信号が、データ転送の開始 に先立って、クリアされたかどうかを決定するために、チェックを行う。

もしホスト計算機割り込みがクリア即ちリセットされているならば、ホスト割り 込みタイムアウト間隔と呼ばれる、第１の予め決められた時間間隔の後、自動読 み出しシーケンサ２５０は、ホスト計算機割り込みを再び発生する。第１の予め 決められた時間間隔の後の、自動読み出しシーケンサ２５０によるホスト計算機 割り込みの再発生は、本発明のシーケンサ２５０を伴ったディスクドライブを含 む計算機システムの性能を高める。

従来技術のシステム（第１図）では、ホスト計算機割り込みがクリアされたとき 、マイクロプロセッサ１２１が割り込みを再発生することを要求される。即ち、 ホスト計算機割り込み状態をポーリングする命令と、割り込みを再発生する命令 とは、ディスクドライブ１２０の電源投入時に、マイクロプロセッサに提供され る命令に含まれていなければならない。更に、この命令の集合は、マイクロプロ セッサ１２１からの処理時間を要求するので、マイクロプロセッサは他のタスク のためには利用可能ではない。もしマイクロプロセッサ１２１が、割り込みの再 発生に失敗したならば、概ねホスト計算機１１０がタイムアウトし、かつエラー を報告する。この場合、ユーザはディスクアクセスを再試行するか、読み出し過 程を打ち切ることを要求される。

従って、性能は更に低下する。これら性能低下の全ては、本発明の自動読み出し シーケンサ２５０によって取り除かれる。

ホスト計算機割り込み過程に関連する性能低下を取り除くことに加えて、ホスト 計算機２１０は最初に、ヘッド数、シリンダアドレス、セクタアドレス、及び計 算機バスインタフェース回路２３４のタスクファイルレジスタに転送されるべき セクタ数をセットする。データの１セクタがホスト計算機２１０に転送された後 、本発明の自動読み出しシーケンサ２５０が、ヘッド数、シリンダアドレス、セ クタアドレス、及び計算機バスインタフェース回路２３４のタスクファイルレジ スタ内に転送されるべき残りのセクタ数を更新する。一方、従来技術のシステム は、マイクロプロセッサ１２１（第１図）が個々に各タスクファイルレジスタを 更新することを要求する。結果的に、マイクロプロセッサ２２１の処理オーバヘ ッドは、マイクロプロセッサ１２１よりも減少される。

タスクファイルレジスタが更新された後、自動読み出しシーケンサ２５０は、自 動的にホスト計算機割り込みを再発生し、かつデータの次のセクタを転送する。

ホスト計算機割り込み信号及びタスクファイルレジスタの制御は、マイクロプロ セッサ２２１からの援助または介入なしに完全に実行される。

即ち、従来技術のシステムとは異なり、マイクロプロセッサ２２１が自動読み出 しシーケンサの割り込みを許可した後、シーケンサ２５０はホスト計算機２１０ に関連する動作を制御し、そしてマイクロプロセッサ２２１はディスクドライブ ２２０の動作に関連する他の機能を実行するために利用可能である。即ち、シー ケンサ２５０は更に、従来技術のドライブ１２０よりもディスクドライブ２２０ の動作を改良する。

以下により詳しく説明されるように、自動書き込みシーケンサ２６０の動作は、 データの複数のセクタが、マイクロプロセッサ２２１の介入なしに、データバス ２１５からＲＡＭ２２０へ転送されることを除き、自動読み出しシーケンサ２５ ０の動作と等しい。最初に、ホスト計算機２１０は、ヘッド数、シリンダアドレ ス、セクタアドレス、及び計算機バスインタフェース回路２３４のタスクファイ ルレジスタへ転送されるセクタ数をセットする。データの１セクタが、ホスト計 算機２１０から転送された後、自動書き込みシーケンサ２６０は、シリンダアド レス、セクタアドレス、及び計算機バスインタフェース回路２３４のタスクファ イルレジスタへ転送されるべき残りのセクタ数を自動的に更新する。

タスクファイルレジスタを更新した後、自動書き込みシーケンサ２６０は、ホス ト計算機２１０からディスクドライブ２２０への次のセクタの転送を開始するべ く、ホスト計算機２１０へ割り込みを送る。ホスト計算機割り込みが、データの 第１のセクタの転送に先だって送られることはなく、ホスト計算機割り込みは、 データの第２のセクタの転送に先立って送られるということに注意するべきであ る。

自動書き込みシーケンサ２６０は、ホスト計算機２１０からの単一の書き込み命 令に応答して転送される、データの第１のセクタとそれに続くセクタとを弁別す る。

従来技術のシステムとは異なり、マイクロプロセッサ２２１がシーケンサ２６０ を割り込み許可した後、シーケンサ２６０がホスト計算機２１０に関する動作を 制御するので、マイクロプロセッサ２２１は、ディスクドライブ２２０の動作に 関連した他の機能を実行するために利用可能である。即ち、自動書き込みシーケ ンサ２６０は更に、従来技術のディスクドライブ１２０よりもディスクドライブ ２２０の動作を改良する。

ある実施例では、本発明のハードウェアシーケンサ２５０及び２６０は、多くの 共通な回路を共有するので、余分の構成要素及びまたは回路が取り除かれる。特 に、ハードウェアシーケンサ２５０及び２６０は、共通のＦＩＦＯメモリ回路３ ４０、共通のセクタカウンタ３３０、及び共通のタイミング回路３１０を有する 。自動読み出し制御回路３５０は、自動読み出しシーケンサ２５０によって要求 される機能を実行し、一方自動書き込み制御回路３６０は、自動書き込みシーケ ンサ２６０によって要求される機能を実行する。第３図では、種々の回路を接続 するラインは単なる例示に過ぎない。実際の接続は以下により詳しく説明される 。

電源が最初にディスクドライブ２２０へ加えられたとき、マイクロプロセッサ２ ２１は、トラック内のセクタの最大数と、レジスタ３２０内のヘッド数の最大値 をセットする。

更に、プログラマブルタイマ３１０は、２つの予め決められた値をロードされる 。第１の予め決められた値が選択され、かつタイマ３１０がスタートしたとき、 タイマ３１０は、第１の予め決められた時間間隔の後にタイムアウトする。ここ で、　“タイムアウト”は、タイマ３１０がスタートした後の予め決められた時 間間隔の経過を意味し、予め決められた時間間隔の後に、タイマ３１０は出力信 号を発生する。

第２の予め決められた値が選択され、かつタイマ３１０がスタートしたとき、タ イマ３１０は、第２の予め決められた時間間隔の後にタイムアウトする。即ち、 タイマ３１０は、ディスクドライブ２２０の電源投入時に、２つのタイムアウト 期間を決定する２つの値をロードされる二重機能のプログラマブルタイマである 。時間の値は、ディスクドライブ２２０が用いられている計算機システムに基づ いて、ユーザによって選択される。即ち、タイムアウトの時間間隔は、特定のコ ンピュータシステムの工場ではなく、ユーザの立場から決定することができるの で、タイマ３１０は更に、記憶コントローラ２３０の動作を向上させる。

更に、単一のタイミング回路が実際に２つの独立したタイマとして機能するので 、集積回路２３０の複雑さ及び大きさを減少させる。

自動読み出しシーケンサ２５０を割り込み可能にするために、マイクロプロセッ サ２２１は、複数のセクタの転送を割り込み許可するための信号ＥＮＭＵＬＸＦ Ｒ，自動読み出しシーケンスを割り込み許可するための信号ＥＮＡＵＴ　ＯＲＤ 、　及びホスト計算機割り込みを割り込み許可するための信号ＥＮＡＨＩ　ＮＴ をセットする。ある実施例では、信号Ｅ　Ｎ　Ｍ　Ｕ　Ｌ　Ｘ　Ｆ　Ｒ，Ｅ　Ｎ 　Ａ　Ｕ　Ｔ　ＯＲＤ、及びＥＮＡＨＴＮＴは、マイクロプロセッサ２２１によ ってセットされた、レジスタ内のビットによって駆動される。

自動読み出しシーケンスを開始するために、ホスト計算機２１０は、データバス ２１５を通して、１）セクタカウントレジスタ３３０にロードされる、転送され るべきデータのセクタ数、２）セクタ数レジスタに記憶される、転送されるべき データの第１のセクタのセクタ数、３）ドライブ／ヘッドレジスタに記憶される 、ドライブ及びヘッド数、４）シリンダローレジスタに記憶される、スタートン リンダアドレスの、概ね８ビツトである下位ビット、及び５）シリンダハイレジ スタに記憶される、スタートシリンダアドレスの概ね８ビツトである上位ビット を、送ることによって自動読み出しシーケンサ２５０を初期化する。これらのレ ジスタはレジスタ３２０に含まれている。ここで、　″下位とノド”は、アドレ スの最も重要でない複数のピントを表し、　“上位ビット“は、アドレスの最も 重要な複数のビットを表す。計算機バスインタフェース回路２３４を通しての、 ホストコンピュータ２１０による、レジスタ３２０へのロード、及びセクタカウ ンタ３３０の初期化は、当業者にはよく知られている。

読み出し動作のために、ホスト計算機２１０がレジスタを初期化した後、ホスト 計算機２１０は、計算機バスインタフェース回路２３４への読み出しセクタ命令 を発生する。

読み出しセクタ命令は、タスクファイルレジスタ３２０内のホスト命令レジスタ に記憶される。

ホスト計算機２１０が読み出しセクタ命令を発生したとき、リクエストされたセ クタは、既にバッファメモリ２２２内に存在しても良い。概ね、データの複数の セクタは、マイクロプロセッサ２２１が、　“リードアヘッド（ｒｅａｄａｈｅ ａｄ）”を実行するべくブａグラムされているので、バッファメモリ２２０内に ロードされている。これは、先の読み出しセクタ命令に応答して、マイクロプロ セッサ２２１が、次の読み出し動作でリクエストされるセクタが、現在読み出さ れているセクタに隣接するセクタになるであろうことを予測して、要求されたセ クタに隣接する１個若しくは複数のセクタをメモリ２２０内ヘロードすることを 意味する。　“リードアヘッド″過程の結果として、バッファメモリ２２２ヘロ ードされた第１のセクタの幾何学的アドレス、即ちセクタアドレス、シリンダア ドレス、及びヘッド数は、レジスタ“５ＴＡＲＴ”に記憶される。

自動読み出し制御回路３５０は、レジスタ５ＴＡＲＴに記録された値と、レジス タ３２０のセクタ数、シリンダアドレス、及びヘッド数を比較する。もしそれら の数値が等しければ、一致が存在し、比較器の出力信号は、計算機バスインタフ ェース回路２３４からバッファ制御回路２３３へのラインＡＵＴＯＲＤＧＯ上の パルスの発生となって現れる。ラインＡＵＴＯＲＤＧＯ上のパルスは、バッファ 制御回路２３３に、自動読み出しシーケンサ２５０へのホストポートイネーブル ラインＨＰＥＮ上の論理高の信号を発生させる。

もし一致が存在しなければ、マイクロプロセッサ２２１は信号ＥＮＡＵＴＯＲＤ を論理低の値にリセットし、ディスク２４０からバッファメモリ２２０へのデー タのリクエストされたセクタの転送を開始する。ある実施例では、一致が存在す るかどうかを検知するように、ユーザがマイクロプロセッサ２２１をプログラム する。特に、もし一致が存在するならば状態ビットＡＵＴＯＲＤＳＴがセットさ れる。ユーザは、一致が存在するかどうかを決定するために、状態ビットＡＵＴ ＯＲＤＳＴをポーリングするようにマイクロプロセッサ２２１をプログラムする ことができる。代わりに、ビットＡＵＴＯＲＤＳＴがセット状態の時、割り込み がマイクロプロセッサ２２１へ送られるように、回路２３４がユーザによって構 成されても良い。割り込みに応答して、マイクロプロセッサ２２１は、一致が発 生したかどうかを確かめるためにビットＡＵＴＯＲＤＳＴを読み込む。もし一致 が存在しなければ、マイクロプロセッサ２２１に応答したディスク２４０からバ ッファメモリ２２０へのデータの転送は、当業者にはよく知られている。

データのリクエストされたセクタが、バッファメモリ２２２内に存在するとき、 バッファ制御回路２３３から計算機バスインタフェース回路２３４へのバッファ ノットレディラインＢＮＲＤＹＦＨ上の信号は、論理低になり、マイクロプロセ ッサ２２１はレジスタＢＰＯＴＣＴＬのビットＨＰＥＮを論理高にし、一方論理 高になったビットＨＰＥＮは、バッファ制御回路２３３から計算機バスインタフ ェース回路２３４へのホストポートイネーブルラインＨＰＥＮ上の信号を論理高 にする。ラインＨＰＥＮ上の論理高の信号は、自動読み出しシーケンスを開始す る。ラインＨＰＥＮ上の論理高の信号は、ハードウェアによって自動化された読 み出し過程４００のスタートステップ４０１である。

ラインＨＰＥＮ上の信号に応答して、自動読み出し制御回路３５０は、セクタカ ウンタ３３０を減少させ、即ちセクタカウンタ更新ステップ４０２を実行する。

即ち、本発明の原理に基づいて、自動読み出しシーケンサ２５０は、タスクファ イルのこの部分を目動的に更新する。

次に、回路３５０が状態更新ステップ４０３を実行する。

状態更新ステップ４０３は、　（１）ディスクドライブがビジーでないことを表 示するために、信号ＢＵＳＹをリセットすることによって、及び（２）ディスク ドライブ２２０が、ホスト計算機２１０とディスクドライブ２２０との間の１ワ ード（２バイト）または１バイト（８ビツト）の転送に対して準備が整っている ことを表示するために、信号ＤＲＱをセットすることによって、ドライブ状態レ ジスタを更新する。この実施例では、信号ＢＵＳＹは、信号ＤＲＱの補数である 。

イネーブル信号、即ちホストポートイネーブルラインＨＰＥＮ上の論理高の信号 は、ＲＡＭ２２０からＦＩＦＯ回路３４０へのデータのリクエストされたセクタ の転送を開始する。この過程は、状態更新ステップ４０３に含まれる。

ＦＩＦＯ回路３４０は、ＦＩＦＯメモリがほぼいっばいであることを表す、自動 読み出し＃＃回路３５０へのＦＩＦＯニアリーフル信号を発生する。ある実施例 では、ＦｒＦＯメそりは１６バイトの大きさであり、ニアリーフル信号は、ＦＩ ＦＯ回路３４０内のＦＩＦ○メモリが約８８％満たされたとき、即ちメモリ内の １４バイトがロードされた後に発生する。

ＦＩＦＯニアリーフル信号に応答して、動作はホスト割り込みセットステップ４ ０４へ遷移する。ホスト割り込みセントステップ４０４は、自動読み出し制御回 路３５０に、ホスト計算機２１０への割り込みを送らせる。即ち、回路３５０は 、マイクロプロセッサ２２１の介入なしに、ホスト計算機２１０へ割り込みを送 る。割り込みに応答して、ホスト計算機２１０は、ＦＴＦＯ回路３４０からのデ ータの読み出しを開始するか、またはレジスタ３２０からのディスクドライブ状 態の読み出しを開始する。

ホストアクンコンチエノクステノブ４０５では、自動読み出し制御回路３５０は 、ホスト計算機２１０がデータを読み出すか、ディスクドライブ状態をチェック するかを決定する。もしホスト計算機２１０が、ディスクドライブ状態をチェッ クするならば、回路３５０は、ホスト計算機割り込みをリセットし、割り込みタ イマ開始ステップ４０６へ遷移する。

割り込みタイマ開始ステップ４０６では、回路３５０は、タイマ３１０へ第１の 予め決められた値ＨＩ　Ｎ　Ｔ　Ｔ　Ｉ　Ｍ　Ｅをロードし、かつタイマ３１０ をスタートする。値ＨＩＮＴＴ　ＩＭＥによって初期化された第１の予め決めら れた時Ｉｊ１間隔の後、タイマ３１０は、ホスト割り込みタイムアウト信号を発 生する。概ね、この予め決められた時間間隔は、約１０マイクロ秒（μ５ｅｃ） から約５００マイクロ秒の範囲内にある。上述されたように、実際の値は、計算 機２１０内へのドライブ２１０のインストール時に、ユーザによって選択される 。

タイマ３１０がスタートした後、動作はタイムアウト／読み出しチェックステッ プ４０７に遷移する。もし、タイマ３１０が第１の予め決められた時間間隔をカ ウントダウンし、かつ割り込みタイムアウト信号を発生する前に、ホスト計算機 ２１０かＦＩＦＯ回路３４０内のデータを読み出すならば、動作は転送完了チェ ックステップ４０８へ遷移する。この場合、タイマ３１０からの次のホスト割り 込みタイムアウト信号は、ホスト計算機２１０のＦＩＦＯ３４０からのデータの 読み出しの開始に応答して回路３５０から発生した信号によってマスクされる。

もしホスト計算機２１０が、第１の予め決められた時間間隔の完了の前に、ＦＩ ＦＯ回路３０４内のデータの読み出しができなければ、タイマ３１０は、ホスト 割り込みタイムアウト信号を発生する。ホスト割り込みタイムアウト信号に応答 して、自動読み出し制御回路３５０は、他のホスト計算機割り込みを発生するホ スト割り込みセットステップ４０４へ動作を戻す。上述したように、自動読み出 し制御回路３５０によるホスト計算機割り込みの発生は、ホスト計算機２１０が 、読み出しセクタ命令によってタイムアウトすること、及びユーザの、ディスク ドライブ２２０へのデータへのアクセスの打ち切り、失敗、または再試行をリク エストすることを妨げる。

ホスト計算機割り込みがステップ４０４でセットされたとき、ステップの以前の シーケンスにであい、続いてホスト計算機２１０は、ディスクドライブ２２０の 状態をチェックする。代わりに、ステップ４０５で、ホスト計算機２１０かＦＩ ＦＯ回路３４０のデータの読込みを開始しても良い。この場合、動作は、転送完 了チェックステップ４゜８に直接遷移する。

転送完了チェックステップ４０８は、いつデータのセクタがホスト計算機２１０ へ転送されたかを決定するために、ＦＩＦＯ回路３４０からの信号を連続的にポ ーリングする。

ココテ、ＦＩＦＯ回路３４０は、ＦＩＦＯメモリ、及びＦＩＦＯメモリの動作を 監視しかつ制御するためのそのようなメモリに関連した回路を意味する。ＦＩＦ Ｏ回路は、異なったバス速度を伴った複数の回路をインタフェースするために用 いられ、かつそのためにＦＩＦＯメモリの制御、利用、及び監視は、当業者には よく知られている。これまで言及された従来技術の各記憶コントローラは、ＦＩ ＦＯメモリと、関連する回路とを含む。例えば、Ａｄａｐｔｅｃによって販売さ れている、部品番号ＡｌＣ−６０６０及びＡｌＣ−７１６０の記憶制御回路は、 本発明の自動シーケンサに用いるのに適したＦＩＦＯメモリ及び回路を含む。

データのセクタが計算機２１０に転送されたとき、Ｆ■ＦＯ回路３４０は信号Ｅ ＭＰＴＹＤＯＮＥを発生する。信号ＤＲＱがリセットさね、信号ＢＵＳＹがセッ トされる。

とはいえ、もし最後のセクタが送られたならば、ユーザによって特定された状態 に対して、信号ＤＲＱは、リセットされ、かつ信号ＢＵＳＹがセットされる。も し、ホスト計算機２１０が、データを直接読み出し、そのためにホスト計算機割 り込みがリセットされないならば、ホスト計算機割り込みは、自動的にリセット される。とはいえ、初期化の過程に於いて、ビットＥＮＨＩＮＴＲ８ＴＬがセッ トされ、そのビットがホスト計算機割り込みの自動的なりリアを禁止するように 、ユーザがマイクロプロセッサをプログラムしても良い。

データの転送、及び種々の信号の更新が完了した後、動作はセクタ数チェックス テップ４０９に遷移する。もしセクタカウンタ３３０がＯの値を持つならば、全 てのセクタが転送され、動作は終了する。さもなければ、動作は、第２の予め決 められた間隔を待つステップ４１０へ遷移する。

第２の予め決められた期間を待つステップ４１０は、タイマ３１０へ第２の予め 決められたタイマ数値ＢＵＳＹＴＩＭＥをロードし、タイマ３１０をスタートさ せる。第２の予め決められた時間間隔は、約１マイクロ秒から約２７０マイクロ 秒の範囲内にあり、好ましくは約３５マイクロ秒である。従来技術の記憶制御回 路とは異なり、本発明の自動読み出しシーケンサ２５０は、マイクロプロセッサ ２２１の処理時間を必要としない。従って、マイクロプロセッサ２２１は他の動 作を行うことができ、第２の予め決められたタイムアウト間隔を確立する必要も なければ、タスクファイルレジスタを更新する必要もない。

第２の予め決められたタイムアウト間隔の後、動作はバッファレディチェックス テップ４１１に遷移する。バッファ制御回路２３３が、データの他のセクタがバ ッフｙＲＡＭ２２２に含まれていることを示すための、ラインＢＮＲＤＹＦＨ上 のパブファノットレディ信号を論理低にセットするまで、バッファレディチェッ クステップ４１１は動作を遅延する。

自動読み出し制御回路３５０によって、ラインＢＮＲＤＹＦＨ上の論理低の信号 が受け付けられたとき、動作は幾何学的アドレス更新ステップ４１２へ遷移する 。幾何学的アドレス更新ステップ４１２は、レジスタ３２０内のセクタ数、シリ ンダアドレス、及びヘッド数を更新する。結果的に、制御回路３５０は、読み出 し動作に関連したタスクファイル内の残りのレジスタを自動的に更新する。そし て、制御回路３５０は、動作をセクタカウンタ更新ステップ４０２へ遷移するこ とによって、自動的にデータの次のセクタの転送を開始する。

従来技術のシステムよりも大幅に性能を改良する本発明の重要な特徴は、セクタ カウンタチェックステップ４０９が、ホスト計算機２１０が１個以上のセンタの 転送をリクエストしたことを判定するときに、動作が、マイクロプロセッサの介 入なしに自動的に継続するということである。

上述されたように、従来技術のシステムは、マイクロプロセッサとホスト計算機 とのハンド・シェイクを必要とし、各セクタの転送を独立した事象として処理し た。

自動書き込みシーケンサ２６０の動作は、データの転送の方向が異なること、即 ちデータがホスト計算機２１０からディスクドライブ２２０へ転送されることを 考慮すれば、自動読み出しシーケンサ２５０の動作と概ね等しい。更に、ある実 施例では、後により詳しく説明されるように、自動書き込み制御回路３６０は、 自動読み出し制御回路３５０で用いられている回路と等しい回路を含む。従って 、目勤続み出し制御回路３５０と自動書き込み制御回路３６０を使用することは 、本発明の原理の単なる例示であって、本発明を、２つの異なった制御回路に限 定することを意図するものではない。更に、自動読み出しシーケンサ２５０また は自動書き込みシーケンサ２６０の何れかが、計算機バスインタフェース回路内 に独自に用いられても良い。

電源投入時のリセット動作の間、自動書き込みセクタカウンタは、その最大値で あるＦＦｈがセットされる。ホスト計算機２１０による書き込み命令の開始に先 立って、マイクロプロセッサ２２１は、ある特定数のセクタのために利用可能な スペースをＲＡＭ２２２内に割り当て、スペースが割り当てられたセクタの個数 に、自動書き込みセクタカウンタを初期化する。書き込みオートメーション過程 のスタートステップ５０１の前に、ホスト計算機２１０は再び、計算機データバ ス２１５からの幾何学的アドレスをレジスタ３２０内の適切なレジスタにロード する。同様に、セクタカウンタ３２０は、計算機２１０からディスクドライブ２ ２０へ転送されるセクタの個数をロードされる。

幾何学的アドレスがロードされた後に、ホスト計算機２２１が書き込みセクタ命 令を発生させ、かつ信号Ｅ　Ｎ　Ｍ　ＵＬＸＦＲが論理高のとき、書き込みセク タ命令は、タスクファイルレジスタ３２０内のホスト命令レジスタに記憶され、 書き込み制御回路３６０は、バッファ制御回路２３３へのラインＡＵＴＯＷＲＧ Ｏ上にパルスを発生させる。

ラインＡＵＴＯＷＲＧＯ上の論理高の信号に応答して、バッファ制御回路２３３ は、書き込み制御回路３６０へのホストポートイネーブルラインＨＰＥＮ上の信 号と、ホストボート書き込みラインＨＲＰＲＴ上の信号とを論理高にセットする 。これが、本発明のハードウェア書き込みオートメーション過程５００のスター トステップ５０１である。

ラインＨＰＥＮ及びＨＲＷＲＴ上の信号に応答して、制御回路３６０の動作は、 状態更新ステップ５０２へ遷移する。

自動書き込み初期化に応答して、ステップ５０２の自動書き込み制御回路は、レ ジスタ３２０内の状態レジスタ内のビットＢＲＱをセットし、かつビットＢＵＳ Ｙをリセットするので、それらのビットは、ホスト計算機によって読み出される ことが可能である。次に、ステップ５０３では、自動書き込み制御回路３６０は 、以下により詳しく説明されるように、これが、この書き込みリクエストに応答 して、ディスクドライブ２２０へ書き込まれるべき第１のセクタであるかどうか を決定する。

もしこれが、転送された第１のセクタならば、動作は、第１セクタチエツクステ ツプ５０３がらセクタ転送完了チェックステップ５０５へ遷移する。しかしなが ら、もしこれが転送されるべき第１のセクタでなければ、動作は、ホスト割り込 みセットステップ５０４へ遷移する。ホスト割り込みセットステップ５０４は、 データの他のセクタの転送の開始を表示するべく、ホスト計算機２１０へ割り込 みを送る。再び、この割り込みが、マイクロプロセッサ２２１による介入なしに 送られる。割り込みを受け付けた後に、ホスト計算機２１０は、データの次のセ クタの転送を開始し、動作はステップ５０５に遷移する。

データのセクタが、ＦＩＦＯ回路３４０を通して転送さレタトキ、ＦＩＦＯ回路 ３４０は再び信号ＥＭＰＴＹＤＯＮＥを発生する。信号ＥＭＰＴＹＤＯＮＥに応 答して、動作はカウンタ更新ステップ５０６へ遷移する。カウンタ更新ステップ ５０６では、セクタカウンタ３３０及び自動書き込みセクタカウンタが減少させ られる。

カウンタが減少させられた後、自動書き込みセクタカウンタチェックステップ５ ０７は、自動書き込み制御回路３６０の自動書き込みセクタカウンタの値がＯの 値を有するかどうかを判定する。もし自動書き込みセクタカウンタがＯでないな らば、チェックステップ５０７は動作をセクタカウンタチェックステップ５０１ へ遷移させる。

反対に、もし自動書き込みセクタカウンタが値０を有し、かつ転送されるべき更 なるデータが残っているならば、ハードウェア自動書き込み過程５００のための バッフ７メモＩ７２２２の割り当ては、充分ではない。従って、自動書き込みシ ーケンサ２６０の動作は終了する。レジスタ状態ビットＸＦＲＤＯＮＥがセット され、かつ動作は、チェックステップ５０７から、書き込み動作の制御がマイク ロプロセッサ２２１へ戻されるステップ５０８へ遷移する。

マイクロプロセッサ２２１は、ステップ５０８に於て、バッファメモリ２２２へ より以上のスペースを割り当てることができる。もしマイクロプロセッサ２２１ がメモリ２２２へ更なるスペースを割り当てるならば、オートメーション継続チ ェックステップ５０９は、マイクロプロセッサ２２１がレジスタ状態ビットＸＦ ＲＤＯＮＥをクリアするステップ５１０へ動作を遷移し、更新ステップ５１４へ の遷移によって、オートメーションは再び開始される。もしマイクロプロセッサ ２２１が更なるスペースの割り当てに失敗したならば、マイクロプロセッサ２２ １は、従来技術のマニュアル方法を用いることによって書き込み動作を完了させ なければならない。

もし自動書き込みセクタカウンタチェックステップ５゜７が、値Ｏを検知しなけ れば、動作は、セクタカウントチェックステップ５１１、タイマ開始ステップ５ １２、及びバッファレディステップ５１３、及び更新ステップ５１４というステ ップを順番に継続する。セクタカウントチェックステップ５１１、タイマ開始ス テップ５１２、バッファレディステップ５１３、及び更新ステップ５１４は、各 々、上述されたステップ４０９．４１０，４１１及び４１２と等しい。唯一の相 違点は、バッファレディステップ５１３が、スペース内にデータがロードされる ことを待つのではなく、バッファメモリ内のスペースが利用可能になることを待 つということである。

上述された開示内容を鑑みて、自動読み出しンーケンサ２５０と、自動書き込み シーケンサ２６０のためのハードウェア回路は、当業者によって様々な異なる方 法で実施されてもよい。従って、自動読み出しシーケンサ２５０及び自動書き込 みシーケンサ２６０のある実施例の以下のより詳細な説明は、本発明の原理の例 示であって、本発明を、説明された特定の実施例に限定することを１図するもの ではない。

この実施例では、タスクファイル内のシリンダレジスタ、ヘッドレジスタ、及び セクタ数レジスタは、各々、アップカウンタであり、セクタカウンタ３３０１　 及び自動書き込みセクタカウンタは、各々、ダウンカウンタである。とりわけ、 第６図は、シリンダレジスタ、ヘッドレジスタ、及びセクタ数レジスタとして使 用することに適した、アップカウンタ６００の実施例のブロック図である。以下 により詳しく説明されるように、カウンタは更なる特徴を有するが、しかし基本 的な動作はカウンタ６００によって例示されている。カウンタは、シーケンサ２ ５０、及び２６０の動作中にホスト計算機２１０によって駆動される、　“ｎ” 本の入力バスＤと、入力ラインＵＰＤＡＴＥ、入力ラインＣＬＫ、入力ラインＲ Ｓ　Ｔ、　及び入力ラインＬＯＡＤを有する。カウンタ６００からの出力ライン は、　“ｎ”本の出力バスＯＵＴを含む。

ホスト計算機２１０は、カウンタ６００に書き込まれるべきデータを、非同期に 、バス２１５、及びバスＤに提供するので、ホスト計算機２１０は、ラインＬＯ ＡＤ上に信号を提供する。ラインＬＯＡＤ上の信号は、ホストコンピュータ２１ ０によって、論理高レベルから論理低レベルへ駆動され、かつ再び論理高レベル へ戻される。カウンタ６ｏＯは、ラインＬＯＡＤ上のアクティブローの信号に応 答するので、ラインＬＯＡＤ上の信号は、バスＤ上のデータをカウンタ６００に ロードする、カウンタ６００への同期した１クロツクの幅を有するパルスを発生 する。

ラインｔＪＰＤＡＴＥ上の１クロツクの幅を有するパルス信号は、ラインＣＬＫ 上の次のクロックパルスによって、カウンタの値を１増加させることを可能にす る。ラインＵＰＤＡＴＥ上のパルスが発生し、かつカウンタ６００がその最大値 であるならば、カウンタ６００は、予め決められた値にリセットされる。ライン ＣＬＫはクロック信号を提供し、ラインＲ８Ｔはカウンタ６００へのリセット信 号を提供する。カウンタ６００の値は、常にバスＯＵＴ上で使用可能である。

セクタ数カウンタ７１０（第７Ａ図）は、上述されたカウンタ６００の各入力ラ インを有するプログラム可能な８ビツトアツプカウンタであり、ここでカウンタ ６００のラインＬＯＡＤは、ラインＷＲ３ＥＣＮＵＭ−である。更に、セクタ数 カウンタ７１０は、セクタ数カウンタ７１０に、１トラツク内の最大のセクタ数 を表すプログラム可能な値を提供する８ビツト人カバスＭＡＸＳＥＣを含む。あ る実施例では、ｌトラックの最大のセクタ数は、ディスクドライブ２２０の電源 投入時に、レジスタへ記憶される。

比較器は、記憶された１トラツク内の最大値を、セクタ数カウンタ７１０と比較 し、それによってトラック内の最大のセクタ数が処理されたときを決定する。従 って、セクタ数カウンタ７１０が、１トラツク内の最大のセクタ数を表す値に到 達したとき、比較器からのＳＥＣＥＱＭＡＸ上の信号は論理高になる。

ラインＵＰＤＡＴＥ上にパルスが加えられ、かつセクタ数カウンタ７１０が、１ トラツク当たりの最大のセクタ数を表す値を有するとき、セクタ数カウンタ７１ ０はそのような状態に於て、上位７ビツトがクリアされ、最下位ビットがセット されるように構成されているので、セクタ数カウンタ７１０は値１にリセットさ れる。セクタ数カウンタ７１０のある実施例のより詳細な模式図が第８図、第９ 図、及び第１０図に表されている。要素ＭＵＸ２１　（第９図）は、２対１マル チプレクサである。

ヘッド数レジスタの下位４ビツトは、上述されたカウンタ６００の各入力ライン を含むプログラム可能な４ビツトアツプカウンタであるヘッド数カウンタ（第７ 図）であり、ここでカウンタ６００のラインＬＯＡＤはラインＷＲＨＥＡＴ−で ある。更に、ヘッド数カウンタ７２０は、ヘッド数カウンタ７２０に最大のヘッ ド数を表すプログラム可能な値を提供する４ビツト入力ラインＭＡＸＨＥＡＤを 含む。

概ね、最大のヘッド数を課すプログラム可能な値は、ディスクドライブの製造業 者によって決められ、ディスクドライブ２２０の電源投入時にレジスタにロード される。

比較器は、記憶されたヘッド数の最大値を、ヘッド数カウンタ７２０の値と比較 するために用いられ、それによっていつ最大のヘッド数が達成されたかを決定す る。従って、ヘッド数カウンタ７１０が最大のヘッド数を表す値に到達したとき 、比較器からのラインＨＥＡＤＥＱＭＡＸ上の信号は論理高になる。

セクタ数カウンタ７１０からのラインＳＥＣＥＱＭＡＸは、ヘッド数カウンタ７ ２０への入力ラインである。ラインＵＰＤＡＴＥ上にパルスが存在し、かつライ ンＳＥＣＥＱＭＡＸ上の信号が論理高であるとき、ヘッド数カウンタ７２０は、 その値を１増加する。ラインＵＰＤＡＴＥ上にパルスが存在し、ラインＳＥＣＥ ＱＭＡＸ上の信号が論理高であって、かつヘッド数カウンタが最大のヘッド数で あるために、ラインＨＥＡＤＥＱＭＡＸ上の信号が論理高であるとき、ヘッド数 カウンタはその値を０にリセットする。

ヘッド数カウンタ７２０のある実施例のより詳細な模式図が、第１１図、第１２ 図、及び第１３図に表されている。

シリンダ数レジスタ７３０（第７Ａ図）は、ある実施例では２個の８ビツトシリ ンダ数アツプカウンタからなる、１６ビツトアツプカウンタを含む。各８ビツト カウンタは、カウンタ６００のための上述された各入力ラインを含み、ここでカ ウンタ６００のラインＬＯＡＤは、シリンダアドレスの上位ビットのためのライ ンＷＲＣＹＬＮＨＩ−１及びシリンダアドレスの下位ビットのためのラインＷＲ ＣＹＬＮＬＯ−である。もちろん、ラインＣＬ　Ｋ、Ｄ、ＲＳ　Ｔ。

及びＵＰＤＡＴＥの単一の集合が、シリンダ数カウンタ７３０の両方のカウンタ を駆動するために用いられる。セクタ数カウンタ７１０からのラインＳ　Ｅ　Ｃ Ｅ　ＱＭＡ　Ｘは、ヘッド数カウンタ７２０からのラインＨＥＡＤＥＱＭＡＸの ように、シリンダ数カウンタ７３０の入力ラインとなっている。シリンダ数カウ ンタ７３０からの２個の８ビツト出力バスは、各々、シリンダアドレスの上位ビ ットと、下位ビットとを提供する。ラインＳＥＣＥＱＭＡＸ上の信号とラインＨ ＥＡＤＥＱＭＡＸ上の信号とが論理高であって、かつラインＵＰＤＡＴＥ上にパ ルスが発生するとき、シリンダ数カウンタ７３０は減少する。カウンタ７３０の ある実施例のより詳細な模式図が、第１４図及び第１５図に表されている。

この実施例では減少カウンタである、セクタカウンタ３３０のより詳細な模式図 が、第７Ｂ図に表されている。セクタカウンタ３３０は、カウンタ６００に対し て説明されたような方法で、ディスクドライブ２２０とホスト計算機２１０との 間で転送されるべきセクタの個数をロードされる。ラインＷＲ３ＥＣＣＮＴは、 ホスト計算機とディスクドライブとの間で転送されるべきセクタの個数をカウン タ３３０にロードするために用いられる。カウンタ３３０の動作は、ラインＵＰ ＤＡＴＥ上にパルスが発生したときに、カウンタ３００が１だけ減少すること以 外は、上述された動作と等しい。セクタカウンタ３３０のある実施例のより詳細 な模式図が、第１６図及び第１７図に表されている。

上述されたように、１トラツク当たりの最大のセクタ数と、最大のヘッド数とが ディスクドライブ２２０の電源投入時に、マイクロプロセッサ２２１によって各 々、最大セクタ数レジスタ内と、最大ヘッド数レジスタ内とにプログラムされる 。本発明の計算機バスインタフェース回路２３４は、ホスト割り込み時間レジス タＨＩＮＴＴＩＭＥと、ビジ一時間レジスタＢＵＳＹＴＩＭＥとを含む。電源投 入時、マイクロプロセッサ２２１は、レジスタＨＴＮＴＴＩＭＥに第１の予め決 められた時間の値をロードし、レジスタＢＵＳＹＴＩＭＥに第２の予め決められ た時間の値をロードする。

計算機バスインタフェース回路２３４は、ホストＦＩＦＯカウントレジスタＨＦ ＣＴ　（第７Ａ図）をも含み、そのレジスタは、タスクファイル内のホスト命令 レジスタが書き込みセクタ命令を記憶していることを表示するために、１にセッ トされるビットＷＲＣＭＤを含む。ホスト命令レジスタが読み出しセクタ命令を 記憶しているとき、もう１つのビットＲＤＣＭＤが１にセットされる。タスクフ ァイル内のホスト命令レジスタは、ホスト計算機によって記憶制御回路２３０に 対して発生させ祷られた最後の命令を保持する。レジスタＨＦＣＤの５個のビッ トＨＦ　ＣＮ　Ｔは、１６バイトＦＩＦＯ回路３４０内に残っているバイト数を 表示する。ピットＨＦＣＮＴ内の値０は、ＦＩＦＯメモリか空であることを表示 し、値１０ｈは、ＦＩＦＯメモリがいっばいであること表示している。

自動化された読み出し動作のための初期化過程に於て、第１の予め決められた値 を第２の予め決められた値とが、タイマ３１０に登録される。続いて、自動読み 出しサイクル４００のための初期化プロセスに於て、マイクロプロセッサ２２１ は、ラインＥ　ＮＭＵ　Ｌ　Ｘ　Ｆ　Ｒ上の信号を駆動する、ホストモード制御 レジスタＨＭＯＤＥＣＴＬのピントＥＮＭＵＬＴＦＲと、ラインＥＮＡＵＴＯＲ Ｄ上の信号を駆動する、レジスタＨＭ　ＯＤ　Ｅ　ＣＴ　ＬのビットＥＮＡＵＴ ＯＲＤとを論理高にセットする。ホスト計算機２１０は、セクタカウンタ３０３ 及び上述された他のカウンタと同様に、タスクファイル内のレジスタ、即ちセク タ数カウンタ７１０、ヘッド数カウンタ７２０、及びシリンダ数カウンタ７３０ へのロードを行う。

計算機２１０による読み出しセクタ命令の発生時に、その命令は、タスクファイ ル内のホスト命令レジスタに記憶され、続いて、レジスタＨＦＣＴ内のビットＲ ＤＣＭＤが１にセットされる。上述されたそして本出願の一部とされた引用文献 に説明されているように、記憶制御回路２３０は、予見する特徴を有し、ＲＡＭ ２２２にデータを記憶することができる。ＲＡＭ２２２内のデータの最初の幾何 学的アドレスは、レジスタ５ＴＡＲＴ内に記憶される。回路２３４の比較器は、 レジスタ５ＴＡＲＴ内の信号を、計算機バスインタフェース回路２３４の幾何学 的アドレスタスクファイル内にロードされた値と比較する。もし値が一致するな らば、自動化された読み出しシーケンスを開始する信号が発生する。とりわけ、 計算機バスインタフェース回路２３４と、バッファ制御回路２３３との間のライ ンＡＵＴＯＲＤＧＴ上にパルスが発生する。ラインＡＵＴＯＲＤＧＴ上のパルス に応答して、バッファ制御回路２３３は、ホストボートイネーブルラインＨＰＥ Ｎ上の信号を論理高にセットし、ホストポート書き込みラインＨＰＷＴ上の信号 を論理低にセットする。ラインＨＰＥＮ上の論理高の信号は、スタートステップ ４０１である。

もし、レジスタ５ＴＡＲＴ内の値と、幾何学的アドレスタスクファイル内の値と が一致しなければ、マイクロプロセッサ２２１は、信号ＥＮＡＵＴＯＲＤを禁止 し、ディスク２４０からバッファメモリ２２２へのデータのリクエストされたセ クタの転送を開始する。バッファメモリ２２２がデータの複数のセクタを含んで いるとき、マイクロプロセッサ２２１は、ラインＨＰＥＮ上の信号を論理高にセ ットする。

ラインＨＰＥＮ上の論理高の信号もまた、ラインＢＴＲＮＳ上の信号を論理高に する。ラインＷＯＲ上の信号及びラインＩ−ＴＰＷＲＴ上の信号は、論理低であ る。ラインＲＤＯＰ上の信号は、ラインＨＰＷＲＴ上の信号の補数である。

即ち、ラインＲＤＯＰ上の信号は、論理高である。セクタカウント減少回路７４ ０へのラインＢＴＲＮＳＸ　ＥＮＭＵＬ　Ｘ　Ｆ　Ｒ，及びＲＤＯＰ　（第７Ｂ 図）上の信号は全て論理高なので、バッファされたバッファクロツタ信号である 。

ラインＢＣＬＫＣ上の次のクロックパルスが、セクタカウント減少回路７４０に よるライン５ＥＣＣＮＴＤＥＣＰ上にパルスを発生させ、そのパルスがセクタカ ウンタ３００の値を減少する。即ち、ハードウェア自動化読み出し過程４００が 完了する。

セクタカウント減少回路７４０のより詳細な模式図が、第１８図に表されている 。簡単に言えば、入カラインＥＮＭＵＬＸＦＲ上の信号が、自動的な複数のセク タの転送を可能にするために論理高になる。入カラインＢＴＲＮＳ上の信号は、 最初の読み出し動作のために、ラインＨＰＥＮ上の信号によって論理高に駆動さ 瓢　そして次のセクタのために、ＦＩＦＯ回路３４０内でデータの転送の準備が 整っているとき、論理高である。ラインＲＤＯＰ上の信号は、自動的な読み出し 動作が実行されているとき論理高であり、ラインＷｏＰ上の信号は、自動的な書 き込み動作が実行されているとき論理高である。ラインＥＭＰＴＹＤＯＮＥ上の 信号は、ＦＩＦＯ回路３４０が空で、かつセクタの転送が完了したときに論理高 になる。ラインＥＭＰＴＹＤＯＮＥ上の信号は、読み出し動作及び書き込み動作 の両方で用いられるが、セクタカウント減少回路７４０は、その信号を自動的な 書き込み動作内でしか用いない。ラインＢＣＬＫＣは、バッファされたバッファ クロック信号を伝える。

出力ライン５ＥＣＣＮＴＤＥＣＰは、セクタカウント減少パルスを提供し、ライ ン５ＥＣＣＮＴＤＥＣＰＤは、遅延されたセクタカウント減少パルスを提供する 。

ラインＢＴＲＮＳ上の論理高になった信号と、かっＦＩＦＯ回路３４０からのホ ストＦＩＦＯアベイラブルラインＨＦＡＶＡｒＬ上の論理高である信号とに応答 して、データはＲＡＭ２２２からＦＩＦＯ回路３４０に転送、即ちＦＩＦＯ回路 ３４０に先取りされる。ビットＤＲＱは、データがＦＩＦＯ回路３４０へ転送さ れるとき常にセットされている。ビットＢＵＳＹはビットＤＲＱの補数なので、 ビットＢＵＳＹはリセットされている。そして、ハードウェア自動読み出しシー ケンスのステップ４０３が完了する。

ホスト計算機割り込み発生回路７４５への入力ラインＤＸＦＲＬ、ＨＸＦＲＥＮ 、及びＡＦＵＬＬ）１上の信号は、入力ラインＥＮＡＨＩ　ＮＴ上の論理高の信 号を、フリップフロップＵ２３（第１９Ｂ図）を通してクロックするクロックパ ルスを発生させ、そのフリップフロップＵ２３は、ラインＸＦＲＩＲＱ（第７Ｂ 図及び第１９Ｂ図）上の信号を論理高に駆動する。更に、人力ラインＥＮＨＩ　 ＮＤＨＴ上の論理高の信号は、エクスクル−シブＯＲゲート１９０１の第１入力 端子を駆動する。フリップフロップＵ２３からの信号は、ＮＯＲゲートＵ１７（ 第１９Ｂ図）を駆動し、そのＮＯＲゲートＵ１７は、エクスクル−シブＯＲゲー ト１９０１の第２入力端子を駆動する。エクスクル−シブＯＲゲート１９０１の 論理高の出力信号は、出力ラインＨ１する。

ホスト計算機割り込み発生回路７４５（第７Ｂ図）のより詳細な模式図が、第１ ９Ａ図及び第１９Ｂ図に描かれている。入力ラインＡ　Ｕ　Ｔ　ＯＲＤ　Ｓ　Ｔ は、自動読み出し開始ラインである。ラインＡＵＴＯＲＤＧＯ上にパルスが発生 すると同時に、ラインＡＵＴＯＲＤＳＴ上に論理高の信号がセットされる。ライ ンＡＵＴＯＲＤＳＴ上の信号は状態信号である。ホスト計算機マスタリセットラ インＡＴＭＲ５ＴＬは、アクティブローである。ラインＢＴＲＮＳ上の信号は、 これまでに説明されている。読み出し／書き込み開始人力うインＲＷＳＴＡＲＴ 上の信号は、１クロツクの幅を有するパルスであって、読み出しセクタ転送また は書き込みセクタ転送の開始時に、転送される。ホスト計算機２２１がディスク ドライブ２２０への書き込み命令を発生するとき、セットオートロー人カライン Ｓ　Ｅ　Ｔ　、Ａ、　Ｕ　Ｔ　ＯＬ上の信号は論理低になる。ラインＨＸＦＲＥ Ｎ上の入力信号は、ホストポートイネーブルラインＨＰＥＮ上の信号のバッファ された信号である。ラインＢＣＬＫ上の信号はバッファクロック信号である。

オールモストフル入カラインＡＦＵＬＬＨは、ＦＩＦ。

回路３４０からのラインからなる。ラインＡＦＵＬＬＨ上の信号は、ＦＩＦＯメ モリがほぼいっばいであることを表示する。ＦＩＦＯメモリが１６バイトＦＩＦ Ｏメモリからなる実施例では、ＦＩＦＯメそり内の１４バイトがロードされたと き、ラインＡＦＵＬＬＨ上の信号が論理高になる。

入力ラインＡＤＯＮＥＢは、バッファメモリ２２２からＦＩＦＯ回路３４０への セクタの転送がほぼ完了したことを意味するオールモストダン信号を伝える。５ １２バイトの内はぼ５１１バイトのセクタがバッファメモリ２２２からＦＩＦＯ 回路３４０へ転送されたとき、ラインＡ　Ｄ　ＯＮ　ＥＢ上の信号は概ね、論理 高状態になる。入力ラインＤＸＦＲＬは、バッファ制御回路２３３からのライン である。ラインＤＸＦＲＬ上の信号はアクティブローであり、ＲＡＭ、　２２２ かうＦ　Ｉ　ＦＯ回路３４０へ１バイトのデータが転送される毎に、バッファ制 御回路２３３によって、ラインＤＸＦＲＬ上に、パルスが発生される。入力ライ ンＡＴＤＭＡＥＮは、本発明では使用されていない。ラインＡＴＤＭＡＥＮ上の 信号は、ここで説明された動作の間は論理低である。ラインＲＤＯＰ上の信号は 、既に説明された。

この実施例では、ビットＥ　Ｎ　ＨＩ　Ｎ　Ｄ　ＨＩは論理高にセットされてい る。アクティブローである入カラインＳＥＴＡＴ　Ｉ　ＮＴＬは、本発明では使 用されていない。しかしながら、もしマイクロプロセッサ２２１がホスト計算機 割り込みを送ることが必要になったならば、このライン上の信号は、論理低にセ ットされ、次に論理高にセットされる。

ラインＳ　ＥＴＸＦＲＩ　ＲＱ−は、自動シーケンサ７５０によって駆動され、 以下により詳しく説明される。ラインＥＮＡＨＴ　ＮＴ上の信号は、マイクロプ ロセッサ２２１によって制御されているレジスタの内の１つのレジスタのあるビ ットによって駆動される。このビットは、ホスト計算機割り込みの割り込みを許 可するために用いられる。ラインＡＴＣＮＤＷＲＬ上の信号は、アクティブロー であり、ホスト計算機が読み出し命令または書き込み命令を発生したときに論理 低となる。ラインＡＴＭＲ５ＴＬは、既に説明されている。入カラインＡＴＢＵ ＳＹＬＡＴ上の信号は、上述されたＢＵＳＹ信号をも駆動するビジーレジスタに よって駆動される、ラッチされた信号である。ラインＥＭＰＴＹＤＯＮＥＸ上の 信号は、ＦＩＦｏ回路３４０が空であって、かつセクタの転送が完了したときに 、論理高になる。

人力ラインＥＮＨＩＮＴＲ３ＴＬ上の信号は、マイクロプロセッサ２２１によっ てプログラムされた１つのビ・ソトによって駆動される。もしそのビットが論理 高にセ・ノドされたならば、データのセクタの転送の最後でのホスト計算機割り 込みのクリアは禁止される。もしそのビットが論理低にセットされたとき、即ち ラインＥ　Ｎ　ＨＩ　Ｎ　Ｔ　ＲＳ　Ｔ　Ｌ上の信号が論理低であるならば、ホ スト計算機割り込みは、データのセクタの転送の最後で自動的にクリアされる。

人力ラインＡＴＤＭＡＥＮは既に説明されている。ホスト計算機２１０が状態を 読み出したとき、入カラインＡＴＲＤＳＴＡＴＬ上の信号は論理低となり、その 論理低の信号はラインＨＩ　Ｎ　Ｔ上の信号の論理低にリセットする。出力ライ ンＨＩＮＴは、ホスト計算機割り込み信号をホスト計算機２１０へ伝える。出力 ラインＸＦＲＩＲＱは、計算機ノくスインタフエース回路２３４のための内部割 り込み信号である。

従って、とりわけステップ４０４では、入力ライン５ＥＴＡＵＴＯＬ　（第１９ Ａ図）上の信号と、ラインＡＴＭＲ３ＴＬ　（第１９Ｂ図）上の信号とが両方と も論理高となる。

ホスト計算機２１０が読み出し命令を発生したとき、ラインＡＴＣＭＤＷＲＬ上 の信号は論理低となり続いて論理高に戻る。その結果として、２個のＮＡＮＤゲ ートＵ１及びＵ２（第１９Ａ図）によって形成されたラッチは、論理高の出力信 号を有する。ＮＡＮＤゲートＵ１及びＵ２によって形成されたラッチからの出力 信号は、フリップフロ・ノブＵ４の入力端子りを駆動する。従って、ラインＨＰ ＥＮ上の信号が論理高になり、その結果ラインＨＸＦＲＥＮ上の信号が論理高に なったとき、フリップフロップＵ４はクロックされ、端子ＮＱ上の出力信号は論 理低となる。

フリップフロップＵ４からの論理低の出力信号は、ＮＡＮＤゲートＵ５からの出 力信号を論理高に駆動する。２個のクロックがラインＢＣＬＫを通過した後、Ｎ ＡＮＤゲートＵ５からの論理高の信号が、フリップフロ・ノブＵ６及びフリップ フロップＵ７を通してクロックされ、その結果フリップフロップＵ７の出力端子 Ｑ上に論理高の信号が現れる。Ｎ　Ａ　Ｎ　ＤゲートＵ１３からの出力信号は、 読み出し動作の間、論理高に保持される。ＮＡＮＤゲートＵ１２Ａからの出力信 号は、ラインＡＴＤＭＡＥＮ上の論理低の信号によって、論理高に保持される。

フリップフロップＵ７の論理高の出力信号は、ＮＡＮＤゲートＵ１２の５番目の 入力端子に印加される。ラインＡＴＤＭＡＥＮ上の信号の論理低の信号は反転さ れ、かつＮＡ　Ｎ　Ｄゲート口１２の４番目の入力端子を論理高に保持し、入カ ラインＲＤＯＰ上の信号はＮＡＮＤゲートＵ１２の３番目の入力端子を論理高に 保持する。バッファＲＡＭ　２２２からＦＩＦＯ回路３４０へ１バイトが転送さ れたとき、ラインＤＸＦＲＬ上の信号は論理低となる。この論理低の信号は反転 され、反転された信号は、ＮＡＮＤゲートＵ１２の第２の入力端子を論理高に保 持する。ＯＲゲートＵ９からの出力信号によって駆動される、Ｎ　Ａ　Ｎ　Ｄゲ ート口１２の１番目の入力端子は、ＦＩＦＯ回路３４０からのラインＡＦＵＬＬ Ｈ上の信号が論理高となったとき、論理高となる。

ＮＡＮＤゲートＵ１２への全ての人力信号が論理高となったとき、出力信号は論 理低となる。ＡＮＤゲートＵ１４及びＵｌ５への入力信号は、最初に全て論理高 である。しかし、ＮＡＮＤゲートＵ１２からの信号が論理低になったとき、ＡＮ ＤゲートＵ１４及びＵｌ５からの出力信号は論理低となる。従って、フリップフ ロップＵ２３（第１９Ｂ図）へのクロックライン上の信号は論理低となる。

ＡＮＤゲートＵ１４からの論理低の信号は、フリップフロップＵ４をリセットし 、フリップフロップＵ４の出力端子ＮＱの信号を論理高に駆動する。フリップフ ロップＵ４からの論理高の信号は、ＮＡＮＤゲートＵ５の出力信号を論理低に駆 動する。その結果、既に説明されたパスと同様のバスに従って、論理低の信号が フリップフロップＵ６及びＵｌを通してクロックされ、論理低の信号がＮＡＮＤ ゲ−１−Ｕｌ　２の５番目の入力端子に印加され、ＮＡＮＤゲートＵ１２の出力 信号を論理高に駆動する。従って、Ａ　Ｎ　ＤゲートＵ１４及び［Ｊ１５からの 出力信号は論理高になる。

ＡＮＤゲートＵ１５からの論理高の信号が、フリップフロップＵ２３をクロック し、そしてラインＥＮＡＨＩ　ＮＴ上の論理高の信号が、ＯＲゲート１９０２及 びＮＯＲゲートＵ１７に印加される。その結果、既に説明されたように及び引用 文献で説明されているように、ラインＨＩＮＴ上に割り込みが発生させられる。

ラインＨＩＮＴ上のその論理高の信号は、ハードウェア自動化読み出しシーケン ス４００のステップ４０４を完了する。

回路７４５から自動シーケンサ回路７５ｏ（第７Ａ図）へのラインＸＦＲＩ　Ｒ Ｑ上の信号は、ハードウェア自動読み出しシーケンス４００のステップ４０５を 開始する。自動シーケンサ回路７５０のある実施例のより詳細な模式図が、第２ ０図に提供されている。回路７５０への入力ラインＸＦＲＩＲＱは、内部ホスト 割り込み信号を伝える。人力うインＡＴＭＲ３ＴＬ上の信号は、アクティブロー であり、入力ラインＡＴＭＲ８ＴＬはＡＴブロックマスクリセットラインである 。入力ラインＲＤＯＰは既に説明されている。入カラインＲＳＴ−上の信号はア クティブローであり、入力Ｒ８Ｔ−はパワーオンリセットラインである。入力ラ インＡＴＣＭＤＷＲＬはＡＴコマンドライトシグナルラインであり、入カライン ＡＴＣＭＤＷＲＬ上の信号はアクティブローである。人力ラインＨＲＤＤＡＴＡ Ｐは、ホストリードデータ同期パルスである。入カラインＸＴＩＭＥＯＵＴ上の 信号は、タイマ３１０からのホストインタラブドタイムアウトパルスである。ラ インＥＭＰＴＹＤＯＮＥは、既に説明されたものと同じである。人力ラインＣＬ ＥＡＲＡＵＴＯ３−上の信号はアクティブローであり、ラインへ〇ＴＯａ上の信 号をクリアするために用いられる。

人力うインＬＡＳＴＳＥＣＴ上の信号は、最後のセクタの転送を表示する。入力 ラインＢＣＬＫＣは既に説明されている。出力ラインＥＮＸＴＴＭＥＲは、タイ マ３１０を使用可能にし、かつ第１の予め決められた値をタイマにロードする。

ライン５ＥＴＸＦＲＩＲＱ−上の信号は、アクティブローであり、かつ回路７４ ５（第１９Ｂ図）内にホスト計算機割り込みをセットする。ラインＡＵＴＯ３上 の信号は、以下に更に詳しく説明されるようにビジータイマを使用可能にするた めに用いられる。

回路７４５（第７Ｂ図）から自動シーケンサ回路７５０（第７Ａ図）へのライン ＸＦＲｒＲＱ上の信号の立ち上がりエツジは、自動読み出しシーケンスのステッ プ４０５を開始し、かつフリップフロップＵＤＩ　（第２０図）をクロックし、 その結果、ラインＡＵＴＯＩ上の信号が論理高になる。既に説明したように、ホ スト計算機２１０は、ドライブ２２０の状態をチェックしても良いし、またはＦ ＩＦＯ回路３４０からのデータの読み出しを開始しても良い。

もしホスト計算機２１０が状態を読み出すならば、ホスト計算機割り込み発生回 路７４５（第７Ｂ図及び第１９Ｂ図）へのラインＡＴＲＤＳＴＡＴＬ上には、論 理低となり、次に論理高となるパルスが発生する。ラインＡＴＲＤＳＴＡＴＬ上 の信号の立ち下がりエツジは、要素Ｕ２５及びＵ２４をラッチし、立ち上がりエ ツジはフリップフロップＵ２６及び２７をクロックする。フリップフロップＵ２ ７からの出力信号は、フリップフロップＵ２３をリセットし、フリップフロップ Ｕ２３は、ラインＸＦＲＩ　ＲＱ上の信号を論理低に駆動する。同様に、フリッ プフロップＵ２６からの出力信号は、フリップフロップＵ２２をリセットする。

フリップフロップＵ２２及びＵ２３がらの論理低の信号は、ＮＯＲゲートＵ１７ の出力信号を論理高に駆動し、ＮＯＲゲートＵ１７は、エクスクル−シブＯＲゲ ート１９０１の出力信号を論理低に駆動する。結果として、ラインＨＩ　ＮＴ上 のホスト計算機割り込み信号はリセットされる。

ラインＸＦＲＩ　ＲＱ上の信号が論理低になったとき、自動シーケンス回路７５ ０は、ラインＥＮＸＴ　Ｉ　ＭＥＲ上に論理高の信号を発生する。とりわけ、ラ インＸＦＲＩＲＱ上の論理低の信号は、ＮＯＲゲートＵ２（第２０図）の出力信 号を論理高に駆動する。ラインＣＬＫＣを通過する次の２つのクロック信号が、 各々フリップフロップＵＤ２とＵＤ３とを通してＮＯＲゲートＵ２の出力信号を クロックする。フリップフロップＵＤ３の出力信号は、ラインＥＮＸＴ　１１４ ＥＲ上の信号を論理高に駆動する。

ラインＥＮＸＴＩＭＥＲ上の論理高の信号は、タイマ３１０（第７Ａ図及び第２ １図）の入力ラインＸＴＩＭＥＥＮを駆動する。ラインＸＴ　ＩＭＥＥＮ上の論 理高の信号は、タイマ３１０へ第１の予め決められた値をロードし、かつタイマ ３１０をスタートさせる。タイマ３１０のより詳細な模式図か、第２１図、第２ ２図、第２３図及び第２４図に表されている。

タイマ３１０（第２１図）へのクロック入力信号は、入カラインＣＬＫ上に提供 され、リセット信号は、ラインＲ５Ｔ上に提供されている。入力ラインＤは、マ イクロプロセッサデータバスである。ラインＷＲＹＴ　ＩＭＥＲ−上の信号はア クティブローであり、かつ第２の予め決められた値をラッチＬＡＴＣＨ８Ａにロ ードするために用いられる。

人力うインＷＲＸＴＩＭＥＲ−上の信号もまたアクティブローであり、かつ第１ の予め決められた値をラッチＬＡＴＣ８８Ｂにロードするために用いられる。ラ ッチＬＡＴＣＨ８Ａ及びＬＡＴＣＨ８Ｂは、第２３図の回路ＬＡＴＣＨである。

自動シーケンサ回路７５０（第７Ａ図）の出力ラインＥＮ　Ｘ　Ｔ　Ｉ　Ｍ　Ｅ 　Ｒによって駆動されるラインＸＴＩＭＥＥＮは、ホスト割り込みタイムアウト カウンタイネーブル信号を伝える。ビジータイマ制御回路７６０のＥＮＹＴ　Ｉ ＭＥＲによって駆動される入力ラインＹＴＩＭＥＥＮは、ビジータイマカウント イネーブル信号を伝える。

出力バスＱは、タイマ値出力バスである。ラインＹＴＩＭＥＯＵＴＰ上の信号は ビジータイムアウトパルスであり、−刃出力ラインＸＴＩＭＥＯＵＴ上の信号は ホスト割り込みタイムアウトパルスである。ラインＹＴＩＭＥＯＵＴ上の信号は ラッチされたビジータイムアウト信号である。

ラインＸＴＩＭＥＥＮ上の論理高の信号は、８ビツト２対１マルチプレクサＭＵ Ｘ２１Ｘ８　（第２１図及び第２４図）を通して、予め決められた値を８ビツト ラツチＬＡＴＣＨ８Ｂ　（第２１図及び第２３図）へ送り、かつプログラマブル カウンタ５ＤＣＬ８Ｒ（第２１図及び第２２図）のラインＬＤＰ上の信号を発生 させるので、第１の予め決められた値がプログラマブルカウンタ５ＤＣＬ８Ｒに ロードされる。第１の予め決められたタイムアウト期間、即ちホスト割り込みタ イムアウト期間は、レジスタＨＴ　ＮＴＴ　ＩＭＥ内の値の３２倍の値に等しく 、かつバッファクロックのためにクロックのタイミングをとる。これは、読み出 しオートメーション過程のステップ４０６を完了する。

ステップ４０５に戻ると、ホスト計算機２１０は、１−ｒＦＯ回路３４０内のデ ータの読み出しを開始するか、またはディスクドライブ２２０の状態の読み出し を開始する。

ステップ４０６に達するために、ホスト計算機２１０は状態を読み出す。そして 、ステップ４０６の後に、２つの事柄が可能である。タイマ３１０がタイムアウ トするか、またはホスト計算機がＦＩＦＯ回路３４０内のデータの読み出しを開 始する。

もしホスト計算機２１０が、ＦＩＦＯ回路３４０内のデータの読み出しに失敗し たならば、ホスト割り込みタイムアウトタイマとして機能するタイマ３１０は、 タイムアウトし、続いて自動シーケンサ回路７５０のラインＸＴＩＭＥＯＵＴに 連結されている出カラインＸＴＩＭＥＯＵＴＰ上の信号を発生させる。ラインＸ ＴＩＭＥＯＵＴ上の論理高の信号は、ＮＡＮＤゲートＵ５（第２０図）の出力信 号を論理低に駆動する。ＮＡＮＤゲートＵ５からの論理低の信号は、アクティブ ローである、出力ラインＳ　ＥＴＸＦＲＩＲＱ−（第７Ａ図及び第２０図）を駆 動する。ライン５ＥＴＸＦＲＩ　ＲＱ−上の論理低の信号は、ホスト計算機割り 込み発生回路７４５（第７Ｂ図及び第１９図）への入力信号である。

ライン５ＥＴＸＦＲＴＲＱ−上の論理低の信号は、フリップフロップＵ２３（第 １９Ｂ図）をセ・ノドする。フリ、。

ブフロツプ０２３は、論理高の信号をＯＲゲート１９０２及びＮＯＲゲーゲート ７に供給する。ＯＲゲート１９０２への論理高の信号は、ラインＸＦＲＩＲＱ上 の信号を論理高に駆動する。ＮＯＲゲーゲート７への論理高の信号は、エクスク ル−シブＯＲゲート１９ｏ１への論理低の信号を発生し、エクスクル−シブＯＲ ゲート１９０１はラインＨＩＮＴ上に論理高の信号を発生する。結果的に、もう １つの割り込み信号がホスト計算機２１０へ送られる。しかしながら、これらの 動作は、ノ１−ドウエア自動読み出しシーケンス４００のステップ４０４での動 作である。したがって、自動シーケンサ７５０とタイマ３１０はステップ４０６ 及び４０７を実行し、ステップ４０４へ戻り、ステ・ツブ４０４が完了した後、 ステップ４０５が再び開始される。

ステップ４０５またはステップ４０７の何れかで、ホスト計算機２１０は、ＦＩ ＦＯ回路３４０からのデータの読み出しを開始しても良い。どちらの場合でも、 自動読み出しシーケンサ２５０の動作は等しいので、２つのステ・ツブを別々に 説明することはしない。ただ、ステップ４０７の違いを簡単に指摘する。

ホスト計算機２１０がＦＩＦＯ回路３４０からの読み出しを開始したとき、ホス ト計算機２１０は、ラインＡＴＦＲＤＬ　（第２５図）上の信号を論理高レベル から論理低レベルへ駆動し、そして論理高レベルへ戻す信号を発生する。

ラインＡＴＦＲＤＬ上の信号の立ち上がりエツジは、フリップフロップ２５０１ 　（第２５図）をクロックする。１つのクロックがラインＢＣＬＫＣを通過した 後、正のパルスが出カラインＨＲＤＤＡＴＡＰ上に発生させられる。

ラインＨＲＤＤＡＴＡＰ上のパルスは、データのセクタが転送されるまで自動シ ーケンサ７５０をウェイトモードに置く、自動シーケンサ７５ｏ（第７Ａ図及び 第２０図）への入力信号である。しかしながら、自動シーケンサ回路７５０の状 態は、読み出しがステップ４０５から開始されたかまたはステップ４０７から開 始されたかによって異なる。ステップ４０５から開始された場合、ラインＨＲＤ ＤＡ　Ｔ　Ａ　Ｐ上の論理高の信号が、ＮＡＮＤゲートＵ７からの出力信号を論 理低に駆動する。Ｎ　Ａ　Ｎ　ＤゲートＵ７からの論理低の信号は、ＡＮＤゲー トＵ８の出力信号を論理低に駆動し、Ａ　Ｎ　’ＤゲートＵ８は、ＮＡＮＤゲー トＵＩＯの出力信号を論理高に駆動する。ゲートＵ１０からの論理高の信号は、 フリップフロップＵＤ４を通してクロックされる。

フリップフロップＵＤ４の端子ＮＱ上の出力信号は、フリップフロップＵＤＩを リセ・ノドする。これは、自動シーケンサ７５０を動作のウェイトモードに置く 。

ステップ４０７からの場合、ラインＨＲＤＤＡＴＡＰ上の論理高の信号は、ＮＡ ＮＤゲートＵ６からの出力信号を論理低に駆動する。ＮＡＮＤゲートＵ６からの 論理低の信号は、ＡＮＤゲートＵ８の出力信号を論理低に駆動し、ＡＮＤゲート Ｕ８の出力信号は、ＮＡＮＤゲートＵ１０の出力信号を論理高に駆動する。ゲー トＵＩＯからの論理高の信号は、フリップフロップＵＤ４を通してクロックされ る。

フリップフロップＵＤ４の端子ＮＱ上の出力信号は、フリップフロップＵＤＩを リセットする。これは、自動シーケンサ７５０を動作のウェイトモードに置く。

ＦＴＦＯ回路３４０を通して、ＲＡＭ２２２内のデータのセクタの転送が完了し 、回路３４０内のＦＩＦＯメモリが空になったとき、ＦＩＦＯ回路３４０は、ラ インＥＭＰＴＹＤＯＮＥ上の信号を論理高に駆動する。また、ＦＩＦＯ回路３４ ０にデータが存在しないとき、ラインＤＲＱ上の信号は論理低になる。結果とし て、ラインＢＵＳＹ上の信号が論理高になる。ラインＢＵＳＹ上の信号が論理高 になったとき、ラインＡＴＢＵＳＹＬＡＴ上の信号もまた論理高になる（第１９ Ｂ図）。同様に、ラインＥＭＰＴＹＤＯＮ　Ｅ上の信号は論理高になったとき、 ラインＥＭＰＴＹＤＯＮＥＸ上の信号もまた論理高になる。ラインＥＮＨｌＮＴ Ｒ３ＴＬ上の信号は、ホスト計算機割り込みの自動的なりリアを許可するために 論理低にセットされている。うインＥＮＨＩＮＤＲ５ＴＬ上の信号の反転された 信号は論理高である。したがって、Ｎ　Ａ　Ｎ　ＤゲートＵ３２の出力信号は論 理低に駆動される。

ＮＡＮＤゲートＵ３２からの論理低の出力信号は、ＮＡＮＤゲートＵ３３からの 出力信号を論理高に駆動し、ＮＡＮＤゲートＵ３３からの出力信号は、インバー タＵ２９からの出力信号を論理低に駆動する。インバータＵ２９からの論理低の 出力信号は、ＡＮＤゲー）Ｕ３０の出力信号を論理低に駆動し、ＡＮＤゲートＵ ３０の出力信号は、フリップフロップＵ２３をリセットする。もしホスト計算機 割り込み信号が、ディスクドライブの状態を読み出したホスト計算機２１０によ って予めリセットされていなければ、フリップフロップＵ２３のリセットによっ て、ホスト計算機割り込みがリセットされる。

ＦＩＦＯ回路３４０が空で、かつセクタの転送が完了したとき、ステップ４０８ は完了する。もし最後のセクタが転送されていなければ、動作はステップ４０９ を通って遷移し、自動ンーケンサ７５０（第７Ａ図）へのラインＥＭＰＴＹＤＯ ＮＥ上の論理高の信号が、ステップ４１０を開始するラインＡＵＴＯａ上の信号 を論理高に駆動する。

とりわけ、ラインＥＭＰＴＹＤＯＮＥ上の論理高の信号が反転され、かつＮＡＮ Ｄゲートゲー（第２０図）に印加される。即ち、ＮＡＮＤゲートゲーの出力が論 理高に駆動される。ＡＮＤゲーゲー８の出力信号もまた論理高である。

従って、ＮＡＮＤゲート０１０の出力信号が論理低に駆動される。フリップフロ ップＵＤ４への論理低の人力信号が、フリップフロップＵＤ４でクロックされる とき、端子ＮＱ上の信号は論理高になる。端子ＮＱからの信号の立ち上がりエツ ジは、フリップフロップＵＤ５をクロックするので、以下により詳しく説明する ように、出力ラインＡＵＴＯ３は、論理高に駆動され、ステップ４１０をスター トする。

しかし、もし最後のセクタが転送されたならば、セクタカウンタ３３０からのラ インＣＮＴＥＱＯ上の信号は論理高であり、ステップ４０９は動作を終了する。

とりわけ、ラインＣＮＴＥＱＯ上の信号は、自動シーケンサ７５０のラインＬＡ ＳＴＳＥＣＴを駆動する。ラインＬＡＳＴＳＥＣＴ上の論理高の信号は、フリッ プフロップＵＤ５　（第２０図）をリセットモードに保持し、従ってラインＥＭ ＰＴＹＤＯＮＥ上の信号を無効にする。結果として、ラインＡＵＴＯａ上の信号 は論理低に留まり、動作は終了する。

入力ラインＡＵＴＯ３の論理高の信号に応答して、ビジータイマ制御回路７６０ （第７Ａ図）は、出カラインＥＮＹＴＴＭＥＲ上に論理高の信号を発生する。し かし、もし最後のセクタが処理さねヘ　従ってセクタカウンタ３３０からビジー タイマ制御回路７６０のラインＬＡＳＴＳＥＣＴまでのラインＣＮＴＥＱＯ上の 信号が論理高であるならば、ラインＥＮＹＴＩＭＥＲ上の信号が論理低に保たれ る。

ビジータイマ制御回路７６０のある実施例のより詳細な模式図が、第２６図に表 されている。自動シーケンサ回路７５０からのラインＡＵＴＯａ上の信号は、チ ェ・ツクイネーブル信号である。ラインＲＤＯＰ、ＬＡＳＴＳＥＣＴ。

ＡＵＴＯ３、ＷＯＰ、５ＥＣＣＮＴＤＥＣＰＤ、Ｒ５Ｔ−１ＡＴＣＭＤＷＲＬ、 及びＢＣＬＫＣ上の信号は、上述された信号と等しい。ラインＲＥＳＴＡＲＴＥ Ｎ−上の信号はアクティブローであり、かつ以下により詳しく説明される書き込 みオートメーションシーケンス内で用いられるリスタートイネーブル信号である 。ラインＹＴＩＭＥＯＵＴ−上の信号もまたアクティブローであり、かつタイマ ３１０からのラッチされたとジ−タイムアウト信号である。出力ラインＥＮＹＴ ＩＭＥＲは、タイマ３１０のビジータイマ機能を可能にするための信号を伝える 。出力ラインＣＬＥＡ　ＲＡ　Ｕ　Ｔ　Ｏ３−上の信号はアクティブローであり 、ラインＡＵＴＯａ上の信号をクリアする自動シーケンス回路７５０への信号で ある。

第２６図では、ラインＲＤＯＰ上の信号は論理高であり、そのためラインＡＵＴ Ｏａ上の論理高の信号は、ＮＡＮＤゲート２６０１の出力信号を論理低に駆動し 、ＮＡＮＤゲート２６０１の出力信号は、Ａ　Ｎ　Ｄゲート２６０２の出力信号 を論理低に駆動する。ＡＮＤゲートからの論理低の出力信号は、ＮＡＮＤゲート ２６０３の出力信号を論理高に駆動する。論理高の信号は、ラインＢＣＬＫＣを 通過する次のクロックによってフリップフロップ２６０４を通してクロックされ る。フリップフロップ２６０４からの論理高の信号は、出力ラインＥＮＹＴ　Ｉ ＭＥＲ上の信号を論理高に駆動する。

ビジータイマ制御回路７６０のラインＥＮＹ’ＴＩＭＥＲ上の論理高の信号は、 タイマ３１０のラインＹＴｒＭＥＥＮを駆動する。タイマ３１０のラインＹＴＩ ＭＥＥＮ上の論理高の信号は、回路ＬＡＴＣＨ８Ａ　（第２１図及び第２３図） にラッチされた第２の予め決められた値を、２対１マルチプレクサＭＵＸ２１． Ｘ８（第２１図及び第２４図）を通してプログラマブルカウンタ５ＤＣＬ８Ｒ（ 第２１図及び第２２図）に送り、かつプログラマブルカウンタ５ＤＣＬ８Ｒ（第 ２１図及び第２２図）のラインＬＤＰ上に信号を発生させるので、第２の予め決 められた値は、プログラマブルカウンタ５ＤＣＬ８Ｒにロードされる。

ラインの予め決められた時間間隔は、レジスタＢＵＳＹＴＩＭＥに記憶された値 、即ち第２の予め決められた値の３２倍であり、バッファクロックのための通過 するクロックのタイミングをとる。第２の予め決められた時間間隔は、データの あるセクタの転送の完了と、データのもう１つのセクタの転送の開始との間の時 間間隔である。

ビジータイム間隔の後、カウンタ３１０は、ラインＹＴＩＭＥＯＵＴＰ上にバ） Ｉ、スヲ発生シ、ライ：／ＹＴ　ＩＭＥＯＵＴ上にラッチされた論理高の信号を 発生させる。即ち、ステップ４１０が完了する。ラインＹＴｒＭＥＯＵＴ上の論 理高の信号は、ラインＹＴＩＭＥＯＵＴ−（第２６図）の信号を論理低に駆動す る。

バッファ制御回路２３３がデータの他のセクタを有するとき、論理低の信号が、 制御回路７７０を更新するために、ラインＢＮＲＤＹＦＨ上に発生される。この 信号は、ラインＹＴ丁ＭＥＯＵＴ、ＥＮＭＵＬＸＦＲ上の論理高の信号と協働し て、セクタ数カウンタ７１ｏ、シリンダアドレスカウンタ７３０、及びヘッド数 カウンタ７２０への、更新制御回路７７０の出カラインＵＰＤＡＴＥ上に１クロ ツクパルスの幅を有するパルスを発生する。

更新制御回路７７０のある実施例の詳細な模式図が、第２７図に表されている。

入カラインＢＮＲＤＹＦＨ上の信号は、ＲＡＭバッファ２２２が作動可能でない ときに論理高である。入力ラインＥＮＭＵＬＸＦＲは、自動複数セクタ転送が望 まれるときに論理高である。入力ラインＹＴＩＭＥＯＵＴは、タイマ３１０から のラッチされたビジータイムアウト出力信号を伝える。ラインＰＣＤＯＮＥは、 複数のセクタの転送が行われたとき、論理調の信号を伝える。

ラインＰＣＤＯＮＥ上の信号は、ラインＸＦＲＤＯＮＥ上の信号と等しい。ライ ンＲＥＳＴＡＲＴＥＭ−は、アクティブローであり、既に説明されている。ライ ンＨＸＦＲＥＮは、バッファされたホストポートイネーブル信号を伝える。出力 ラインＵＰＤＡＴＥは、既に説明されたようにタスクレジスタファイルを更新す るために用いられるパルスを伝える。

回路７７ｏからのラインＵＰＤＡＴＥ上のパルスの発生の後に、次のクロックパ ルスによって、これらのタスクレジスタは更新、即ちそれらの値が１だけ増加さ れる。ＲＡＭ２２２内にデータの他のセクタが保持されているので、本発明の自 動化ハードウェアは、いままで説明されたプロセスを繰り返すことによって、デ ータの次のセクタの読み出しを開始する。

本発明の自動書き込み過程のための初期化過程は、既に説明されており、その説 明はここで言及したことによって本出願の一部とされたい。簡単に言えば、電源 投入時のリセット時に、自動書き込みセクタカウンタ７９０が、ＦＦｈにセット される。マイクロプロセッサ２２１は、複数のセクタの各々のために、ＲＡＭ２ ２２の５１２バイトのメモリを割り当てる。そしてマイクロプロセッサ２２１は 、ラインＬＷＲ５ＣＬ上の論理低の信号を提供することによって、メモリが自動 書き込みセクタカウンタ７９０（第７Ｂ図）に割り当てられている、セクタの個 数をロードする。

とりわけ、セクタの個数は８ビツトラツチＡＷＳＣＮＴ（第２８図）にラッチさ れる。ホスト計算機２１０は、これまで説明されたように、セクタ数カウンタ７ １０１　ヘッド数カウンタ７２ｏ１　及びシリンダ数カウンタ７３０を初期化す る。同様に、セクタカウンタ３３０もまた、ホスト計算機２１０からディスクド ライブ２２０へ書き込まれるべきセクタの個数をロードされる。

計算機２１０による書き込みセクタ命令の発生に応答し列回路２３３へのライン ＡＵＴＯＷＲＧＯ上のパルスを発生する。ラインＡＵＴＯＷＲＧＯ上のパルスは 、ラッチＡＷＳＣＮＴ内の値を、プログラマブルカウンタ５ＤＣＬ８Ｓ（第２８ 図及び第２９図）へロードする。

ラインＡＵＴＯＷＲＧＯ上の信号に応答して、バッファ制御回路２３３は、ライ ンＨＰ’ＥＮ及びラインＨＰＷＲＴ上の信号を論理高にセットする。ラインＷＯ Ｐ上の信号は、ラインＨＰＷＲＴ上の信号のバッファされた信号なので、ライン ＨＰＷＲＴ上の信号は、ラインＷＯＰ上の信号を論理高に駆動する。これは、ハ ードウェア自動書き込み過程５００のスタートステップ５０１である。

ハードウェア自動書き込み過程５００に於て、信号ＤＲＱは状態信号であって、 かつ（１）ホストボートイネーブルラインＨＰＥＮ上の信号が論理高であり、か つ（２）ＦＩＦＯ回路３４０のＦ　ｒＦｏメモリ内に空間が存在するとき、論理 高にセットされる。既に説明されたように、信号ＢＵＳＹは、信号ＤＲＱの補数 なので、信号ＤＲＱがセットされたとき、信号ＢＵＳＹはリセットされる。信号 ＤＲＱのセットと、信号ＢＵＳＹのリセットは、ハードウェア自動書き込み過程 ５００のステップ５０２を完了する。

始めのセクタチェックステップδ０３とホスト計算機割り込みセットステップ５ ０４とは、ホスト計算機割り込み発生回路７４５（第７Ｂ図、第１９Ａ図、及び 第１９Ｂ図）によって実行される。始めに、ＮＡＮＤゲートゲー（第１９Ａ図） の３つの入力端子のうちの任意の１つに論理低の信号が存在するときはいつも、 ＡＮＤゲーゲー１５の入力端子に、アクティブローのパルスが提供され、ＡＮＤ ゲーゲー１５がフリップフロップＵ２３（第１９Ｂ図）をクロックするので、フ リップフロップＵ２３への入カラインＥＮＨＩＮＴ上の信号がフリップフロップ を通してクロックされ、そして既に説明されたように出カラインＨＩＮＴ上に論 理高の信号を発生する。

ハードウェア自動書き込み動作５００の間、ホスト計算機割り込み発生回路７４ ５へのラインＢＴＲＮＳ及びラインＲＷＳＴＡＲＴ上の信号は、ホスト計算機割 り込みがラインＨＩＮＴ上に発生させられるかどうかを決定するキー信号である 。書き込み動作に於て、データの最初のセクタの転送のために、ホストポートイ ネーブルラインＨＰ　ＥＮ上の信号は、ラインＢＴＲＮＳ上の信号を論理高に駆 動する。しかしながら、データの次のセクタの転送のために、ラインＨＰＥＮ上 の信号は変化せず、そのためラインＢＴＲＮ　Ｓ上の信号に影響を与えない。

第２の及びそれに続くセクタの転送のために、ラインＢＴＲＮＳ上の信号は、ラ インＲＷＳＴＡＲＴ上のパルスによって論理高に駆動される。従って、計算機２ １０からバッファメモリ２２２へのデータの第２の自動的な転送のために、ライ ンＲＷＳＴＡＲＴ上の信号が論理高になったとき、ラインＢＴＲＮＳ上の信号は 最初に論理低である。以下により詳しく説明されるように、ラインＲＷＳＴＡＲ Ｔ上の信号レベルに対する、ラインＢＴＲＮＳ上の信号のレベルは、ホスト計算 機割り込み信号が発生させられるかどうかを決定する。即ち、ハードウェア回路 は、ホスト計算機からの単一の書き込み命令に応答して、ディスクドライブ２２ ０に書き込まれる、データの第１のセクタと、データの引き続くセクタとを弁別 する。

上述されたように、ハードウェア目勤続み出し動作４００に於て、ＮＡＮＤゲー トゲー及びＵ２からなるラッチからの出力信号は普段は論理高である。しかし、 ハードウェア自動書き込みシーケンス５００の開始時には、ライン５ＥＴＡＵＴ ＯＬ上の信号が、ホスト計算機２１０からの書き込み命令に応答してリセットさ れるとき、そのランチの出力信号は論理低に駆動される。この論理低の信号は、 フリップフロップＵ４内で、ラインＨＸＦＲＥＮ上の信号によってクロックされ る。フリップフロップＵ４の端子のＮ９からの結果としての論理高の信号は、Ｎ 　Ａ　Ｎ　Ｄゲート口５への最初の論理高の信号である。既に説明されたように 、最初のセクタの転送時に、ラインＲＷＳＴＡＲＴ上の信号は、ラインＢＴＲＮ Ｓ上の信号が論理高になった後に論理高になる。従って、ラインＲＷ　Ｓ　Ｔ　 Ａ　ＲＴ上の信号の立ち上かりエツジは、ラインＢＴＲＮＳ上の論理高の信号を フリップフロップＵ３を通してクロックするので、ＮＡＮＤゲートゲーの第２の 端子は論理高の入力信号を得る。最後に、ハードウェア自動書き込み過程５００ に於て、ラインＡＵＴＯＲＤＳＴ上の信号は論理低に留まるので、ＮＡＮＤゲー トゲーの３番目の入力端子は常に論理高に留まる。

ＮＡＮＤゲートゲーへの全ての入力信号が論理高なので、その出力信号は論理低 である。その論理低の信号は、ラインＢＣＬＫを通過する２つのクロックパルス によってフリップフロップＵ６及びＵｌを通してクロックされる。フリップフロ ップＵ７からの論理低の出力信号は、ＮＡＮＤゲート０１３の出力信号を論理高 に駆動するので、ＡＮＤゲーゲー１５及びＵｌ４からの出力信号は論理高に留ま る。

結果として、ホスト計算機割り込みは、データの最初のセクタの転送に先だって 発生されることはない。書き込み動作に於て、ＮＡＮＤゲートゲー２及びＵｌ　 ２Ａからの出力信号は論理高であることに注意するべきである。

第２のセクタ及びそれに続くセクタの転送中に、ラインＲＷＳＴＡＲＴ上の信号 は、ＢＴＲＮＳ上の信号が論理高に駆動される前に論理高になる。従って、論理 低の信号はフリップフロップＵ３を通してクロックされ、かつＮＡＮＤゲートゲ ーに提供される。この論理低の信号はＮＡＮＤゲートゲーの出力信号を論理高に 駆動する。その論理高の信号は、ラインＢＣＬＫを通過する２個のクロックパル スによってフリップフロップＵ６及びＵｌを通してクロックされる。

フリップフロップＵ７からの論理高の出力信号は、ＮＡＮＤゲートゲー３の出力 信号を論理低に駆動し、ＮＡＮＤゲートゲー３の論理低の出力信号は、ＡＮＤゲ ーゲー１４及びＵｌ５の出力信号を論理低に駆動する。ＡＮＤゲーゲー１４から の論理低の出力信号は、フリップフロップＵ４をリセットし、かつフリップフロ ップＵ３をセットする。

従って、ＮＡＮＤゲートゲーは、その全ての人力信号が論理高であるので、その 出力信号は論理低になる。その論理低の出力信号は、フリップフロップＵ６及び Ｕｌを通してクロックされ、かつＮＡＮＤゲート０１３の出力信号を論理高に駆 動するので、ＡＮＤゲーゲー１４及びＵｌ５からの出力信号は論理高になる。Ａ ＮＤゲーゲー１５からの出力信号の立ち上がりエツジは、フリップフロップＵ２ ３をクロックし、フリップフロップＵ２３は、データの第２のセクタの転送に先 立って、かつ後続の各セクタの転送に先立って、ホスト計算機割り込み信号を発 生する。ホスト計算機への割り込み信号は、ディスクドライブ２２０かデータの 次のセクタを受け付ける準備かできていることを表示する。

即ち、第１のセクタに対しては、ステップ５０３のみが実行され、動作はステッ プ５０５を通って遷移する。第２のセクタ及び後続のセクタに対しては、動作は 、第１セクタチエツクステツプ５０３を通してホスト割り込みセットステシブ５ ０４へ遷移し、そして次にセクタ転送完了ステップ５０５に遷移する。より重要 なことは、ｌ＼−ドウエアが、これら全てのプロセスステップを、マイクロプロ セッサ２２１による介入なしに制御するということである。

ホスト計算機割り込みの発生の後に、データは、データバス２１５からＦＩＦＯ 回路３４０を通してＲＡＭ２２２へ転送される。セクタの転送が完了したとき、 ラインＥＭＰＴＹＤＯＮＥ上の信号は論理高になる。

既に述へたように、セクタカウント減少回路７４０（第７Ｂ図）へのラインｗｏ ｐ及びラインＥＮＭＵＬＸＦＲ上の信号は全て論理高であり、従って、セクタカ ウンタ３３０のラインｔ、’ＰＤＡＴＡへのライン５ＥＣＣＮＴＤＥＣＰ上のラ インに減少パルスが発生させられる。結果として、セクタカウンタ３３０は１減 少される。セクタカウント減少回路７４０から自動書き込みセクタカウント減少 回路７８０へのライン５ＥＣＣＮＴＤＥＣＰ上のパルスは、自動書き込みセクタ カウント減少回路７８０へのラインＷｏＰ上の論理高の信号と協働して、ｇ勅書 き込みセクタカウンタ７９０へのラインＡＷＳＣＴＲＤＥＣ上にパルスを発生す る。これは、ステップ５０６の第１の部分を完了する。

自動書き込みセクタカウント減少回路７８０は、第３０図により詳細に描かれて いる。入力ラインＷＯＰ、５ＥＣＣＮＴＤＥＣＰ、ＵＰＤＡＴＥ、ＢｃＬＫｃ、 ＡＴＣＭＤＷＲＬ、及びＡ　Ｔ　Ｍ　ＲＳ　Ｔ　Ｌは、既に説明されている。入 力ラインＡＷＳＣＴＲＥＱＯは、自動書き込みセクタカウンタイコール０ライン であり、自動書き込みセクタカウンタが値０を有するとき論理高になる。出力信 号ＡＷＳＣＴＲＤＥＣは、自動書き込みセクタカウンタを減少することに用いら れるパルスを伝える。

ラインＡＷＳＣＴＲＤＥＣ上のパルスの発生の後に、自動書き込みセクタカウン タ７９０（第７Ｂ図）へのラインＢＣＬＫ上の次のクロックパルスによって、カ ウンタ７９０は、減少する。即ち、ステップ５０６が完了する。自動書き込みセ クタカウンタ７９０は、第２８図に更に詳細に示されている。入力ラインＤは、 ８ビツトマイクロプロセツサデータパスである。ラインＲ３Ｔ、ＢＣＬＫ、ＡＷ ＳＣＴＲＤＥＣ，及びＡＵＴＯＲＤＧＯ上の信号ハ既ニ説明されている。８ビツ トバス出カラインＡＷＳＣＴＲは、自動書き込みセクタカウンタ出力信号を含む 。自動書き込みセクタカウンタの値がＯに等しいとき、出力ラインＡＷＳＣＴＲ ＥＱＯは、論理高の信号を有する。第２９図は、第２８図の要素５ＤＣＬ８Ｓの より詳細な模式図である。

もし自動書き込みセクタカウンタ７９０が値０に到達したならば、自動書き込み セクタカウンタ７９０からのラインＡＷＳＣＴＲＥＱＯ上の信号は論理高である 。ラインＡＷＳＣＴＲＥＱＯ上の論理高の信号は、自動書き込みセクタカウント 減少回路７８０の入力信号であり、その信号は、自動書き込みセクタカウント減 少回路７８０がらのラインＡＷＳＣＴＲＤＥＣ上の信号を論理低に保ち、がっラ インＲＥＳＴＡＲＴＥＮ−上の信号を論理高に駆動し、そのラインＲＥＳＴＡＲ ＴＥＮ−上の論理高の信号は、自動読み出しシーケンスを終了する。従って、自 動書き込み過程のステップ５０７は、完了する。

残りのステップは、既に説明されたステップと等しく、その説明内容はここで言 及したことによって本出願の一部とされたい。

これまで説明された、本発明の自動読み出し及び書き込みシーケンサは、単一の 命令に応答してデータの複数のセクタを転送するためにマイクロプロセッサから の介入を必要としない。従って、そのような複数のセクタの転送を行うために、 従来技術の装置で必要とされたプログラム命令を取り除くことができる。更に、 マイクロプロセッサが複数のセクタの転送を行う必要がないため、転送が、本発 明のシーケンサによって実行されている間に、マイクロプロセッサは他の動作を 実行することができる。こうして、自動読み出し及び書き込みシーケンサは、デ ィスクドライブの性能を非常に向上させる。

本発明の１つの実施例がこれまで説明されてきた。この開示内容の観点から、本 発明の他の実施例が、当業者にとっては明かであろう。従って、これまでの説明 は、本発明の原理の単なる例示であって、本発明をこれまで説明された特定の実 施例に限定することを意図するものではない。

で 書き込ろオートメ−７Ｗ７ ＦｌＧ、　５ ＦＩＧ、　６ ＦＩＣ’、　７Ａ ＦＩＧ、　８ ＦＩＧ、９Ｂ ＦＩＧ、１０ ＩＧｉ１Ａ ＦＩＧ、１１Ｂ ＦＩＧ、　１３ ＦＩＧ、　１４ ＦＩＧ、　１５Ｂ 特表平６−５０２２７１　（３２） ＦＩＧ、　２４ フロントページの続き （８１）指定−ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＥ、ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＳＥ）、０Ａ （ＢＦ、ＢＪ、ＣＦ、ＣＧ、ＣＩ、０〜丁、　ＧＡ、　ＧＮ、　ＭＬ、　ＭＲ， ＳＮ、　ＴＤ、　ＴＧ）、　ＡＴ、　ＡＵ、　ＢＢ、　ＢＧ、　ＢＲ，ＣＡ、　 ＣＨ，Ｃ３゜ＤＥ、ＤＫ、ＥＳ、ＦＩ、ＧＢ、ＨＵ、ＪＰ、ＫＰ、ＫＲ，ＬＫ、 　ＬＵ、〜ｉＧ、ＭＮ、〜ＩＷ、　ＮＬ、　Ｎｏ、　ＰＬ、　ＲＯ，ＲＵ、　Ｓ Ｄ、ＳＥ

Claims (41)

【特許請求の範囲】
1. １．ディスクドライブ用マイクロプロセッサと連結可能なディスクドライブ記憶 制御用集積回路内の回路であって、ホスト計算機からの読み出し命令に応答して 、前記ホスト計算機へデータの複数のセクタを転送するために、前記ホスト計算 機の計算機バスに機能的に連結可能であって、かつ前記ディスクドライブ用マイ クロプロセッサによる介入なしに、データの各セクタの転送の開始時に、ホスト 計算機割り込み信号を発生する自動読み出しシーケンサと、前記ホスト計算機か らの書き込み命令に応答して、前記ホスト計算機からデータの複数のセクタを受 け付けるために、前記ホスト計算機の前記計算機バスに機能的に連結可能であっ て、かつ前記ディスクドライブ用マイクロプロセッサの介入なしに、データの２ 番目のセクタの転送の開始時と、後続の各セクタの転送の開始時とに、ホスト計 算機割り込み信号を発生する自動書き込みシーケンサとを有することを特徴とす る回路。
2. ２．前記自動読み出しシーケンサが更に、使用可能にされてから、予め決められ た時間間隔の後に、タイムアウト信号を発生するためのタイマ手段を有し、前記 読み出し命令が発生した後に、前記ホスト計算機が、前記自動読み出しシーケン サを含む前記ディスクドライブの状態を読み出したときに、前記自動読み出しシ ーケンサが、前記タイマ手段を使用可能にすることを特徴とする請求項１に記載 の回路。
3. ３．前記自動読み出しシーケンサが更に、前記ホスト計算機に機能的に連結可能 であって、かつ前記ホスト計算機割り込み信号をリセットするためのハードウェ ア手段を有し、 前記ホスト計算機が、前記ディスクドライブの状態を読み込むときに、前記リセ ットするためのハードウェア手段が、前記ディスクドライブ用マイクロプロセッ サによる介入なしに、前記ホスト計算機割り込み信号をリセットすることを特赦 とする請求項２に記載の回路。
4. ４．前記ハードウェア手段が更に、 前記タイマ手段に機能的に連結されていて、かつ前記タイマ手段を使用可能にす るイネーブル信号を発生するための手段を有することを特徴とする請求項３に記 載の回路。
5. ５．前記ハードウェア手段が更に、 前記タイマ手段に機能的に連結されていて、かつ前記ディスクドライブ用マイク ロプロセッサの介入なしに、前記ホスト計算機割り込み信号をセットするための 手段を有し、前記タイマ手段からの前記タイムアウト信号を受け付けたときに、 前記セットするための手段が、前記ホスト計算機割り込み信号をセットし、それ によって、ディスクドライブーホスト計算機システムの性能が改良されることを 特徴とする請求項３に記載の回路。
6. ６．前記タイマ手段が更に、 少なくとも１つの入力ラインと１つの出力ラインとを備えたプログラム可能なカ ウンタ手段を有することを特徴とする請求項２に記載の回路。
7. ７．前記タイマ手段が更に、 前記プログラム可能なカウンタ手段の少なくとも１つの入力ラインに機能的に連 結されたラッチを有し、前記自動読み出しシーケンサの初期化の時に、予め決め られた値が前記ラッチ内にラッチされ、前記タイマ手段が使用可能にされるとき 、前記ラッチされた値が、前記プログラム可能なカウンタ手段にロードされるこ とを特徴とする請求項６に記載の回路。
8. ８．前記自動書き込みシーケンサが更に、前記ホスト計算機に機能的に連結可能 であって、かつ前記ディスクドライブ記憶制御回路に書き込まれるデータの１番 目のセクタと、前記ディスクドライブマイクロプロセッサによる介入なしに、前 記ホスト計算機からの前記書き込み命令に応答して、前記ディスクドライブ記憶 制御回路に書き込まれる後続のセクタとを弁別するためのハードウェア手段を有 することを特徴とする請求項１に記載の回路。
9. ９．前記ハードウェア手段が更に、 前記セクタ弁別手段に機能的に連結されていて、かつ前記ホスト計算機に機能的 に連結可能であって、かつ前記ホスト計算機割り込み信号を発生するための手段 を有し、前記ディスクドライブ用マイクロプロセッサによる介入なしに転送され る、前記第２のセクタ及び各後続のセクタの転送の前に、前記ホスト計算機割り 込み信号が、発生させられることを特徴とする請求項８に記載の回路。
10. １０．タスクファイルレジスタを更に有し、前記ディスクドライブマイクロプロ セッサによる介入なしに、データの各セクタが転送された後に、前記自動読み出 しシーケンサ及び自動書き込みシーケンサのうちの１つが、前記タスクファイル レジスタを更新することを特徴とする請求項１に記載の回路。
11. １１．前記タスクファイルレジスタが、セクタ数レジスタを含むことを特徴とす る請求項１０に記載の回路。
12. １２．前記セクタ数レジスタがカウンタを有することを特徴とする請求項１１に 記載の回路。
13. １３．前記タスクファイルレジスタがヘッド数レジスタを含むことを特徴とする 請求項１０に記載の回路。
14. １４．前記ヘッド数レジスタがカウンタを有することを特徴とする請求項１３に 記載の回路。
15. １５．前記タスクファイルレジスタがシリンダ数レジスタを含むことを特徴とす る請求項１０に記載の回路。
16. １６．前記シリンダ数レジスタがカウンタを有することを特徴とする請求項１５ に記載の回路。
17. １７．前記タスクファイルレジスタが、転送されるべきセクタの個数のレジスタ を含むことを特徴とする請求項１０に記載の回路。
18. １８．転送されるべきセクタの個数の前記レジスタがカウンタを有することを特 徴とする請求項１７に記載の回路。
19. １９．前記タイマ手段が使用可能にされてから予め決められた時間間隔の後に、 タイムアウト信号を発生するためのタイマ手段を更に有し、 前記自動読み出しシーケンサと自動書き込みシーケンサのうちの１つが、前記タ イマ手段を使用可能にすることを特徴とする請求項１に記載の回路。
20. ２０．前記タイマ手段が更に、 少なくとも１つの入力ラインと１つの出力ラインとを備えたプログラム可能なカ ウンタ手段を有することを特徴とする請求項１９に記載の回路。
21. ２１．前記タイマ手段が更に、 前記プログラム可能なカウンタ手段の少なくとも１つの入力ラインに機能的に連 結された第１ラッチを有し、前記回路の初期化の時に、第１の予め決められた値 が前記第１ラッチ内にラッチされ、 第１のイネーブル信号を受け付けたとき、前記ラッチされた値が前記プログラム 可能なカウンタ手段にロードされることを特徴とする請求項２０に記載の回路。
22. ２２．前記タイマ手段が更に、 前記プログラム可能なカウンタ手段の少なくとも１つの入力ラインに機能的に連 結された第２ラッチを有し、前記回路の初期化の時に、第２の予め決められた値 が前記第２ラッチ内にラッチされ、 前記第１のイネーブル信号とは異なる第２のイネーブル信号を受け付けたとき、 前記ラッチされた値が前記プログラム可能なカウンタにロードされることを特徴 とする請求項２１に記載の回路。
23. ２３．読み出し命令の発生の後に、前記ホスト計算機がディスクドライブの状態 を読み込むことに応答してリセットされたときに、前記ホスト計算機割り込み信 号が、前記自動読込みシーケンサが前記第１のイネーブル信号を発生することを 特徴とする請求項２１に記載の回路。
24. ２４．データのセクタの転送が完了し、かつ転送されるべき更なるセクタが残っ ているとき、前記自動読み出しシーケンサ及び前記自動書き込みシーケンサのう ちの１つが、前記第２のイネーブル信号を発生することを特徴とする請求項２１ に記載の回路。
25. ２５．ディスクドライブに備えられ、かつ該ディスクドライブと、ホスト計算機 のバスとの間で、データの複数のセクタを目動的に転送するための、自動読み出 しシーケンサ回路であって、 前記ディスクドライブがマイクロプロセッサによって制御され、 前記自動読み出しシーケンサ回路が、 ホスト計算機と機能的に連結可能であって、かつホスト計算機割り込み信号をリ セットするための、第１ハードウエア手段と、 前記第１ハードウェア手段と機能的に連結された、プログラム可能なタイマ手段 と、 前記プログラム可能なタイマ手段に機能的に連結されていて、かつ前記ディスク ドライブ用マイクロプロセッサの介入なしに前記割り込み信号をセットするため の、第２ハードウェア手段とを有し、 読み出し命令の発生の後に、ホスト計算機がディスクドライブの状態を読み出し たとき、前記第１ハードウェア手段が、前記ディスクドライブ用マイクロプロセ ッサによる介入なしに、前記ホスト計算機割り込み信号をリセットし、前記第１ ハードウェア手段が前記ホスト計算機割り込み信号をリセットしたとき、前記プ ログラム可能なタイマ手段がスタートされ、かつ予め決められた時間間隔の後に タイムアウト信号を発生し、 前記プログラム可能なタイマ手段からの前記タイムアウト信号を受け付けたとき 、前記第２ハードウェア手段が前記割り込み信号をセットし、それによってディ スクドライブーホスト計算機システムの性能が改良されることを特徴とする自動 読み出しシーケンサ回路。
26. ２６．ディスクドライブ用マイクロプロセッサと連結可能な、ディスクドライブ 制御用集積回路内の自動読み出しシーケンサ回路であって、 第１の状態と第２の状態とを有する信号に応答するタイマ手段と、 前記タイマ手段に機能的に連結されていて、かつ計算機割り込み信号をセットす るための、ハードウェア割り込み発生手段とを有し、 前記信号が状態を変化させたとき、前記タイマ手段がスタートされ、かつ予め決 められた時間間隔の後にタイムアウト信号を発生し、 前記プログラム可能なタイマ手段からの前記タイムアウト信号を受け付けたとき 、前記ハードウェア割り込み発生手段が、ディスクドライブ用マイクロプロセッ サによる介入なしに、前記計算機割り込み信号をセットし、それによって、デー タの他のセクタが、前記割り込み信号を受け付けた前記計算機によって読み出さ れる準備が整っていることを表示することを特徴とする自動読み出しシーケンサ 回路。
27. ２７．ディスクドライブ用マイクロプロセッサに連結可能なディスクドライブ記 憶制御集積回路内の、自動書き込みシーケンサ回路であって、 ホスト計算機に機能的に連結可能であって、かつ前記ディスクドライブ用マイク ロプロセッサによる介入なしに、ホスト計算機からの書き込み命令に応答して、 前記ディスクドライブ記憶制御回路へ書き込まれるデータの１番目のセクタと、 前記ディスクドライブ記憶制御回路へ書き込まれる後続のセクタとを弁別するた めの、第１ハードウェア手段と、 前記第１ハードウェア手段に機能的に連結されていて、かつ前記ホスト計算機に 機能的に連結可能であって、かつホスト計算機割り込み信号を発生するための、 第２ハードウェア手段とを有し、 前記ホスト計算機割り込み信号が、前記２番目のセクタと、前記ディスクドライ ブ用マイクロプロセッサによる介入なしに転送される各後続のセクタとの転送に 先立って発生させられることを特徴とする自動書き込みシーケンサ回路。
28. ２８．ディスクドライブ用マイクロプロセッサに連結可能なディスクドライブ記 憶制御集積回路内の、二重機能タイマであって、 少なくとも１本の入力ラインと１本の出力ラインとを備えたプログラム可能なカ ウンタ手段と、前記プログラム可能なカウンタ手段の少なくとも１本の入力ライ ンに機能的に連結された第１ラッチと、前記プログラム可能なカウンタ手段の少 なくとも１本の入力ラインに機能的に連結された第２ラッチとを有し、前記タイ マの初期化時に、第１の予め決められた値が、前記第１ラッチ内にラッチされ、 第１イネーブル信号を受け付けたときに、前記ラッチされた値が、前記プログラ ム可能なカウンタ手段にロードされ、それによって、前記タイマが第１の機能を 実行し、 前記タイマの初期化時に、第２の予め決められた値が、前記第２ラッチ内にラッ チされ、第１イネーブル信号とは異なる第２イネーブル信号を受け付けたときに 、前記ラッチされた値が、前記プログラム可能なカウンタ手段にロードされ、そ れによって、前記タイマが第２の機能を実行することを特徴とする二重機能タイ マ。
29. ２９．ホスト計算機からの単一の読み出し命令に応答して、前記ホスト計算機と 、マイクロプロセッサによって制御された、ディスクドライブ内の記憶制御集積 回路の計算機バスインタフェース回路との間で、データのセクタの個数を目動的 に転送する方法であって、 ａ）ホスト計算機割り込み信号を発生する過程と、ｂ）前記ホスト計算機が、前 記ディスクドライブの状態をチェックするか、またはデータのセクタを読み出す かを決定する過程と、 ｃ）前記ホスト計算機が前記ディスクドライブの状態をチェックするときに、ホ スト計算機タイムアウトタイマをスタートさせる過程と、 ｄ）前記ホスト計算機タイムアウトタイマが、タイムアウトするときに、タイム アウト信号を発生する過程と、ｅ）前記ホスト計算機が前記データの読み出しを 開始するまでは、前記過程ａ）から前記過程ｄ）を繰り返す過程とを有し、 前記各ステップが、前記マイクロプロセッサによる介入なしに、前記計算機バス インタフェース回路によって実行されることを特徴とする転送方法。
30. ３０．前記過程ａ）が実行される前に、転送されるべきセクタの前記個数を減少 する過程を更に有し、前記減少過程が、前記マイクロプロセッサの介入なしに、 前記計算機バスインタフェース回路内のハードウェアによって実行されることを 特徴とする請求項２９に記載の方法。
31. ３１．前記ホスト計算機がデータの読み出しを開始した後に、データの前記セク タの前記転送の完了を待機する過程を更に有し、 前記待機過程が、前記マイクロプロセッサの介入なしに、前記計算機バスインタ フェース回路内のハードウェアによって実行されることを特徴とする請求項３０ に記載の方法。
32. ３２．データの前記セクタの前記転送が完了したとき、転送されるべき残りのセ クタの前記個数をチェックする過程を更に有し、 もし、残りのセクタの個数が０ならば動作は終了し、前記チェック過程が、前記 マイクロプロセッサの介入なしに、前記計算機バスインタフェース回路内のハー ドウェアによって実行されることを特徴とする請求項３１に記載の方法。
33. ３３．前記チェック過程が、転送されるべきデータのセクタが残っていることを 決定したときに、予め決められた時間間隔の間、待機する過程を更に有し、前記 待機過程が、前記マイクロプロセッサの介入なしに、前記計算機バスインタフェ ース回路内のハードウェアによって実行されることを特徴とする請求項３２に記 載の方法。
34. ３４．前記予め決められた時間間隔の後に、タスクファイルレジスタを更新する 過程を更に有し、前記更新過程が、前記マイクロプロセッサの介入なしに、前記 計算機バスインタフェース回路内のハードウェアによって実行されることを特徴 とする請求項３３に記載の方法。
35. ３５．前記減少過程から始まる方法の各過程を繰り返す過程を有し、 前記繰り返し過程が、前記マイクロプロセッサの介入なしに、前記計算機バスイ ンタフェース回路内のハードウェアによって実行されることを特徴とする請求項 ３４に記載の方法。
36. ３６．ホスト計算機からの単一の読み出し命令に応答して、前記ホスト計算機と 、マイクロプロセッサによって制御された、ディスクドライブ内の記憶制御集積 回路の計算機バスインタフェース回路との間で、データのセクタの個数を自動的 に転送する方法であって、 ａ）データの１番目のセクタまたはデータの後続のセクタのどちらかが転送され るべきかを決定する過程と、ｂ）データの各セクタの前記転送の開始に先立って 、ホスト計算機割り込み信号を発生する過程とを有し、前記各過程が、前記マイ クロプロセッサの介入なしに、前記計算機バスインタフェース回路内のハードウ ェアによって実行されることを特徴とする転送方法。
37. ３７．ｃ）セクタの転送の前記完了の後に、転送されるべきセクタの前記個数を 減少する過程を更に有し、前記減少過程が、前記マイクロプロセッサの介入なし に、前記計算機バスインタフェース回路内のハードウェアによって実行されるこ とを特徴とする請求項３６に記載の方法。
38. ３８．セクタの前記個数を減少したときに、転送されるべき残りのセクタの前記 個数をチェックする過程を更に有し、もしセクタの前記個数が０ならば、動作が 終了し、前記チェック過程が、前記マイクロプロセッサの介入なしに、前記計算 機バスインタフェース回路内のハードウェアによって実行されることを特徴とす る請求項３７に記載の方法。
39. ３９．前記チェック過程が、転送されるべきデータのセクタが残っていることを 決定したとき、予め決められた時間間隔の間、待機する過程を更に有し、 前記待機過程が、前記マイクロプロセッサの介入なしに、前記計算機バスインタ フェース回路内のハードウェアによって実行されることを特徴とする請求項３８ に記載の方法。
40. ４０．前記予め決められた時間間隔の後に、タスクファイルレジスタを更新する 過程を更に有し、前記更新過程が、前記マイクロプロセッサの介入なしに、前記 計算機バスインタフェース回路内のハードウェアによって実行されることを特徴 とする請求項３９に記載の方法。
41. ４１．前記方法の前記各過程を繰り返す過程を有し、前記繰り返された複数の過 程が、前記マイクロプロセッサの介入なしに、前記計算機バスインタフェース回 路内のハードウェアによって実行されることを特徴とする請求項４０に記載の方 法。