JPH06501121A - カプラ回路及びカードにおけるその使用及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 カプラ口　びカードにおける９の　び　法本発明はカプラ回路及びカードにおけ るその使用及び方法に係る。

低速ディスクとセントラルプロセッサとの間の情報の記憶及び転送装置は公知で ある。これらの装置は多くの場合は米国特許第４５３３９９５号に記載されてい るようにキャッシュを利用しており、キャッシュの寸法を最小にすることがめら れるいる。この米国特許第４５３３９９５号は、セントラルプロセッサがディス クと直接アクセスできると共に、バッファキャッシュを介してアクセスできるよ うな装置を教示している。しかしながら、装！は最小化された寸法のキャッシュ メモリのアドレスを管理するようにプログラムされたマイクロプロセッサにより 構成される。

本発明の第１の目的は、ダイナミックＲＡＭにより構成される大型キャッシュと ディスクコントローラ又はＭＣＡバスとの間の交換管理の役割をマイクロプロセ ッサがら解放できるような集積回路を提案することである。この目的は、カプラ 回路がマイクロプロセッサによる初期化後にディスクコントローラとキャッシュ メモリとの闇の転送を管理する手段と、キャッシュを構成するダイナミックメモ リのリフレッシュサイクルを管理する手段と、マイクロプロセッサからキャッシ ュメモリへのアクセスを管理する手段と、マイクロプロセッサによる初期化後に キャッシュメモリとスタックとの間のアクセスを管理する手段とを含むことによ り達成される。

別の特徴によるとカブラ回路は、アービタ回路と、スタックオートマトンにより 制御される４語双方向スタックと、スタックオートマトンのストップレジスタに より発生される情報に応じてスタックの動作方向信号を発生するコントローラ回 路と、キャッシュメモリとの交換の開始アドレスをマイクロプロセッサにより予 めロードされたスタックオートマトンのコンパレータとを含んでおり、ストップ レジスタには交換終了アドレスとアービタ回路のイネ−ブリング（ＡＣＴｒＦ） ビットがロードされる。

別の特徴によると、カプラ回路はディスクコントローラ回路とキャッシュメモリ との間の転送管理オートマトンを含み、該管理オートマトンは、メモリの転送開 始アドレスを含むレジスタと、転送終了アドレス及びアービタ回路（４のイネ− ブリング（ＡＣＴＩＥ）ビットを含むコンパレータストップレジスタとを含む。

別の特徴によると、スタックコンパレータストップレジスタ及びディスク転送コ ンパレータスト・ンプレジスタは、アーとりを停止させるために増分されたスト ・ｙプ及びカウンタレジスタに含まれる値の同等性を指示するビ・７トを含む。

別の特徴によると、コントローラ回路はカウンタ、スタ・ツクオートマトン及び ディスクオートマトンの増分信号（ＩＮＣＦ、ＩＮＣＥ）を発生する。

別の特徴によると、メモリディスク転送オートマトンはメモリディスク転送を加 速するためにカウンタレジスタ及びストップレジスタの内容をプリロードするた めの２つのブリローディングレジスタを含む。

別の特徴によると、カプラ回路はレジスタ（ＭＯＤＥ）と、レジスタ（ＭＯＤＥ ）の第３番目のビ・ｙトの内容によリパラメータ化可能な周期を有するリフレ・ ７シユクロ・７り（４９６）とを含む。

別の特徴によると、レジスタＭＯＤＥのと・ント０及び１は、マイクロプロセッ サにより要求される転送要求のマスキング時間をパラメータ化するためにディス ク転送要求マスキング回路に送信される。

別の特徴によると、カプラ回路はディスクの特徴に応じてパラメータ化されるク ロックにより増分されるカウンタと、ディスクコントローラ回路により発生され 且つディスクのセクタカウンタをリセットするように機能するセクタＯの通過の 検出インデックス信号とを含む。

別の特徴によると、コントローラ回路は更にキヤ・ンシュメモリのオペレーショ ンに必要な信号シーケンスＲＡＳ。

ＣＡ、Ｓ、ＷＥ、Ｃ５ＥＩ、Ｃ５Ｅ２を設定する。

別の特徴によると、カブラ回路は読み取られたパリティとパリティ回路により計 算されたパリティとが一致しなり）場合にマイクロプロセッサに向けて割り込み を発生するためにキャッシュメモリに書き込まれたデータをノ（リテイチェック する回路を含む。

別の特徴によると、カブラ回路はセントラルプロセツサにスタックの状態を参照 させるために、ＭＣＡバスとマイクロプロセッサのデータバスとに接続されたス タ・ｌり（ＣＯＭＭＡＮＤ　ＩＮＴＥＲＦＡＣＥ）、インタフェース状態スタッ ク及び基本状態レジスタを含んでおり、スタ・ツク（ＣＯＭＭＡＮＤ　ＩＮＴＥ ＲＦＡＣＥ）は制御プロ・ツクをカブラ回路に転送するためにセントラルブロセ ・ノサにより使用され、インタフェース状態スタ・ツクは状態プロ・ツクを回復 するためにセントラルプロセ・７すにより使用される。

別の特徴によるとカブラ回路は、セントラｌレブロセ・ンサが新しいコマンドを 送信したいことをマイクロプロセ・ｌすに指示するためにＭＣＡバスとマイクロ プロセ・ンサのデータバスとの間に接続されたレジスタ（ＡＴＴＥＮＴＩＯＮ＞ を更に含む。

別の特徴によると、カプラ回路はセントラルプロセ・ツサに割り込み、割り込み 型を知らせるために割り込み状態レジスタを更に含む。

別の特徴によると、カプラ回路はマイクロプロセツサＧこ向けて割り込みを発生 したソースをマイクロプロセ・ンサに指示する状態レジスタ（ＩＴＧＡ）と含む 。

別の特徴によると、カプラ回路はマイクロプロセッサに状態レジスタ（ＩＴＧＡ ）の情報をＯにリセ・ｙトさせるための制御レジスタ（ＣＴＬ　ＩＴＧＡ）を含 む。

別の特徴によると、基本状態レジスタの１つのビ・ノド番よ、カブラ回路の信号 （ＤＲＱ）をカードのインタフェース回路に向けて発生することによりデータ転 送要求を指示するために使用される。

別の目的は、カードのマイクロプロセッサに他のルーチンを実行させながらカプ ラ回路に交換を管理させることが可能なＭＣＡバスとのインタフェースカード（ ＥＳＤＩ）を提案することである。

この目的は、ＭＣＡバスと、ディスクコントローラ回路、マイクロプロセッサ、 キャッシュメモリを含むディスクリーグとの間のインタフェースカードが以下の 特徴を有すること、即ちディスクコントローラが多重化回路により２つのデータ バスと通信し、第１のバスがマイクロプロセッサ及びカプラ回路と通信し、第２ のバスがキャッシュメモリ及びカプラ回路と通信し、マイクロプロセッサがアド レスバスを介してスタティックＲＡＭ及び不揮発性メモリと通信し、該メモリが 、ディスクとキャッシュメモリとの間又はキャッシュメモリとＭＣＡバスとの間 の交換管理プログラムと、キャッシュメモリの管理用テーブルとを含むことによ り達せられる。

別の特徴によると、カプラ回路はデータバスを介してＭＣＡバス及びＲＯＭと通 信し、該ＲＯＭがシステムとのインタフェースカードの基本人出カプログラムを 含む。

別の特徴によると、カプラ回路は一方ではアドレスバスを介してＲＯＭと通信し 、他方ではイネ−ブリングボートを介してＭＣＡバスと通信し、該カプラ回路は ＭＣＡバスのアドレスバスに接続されたバスアービタ回路と制御信号を交換し、 ＭＣＡバスと制御信号を交換する。

別の特徴によると、マイクロプロセッサはキャッシュメモリの管理テーブルを管 理し、セントラルユニットからのコマンドを翻訳し、カプラ回路のオートマトン をプログラムし、ディスクコントローラ回路を制御する。

本発明の別の目的は、セントラルプロセッサとカードのエレメントとの間にコン フリクトのないようにすることが可能なカードの交換管理方法を提案することで ある。

この目的は、割り込み準備を指示する第６番目のビットとカプラの使用を指示す る第４番目のビットとを基本状態レジスタ（ＢＡＳＩＣ５ＴＡＴＵＳ）で読み取 る段階と、セントラルプロセッサが新しいコマンドを送りたいことをカプラのマ イクロプロセッサに指示するためにレジスタ（ＡＴＴＥＮＴＩＯＮ）に書き込む ようにセントラルプロセッサに指令するためにこれらの読み取られたビットがＯ であることを確認する段階とを含む方法により達成される。

別の特徴によると、該方法はカプラのマイクロプロセッサに向けてカプラ回路に より割り込み（ＡＴＮ＞を発生する段階を含む。

別の特徴によると、該方法はカードのマイクロプロセッサにより嘗き込まれた割 り込み状態レジスタの３ビツトにより形成されるコードにより発生される転送割 り込み（ＲＥＡＤＹ）を受け取った後に、カプラ回路のＤＭＡをプログラムし、 カプラ上のダイレクトメモリアクセスチャネルをイネーブルする段階と、カプラ 上のダイレクトメモリアクセスチャネルをイネーブルするために制御レジスタ（ ＢＡＳＩＣＣ０ＮＴＲ０Ｌ）の１つのビットをイネーブルする段階とを含む。

別の特徴によると、該方法はセントラルプロセッサに向けてカプラにより発生さ れる割り込みをイネーブルするために制御レジスタの１ビツト（ＢＡＳＩＣＣ０ ＮＴＲ０Ｌ）をイネーブルする段階を含む。

別の目的は、キャッシュメモリを管理するための時間を獲得することが可能なキ ャッシュメモリとの交換管理方法を提案することである。

この目的は、キヤ・Ｉシュメモリが４経路に分割され、ＥＰＲＯＭメモリがキャ ッシュメモリの割り当てテーブル（ＴＡＧ）を含み、該テーブルがこの割り当て テーブルの行の各経路に含まれるセクタ又はセクタ部分の識別を表し、読み取る べきセクタのアドレスの低位ビットによりこのテーブルの行をアドレスする段階 と、セクタのアドレスの高位ビットをテーブル（ＴＡＧ）に含まれる情報と比較 することにより、読み取るべきセクタがキャッシュメモリに既に含まれているか 否かを識別する段階と、識別された場合にはキャッシュメモリ内のセクタと読み 取り、識別されながった場合にはキャッシュメモリに書き込むためにディスク上 のセクタを読み取ることを決定する段階と、新しいデータに置き換えようとする 最低使用頻度（ｌｅａｓｔ　ｒｅｃｅｎｔｌｙ　ｕｓｅｄ、ＬＲＵ）経路のアド レスの高位を定義するために最低使用頻度テーブル（ＭＲＵ）を使用することに より、セクタを挿入する場所を決定する段階と、書き込み後にテーブル（ＭＲＵ ）の内容を修正する段階とを含む方法により達せられる。

別の特徴によると該方法は、着目アドレスにおけるテーブル（ＭＲＵ＞の内容と データを書き込もうとする経路の番号とを単なる読み取りにより対応させるＥＰ ＲＯＭメモリに含まれるテーブル＜ＡＮＣＩＥＮ）を使用する段階と、メモリに 含まれるテーブル（ＭＲＵＡ）をアドレスするために着目アドレスにおけるテー ブル＜ＭＲＵ＞の内容とテーブル（ＡＮＣＩ　ＥＮ）により指示される経路の番 号との組み合わせを使用する段階とを含み、こうして決定されたアドレスにおけ る前記テーブル（ＭＲＵＡ）の内容は、情報を配置した経路のシニアリティ（ｓ ｅｎｉｏｒｉｔｙ）及びテーブル（ＭＲＵ）の同一行中の関連経路のシニアリテ ィが修正されたことを指示するために、テーブル（ＭＲＵ）に書き込むべき値を 単なる読み取りにより即座に与える。

別の特徴によると該方法は、識別された場合に、メモリからスタックへのデータ の転送とアービタの起動とに必要なパラメータをスタック管理オートマトンにロ ードする段階を含む。

別の特徴によると該方法は、識別されなかった場合に、ディスクコントローラと キャッシュメモリとの間のデータ交換及びアーとりの起動に必要なパラメータを カードのマイクロプロセッサによりディスクオートマトンにロードする段階を上 記段階の前に含む。

本発明の他の特徴及び利点は添付図面に関する以下の説明に明示される。

尚、図１は本発明を使用するカードの電子回路口、区２Ａは本発明のカブラ回路 の一部の機能図、図２Ｂは本発明のカブラ回路のメモリインタフェース部分の機 能図、図２Ｃは図２Ａのレジスタの内容を示し、図２Ｄは図２Ｂのレジスタの内 容を示し、図２Ｅはカブラ回路の種々のレジスタ又はエレメントの選択アドレス を示し、図２Ｆはカードの種々のバス閏の通信を可能にするカブラ回路の接続を 示し、図３Ａ〜３Ｇはカブラ回路とカードの他のエレメントとの間の種々の信号 交換シーケンスを示し、図３Ｈは種々のシーケンス相互の連頭及びこれらのシー ケンスの優先順位を示し、図４はキャッシュメモリの管理テーブルを示す。

図１はディスクコントローラインテリジェントインタフェースカードを示す、こ のカードはバス（１）とカードの回路との間のインタフェースを行うバス（２） のアーとり集積回路を介してＭＣＡ（Ｍｆｃｒｏ　Ｃｈａｎｎｅｌ　Ａｒｃｈ　 ｉ　ｔｅｃｔｕｒｅ）型のバス（１）に接続されている。この集積回路（２）の 詳細については、ＢＵＬＬ　Ｓ。

Ａ１名義の仏画特許出願ｒ　Ｍ　Ｃ’Ａバスのための多重適用インタフェースカ ブラ回路及びこのような回路の使用（ＣｉｒｃｕＬｔ　ｃｏｕｐｌｅｕｒ　ｄ’ ｉｎｔｅｒｆａｃｅｍｕｌｔｉ−ａｐｐｌｉｃａｔｉｏｎｓ　ｐｏｕｒ　ｂｕｓ 　ＭＣＡ　ｅｔ　ｕｔｉｌｉｓａｔｉｏｎｓ　ｄ’ｕｎ　ｔｅｌ　ｃｉｒｃｕｉ ｔ）」を参照されたい。

この回路（２）はディスクインタフェースのＢｉＯ２（基本人出カシステム）部 分を含むＥＰＲＯＭ型のメモリ（３）へのアクセスを管理する。カブラ回路（４ ）は実質的にセントラルプロセッサとマイクロプロセッサ回路（６）との間の入 出力インタフェース、及びダイナミックＲＡ　Ｍから構成されるキャッシュメモ リ（５）とディスクコントローラ回路（９）との間のインタフェースを行う。カ ブラ回路（４）は２つの別個のデータバスを介してＮＥＣからリファレンス７２ ６２として市販されているような型のディスクコントローラ回路（９）に接続さ れており、前記データノくスの一方ＭＤ　（０：　７）（４５０）はカブラ回路 （４）をキャッシュメモリ（５）に接続し、他方ＣＤ　（０：　７）　（４９２ ）はディスクコントローラをマイクロプロセッサ〈６）とカブラ回路（４）とに 接続している。カブラ回路（４）はバッファレジスタ（１１）によりＭＣＡバス （１）とインタフェースされるバス（４１）を介してこのＭ　ＣＡバス〈１）か らのデータを受け取る。

バス（３４）は更に、ＢＩＯＳインタフェースプログラムを含むＥＰＲＯＭメモ リ（３）をバス（４１）と接続することができる。バス（２４１’）はこのバス （４１）をＭＣＡバスのインタフェースカプラ（２）に接続する。カブラ回路（ ４）は更に、ＭＣＡバス（１）をインタフェースカプラ回路（２）に接続するア ドレスバスＡ（０：２３）＜１２１）からバッファ回路（１２）を通り、バス（ ４１２）を介してアドレスＬＡ（０：１５）を受け取る。信号（ＭＡＤＥ２４， ５ＢＨＥ）もこのバス（１２１）を通る。

制御バス（１２０）はＭＣＡバス（１）から信号（ＳＯｌＳｌ、Ｍ／ＩＱ、ＡＤ Ｌ、ＣＭＤ）を受け取ることができる。

カブラインタフェース回路（２）はバ・ノファレジスタ（１３）によりインタフ ェースされるバス（２１３）を介して信号ＡＲＢ　（０：　３）を送信し、バス （２１０）を介して受信する。制御バス（２１）は信号（ＴＣ，ＢＵＲ３Ｔ。

ＰＲＥＥＭＰＴ、ＡＲＢ、／−ＧＮＴ）を送受信する。インタフェース回路（２ ）は制御バス（２４）を介して信号（Ｃ５ＰＯ３，Ｃ３１０：　ｌ０ＲＤ、ｌ０ ＷＲ）　を送！する。

回路（２）は制御ライン（４２）を介して信号（ＤＲＱ。

ＤＡＣＫ＞を受信又は送信する。カプラ回路（４）はライン（６９４）を介して ディスクからのインデックス信号を受信し、ライン（６，４０）を介してマイク ロプロセッサ回路（６）からの信号（ＩＯＳＴＢ、ＭＲＥＱ、Ｒ／Ｗ、ＣＳＭＥ Ｍ）を受信する。マイクロプロセッサ回路（６）は同様にライン（４６０）を介 してカプラ回路（４）からの信号（ＩＴＧＡ）及び（ＡＴＮ）を受信する。この マイクロプロセッサ（６）はアドレスバスＣＡ　（０：１９＞　（６７４）を介 してカプラ回路（４）と、スタティックメモリ（７）と、カードのオペレーティ ングプログラムを含むＥＰＲＯＭメモリ（８）とに接続されている。カプラ回路 （４）はリンク（４５１）を介して制御信号（ＷＥ、ＲＡＳＯ。

ＲＡＳＩ、ＣＡＳＯ，ＣＡＳｌ）を送信する。

ディスクコントローラ（９）はディスクコネクタ（９０）からライン（９５）を 介して信号（ＣＯＭ−Ｃ１，Ｃ２゜ＡＴＴ、ＲＸＤ、ＴＲＡＣＫ、Ｓ−ＡＭＦ、 ＤＳＥＬ、ＩＮＤＥＸ、ＤＲＤＹ）を受信する。同様に、コノ回路（９）はライ ン（９４）を介して読み取りデータ信号（ＲＮＲＺ）を受信し、ライン（９３） を介して読み取りクロック信号（ＲＣＬＫ）を受信し、ライン（９２）を介して 書き込みデータ信号（ＷＮＲＺ）を受信し、ライン（９１）を介して書き込みク ロック信号（ＷＣＬＫ＞を受信し、回路（１７）によりインタフェースされるラ イン（９６）を介して信号（ＴＲＥＱ、ＲＧ、ＷＧ、ＡＭＥ　（１：２）、ＤＳ 　（１：　２＞、ＨＥＡＤ　（０：　３）、ＴＸＤ）を受信する。

インタフェースカプラ回路（２）のオペレーションモード及び該回路により送受 信される信号の意味については、上記特許出願の記載を参照されたい。

図２Ａはカプラ回路（４）の入出力インタフェースの論理ダイアグラムであり、 図２Ｂはカプラ回路（４）のメモリ機能を実施する回路の論理ダイアグラムであ る０図２Ａは、ＭＣＡバス（１）とマイクロプロセッサ（６）又はディスクコン トローラ（９）からのデータバスＣＤ（０ニア）（４９２）との間の交換を管理 する回路（４）の部分を示す０回路（４）は中央計算機（ＨＯ３Ｔ＞とカードの マイクロプロセッサ（６）との間の入出力インタフェースを行う。回路（４）は 更に、キャッシュメモリＤＲＡＭ（５）との全アクセス及び８ビツトデータバス （４５０）上の交換を調整する。

図２Ｂはデータバス（４９２）、アドレスノくス（４５２）、キャッシュメモリ （５）にアクセスするデータノ〈ス（４５０）及びマイクロチャネルノくスＩＧ こアクセスするノくスく４１）の間の交換を管理する回路（４）の部分の論理ダ イアグラムを示す。

図２Ａの回路は、アドレス（１００及び１０１）４こ位置付けられ且つカードの 識別レジスタとして機能する２つのレジスタ（４０１）ＰＯ３Ｏ及びＰＯ８１（ プログラム可能な任意選択）を含む、これらの２つのレジスタ番よ内部バス（４ １３）を介してデータノくス（４１）　４こ接続され、第２の内部バス（４１１ ）及び内部多重化回路（４９２０）を介してマイクロブロモ・ンサ（４９２）の データノ（スＧこ接続されている。アドレス（１０２〜１０５）Ｇ二側り当てら れた４つのハードウェアプログラミングレジスタＰｏ５２〜ＰＯ５５（４０２） も同一ノくス（こ接続されてすする。

回路（４）のレジスタＰＯ３２〜５；よ回路（２）の対応するレジスタの内容の ノ＼−トコビーであり、ブロモ・ンサ（６）は読み取り時にしか回路（４）のレ ジスタＰＯ３２〜５にアクセスしないことに留意されたし１゜レジスタＰＯ３２ 〜ＰＯ３５は図２Ｃに示す情報を含み、そのビットはアドレス（１０２）に割り 当てられたレジスタＰＯＳ　２では以下の意味を有する。

ビットＯはその値に従ってカードをイネーブルするカードＥＮＣＤのイネ−ブリ ングビットである。

とット１及び２は以下のテーブルに従ってカプラの入出カフイールドの寸法を示 す。

００　人出力なし。

ビット３〜５は以下のコード化により使用されるＲＯＭＢＩＯＳセグメントの番 号を示す。

０００　Ｃ００Ｏ〜Ｃ３ＦＦＦ。

００１　Ｃ４００〜Ｃ７ＦＦＦ。

１１１　ＤＣＯＯＯ〜ＤＦＦＦＦ。

ビット６〜７は以下のコードに従ってＢＩＯＳセグメントが割り当てられるＲＯ Ｍの寸法を示す。

００　ＲＯＭの禁止。

０１　１６にバイト。

１０　３２にバイト。

１１　６４にバイト。

アドレス（１０３）に割り当てられたレジスタＰＯ５３は、ビット０〜７により 以下の情報を示す。

ビットＯ〜３：　ＡＲＢ（０：３）、ＤＭＡチャネルのアービトレーションベル 。

ビット４：　ＦＡＩＲ，ＤＭＡチャネルがシステムを独占するのを避けるために バーストダイレクトメモリアクセスのアービトレーションにおける“ＥＱＵ　Ｉ ＴＥ”　（ＦＡＩＲＮＥＳＳ）モードのイネ−ブリング。

ビット５二　ＥＡＲＢ、アービトレーションのイ才・−ブリング（ＭＣＡアービ トレーションへの関与を指令）。

ビット６〜７：　ＢＬＩＲ３Ｔ、ブロックされたモードがＰＲＥＥＭＰＴ信号に より割り込み可能であることを知ることにより、ＭＣＡのＰＲＥＥＭＰＴ信号の 最大期間におけるバースト（ＢＵＲＳＴ）の寸法のプログラミング。

００　単純アクセス＜ＢＵＲＳＴなし）。

０１８サイクル。

１０１６サイクル。

１１３２サイクル。

注：　ＢＵＲ８Ｔモードは最小３００ｎｓの拡張同期サイクルでしか機能しない 。

アドレス（１０４）に割り当てられたレジスタＰＯ３４は、ビット０〜７により 以下の情報を示す。

ビットＯ〜７：　Ａ（３：１０）、基本工１０アドレスのビット３〜１０２ アドレス（１０５）に割り当てられたレベルＰＯＳ　５はビットＯ〜７により以 下の情報を示す。

ビットＯ〜４：　Ａ（１１：１５）、基本Ｉ１０アドレスのビット１１〜１５゜ ビット５：　ＲＤＹ、ＣＤＣＨＲＤＹ信号の管理：　２００ｎｓ又は≧３００ｎ ｓ。

ビット６〜７：　予約。

回路は更に、ＡＴＴＥＮＴＴＯＮレジスタ（４０３）。

ＩＮＴＥＲＲＵＰＴ　５ＴＡＴＵＳレジスタ（４０４）。

ＢＡＳＩＣＣ０ＮＴＲ０Ｌレジスタ（４０５）、ＢＡＳＩＣ５ＴＡＴＵＳレジス タ（４０６）、４語ＦＩＦＯＣＯＭＭＡＮＤ　ＩＮＴＥＲＦＡＣＥスタック（４ ０７）、第２の４語ＦＩＦＯ５ＴＡＴＵＳ　ＩＮＴＥＲＦＡＣＥスタック（４０ ８）から構成され、これらのエレメントはバス（４１３）及びバス（４１１）に よりアクセス可能である。

種々のレジスタの内容を［］２Ｃに示す。

ＡＴ’ＴＥＮＴｒＯＮレジスタ（４０３）は、セントラルユニットが新しいコマ ンドを送りたいマイクロプロセッサ（６）に指示するために使用される。このレ ジスタへの書き込みは、マイクロ１０セツサ（６）への割り込み（ＡＴＮ）をｊ ！ｆｆ座に発生する。セントラル二二ツ）・のマルチタスク機能は、セントラル ユニットによるコマンド送信及びカプラ回路の応答の！Ｉ！密なプロトコルを必 要とする９セントラルユニツトは、上記ＢＡＳＩＣ５ＴＡＴＵＳレジスタのビッ トＢＵＳＹ及びＩＴ　ＰＥＮＤＩＮＧがゼロにある場合にしかＡＴＴＥＮＴＩＯ Ｎレジスタに書き込むことができない、これらの２つビットの一方が１にあるな らば、力１うは臨界相にあり、新しいコマンドを受け取ることができない。

Ａ、ＴＴＥＮＴＩＯＮレジスタのビットの定義は以下の通りである。

ビット７〜５： ０００　ディスクＯに関するアテンション。

００１　ディスクｌに間するアテンション。

０１ｘ　予約済。

１０ｘ　予約済。

１１１　カプラに間するアテンション。

ビット４コ　予約済。常にＯゆ ビット３〜０： ０００１　コマンド要求。

００１０！’１つ込み終了。

００１１　コマンド打ち切り。

０１００　コマンドリセット。

回路４においてこれらのビットの定義は重要ではなく、これらのビットに意味を 与えるのはマイクロプロセッサ（６）である６力プラ回路（４）に関してこのレ ジスタのビットは物理的な内部動作をもたない。一方、このレジスタに書き込ま れると、カプラ回路（４）はマイクロプロセッサ（６）に割り込みを送信する。

ＢＡＳＩＣＣ０ＮＴＲ０Ｌレジスタ（４０５）はセントラルユニットにカプラ回 路（４）の所定の基本機能を制御させることができる。そのビットの定義は以下 の通りである。

ビット７：　ＲＥＳＥＴ、１に設定、ハードウェアは０にリセットされ、マイク ロプロセッサ（６）はその起動シーケンスを実施する。

ビット６〜２：　予約済、ゼロに設定。

ビット１：　カプラ上のＤＭＡチャネルのイネ−ブリング、ＤＭＡをプログラム し且つ割り込み“転送可”を受け取った後、セントラルプロセッサ（ＨＯ３Ｔ） はこのビットをイネーブルしなければならない。

ビットＯ：　ＩＴＥＮ、割り込みＩＲＱ１４のイネ−ブリング、０の場合、カプ ラはセントラルユニットへの割り込みを発生することができない。

ビット７．１及びＯの動作はカプラ回路（４）で行われる。レジスタはビット２ 〜６を含めてマイクロプロセッサ（６）により完全に読み取り可能である。

ＢＡＳＩＣ５ＴＡＴＵＳレジスタ（４０６）は、セントラルユニットにＣｏＭＭ ＡＮＤ　ＩＮＴＥＲＦＡＣＥ及び５ＴＡＴＵＳ　ＩＮＴＥＲＦＡＣＥインタフェ ースの状態とカプラ回路（４）の他のハードウェアビットとを参照させることが できる。そのビ・ットの定義は以下の通りである。

ビット７：　ＤＭＡチャネｌしのイネ−プリン・グ、このビットはＢＡＳＩＣＣ ０ＮＴＲ０Ｌレジスタ（４０５）のビット１の状態を表す。

ビット６：　割り込み準備。カプラ回路（４）はＩＮＴＥＲＲＵＰＴ　５ＴＡＴ ＵＳレジスタに書き込み、ＩＴを発生しようとしている臨界フェイズにあるとき にこのビットを１に設定する。このビットはＩＴで０にリセットされる。

ビット５：　処理中のコマンド（ＣＩＰ）、このビットは、セントラルフロセッ サ（ＨＯ８Ｔ）がＡＴＴＥＮＴＩｏＮレジスタニ「割り込み終了（ＥＮＤ　ＯＦ 　ＩＮＴＲ）」コードを送信後にカプラが制御ブロックを読み取り且っＯにリセ ットされるや否や１に設定される。

ビット４：　使用中、このビットはＡＴＴＥＮＴＩＯＮレジスタへの書き込み又 はマイクロプロセッサ（６）により１に設定され、制御ブロックの転送後、リセ ット（ＲＥＳＥＴ）後、ＡＴＴＥＮＴＩ　ＯＮＬ、ジスタテノリセット（ＲＥＳ ＥＴ）指令後、ＡＴＴＥＮＴＩＯＮレジスタでの打ち切り（ＡＢＯＲＴ）指令後 はマイクロプロセッサ（６）により０にリセットされる。このビットは制御ブロ ック又は状態ブロックの転送中は常に１である。

ピッ）３：　ｒＮＴＥＲＦＡｃＥ　５ＴＡＴＵＳが空でない、このビットはカプ ラ回路（４〉でハードウェアにより管理される。このビットはカプラ回路（４） の５ＴＡＴＵＳスタツクの状態を示す。このビットが１であるとき、セントラル ユニ７トはＩＮＴＥＲＦＡＣＥ　５ＴＡＴＵＳのブロックの語を読み取る。

ビット２：　ｒＮＴＥＲＦＡｃＥ　ＣＯＩＶｊＭＡＮＤＥ満杯。このビットは回 路（４）でハードウェアにより管理される。このビットは回路（４）のＣＯＭＭ ＡＮＤスタックの状態を示す、このビットが０であるとき、セントラルユニット Ｌｔ　Ｉ　Ｎ　Ｔ　Ｅ　ＲＦ　Ａ　ＣＥ　ＣＯＭ　Ｍ　Ａ　Ｎ　Ｄ　Ｅ　ｆ）ブ ロックの語を書き込む。

ビット１：　データ転送要求、このビットは、カプラ回路（４）がバス（２）の アーとり回路に送信する信号ＤＲＱの状態を表す。

とットＯ：　割り込み。このビットはマイクロプロセッサ（６）がＩＮＴＥＲＲ ＵＰＴ　５ＴＡＴＵＳレジスタに書き込むと１に設定される９割つ込みがイネー ブルされるならば、ハードウェア割り込みＩＲＱ１４はこのビットに等しい。

ＩＮＴＥＲＲＵＰＴ　５ＴＡＴＵＳレジスタ（４０４）は、セントラルユニット に割り込み、割り込みの型を知らせるためにカプラ回路（４）に有用である。こ のレジスタがマイクロプロセッサ（６）により書き込まれると、割り込み（ＩＲ Ｑ１４）が生じる。ＡＴＴＥＮＴＩＯＮレジスタの構造に頭領するこのレジスタ の構造は以下の通りである。

０００　ディスクコマンドＯに関する割り込み。

００１　ディスクコマンド１に関する割り込み。

０１Ｘ　予約済。

１０Ｘ　予約済。

１１１　カプラコマンドに関する割り込み。

ビット４二　予約済、常に０゜ ビット３〜０： ００００　予約済。

０００１　コマンド実行と成功。

００１０　予約済。

００１１　ＥＣＣを適用することにより実行されるコマンド。

０１００　予約済。

０１０１　再試行により実行されるコマンド。

０１１０　部分的に実行されるコマンドＦＯＲＭＡＴ。

状態。

０１１１　ＥＣＣ及び再試行を適用することにより実行されるコマンド。

１０００　コマンド実行と警告。

１００１　打ち切り完了。

１０１０　リセット完了。

１０１１　データ転送可、状態なし。

１１００　コマンド実行とエラー。

１１０１　エラーＤＭＡ又はパリティ、状態使用不可。

コマンド全体を再開することが勧められる。

１１１０　制御ブロック中のエラー。

１１１１　ＡＴＴＥＮＴＩＯＮ中のエラー。

カプラ回路（４）においてビットの定義は重要ではなく、このレジスタのただ１ つの物理的動作は割り込み（ＩＲＱ１４）を位置決めすることである。

１６ビツトＣＯＭＭＡＮＤ　ｒＮＴＥＲＦＡｃＥレジスタ（４’０７）はカプラ 回路（４）に制御ブロックを転送するなめにセントラルユニットにより使用され る。制御ブロックは一般に２又は４個のパラメータから構成される。このレジス タはカプラ回路（４）においてＭＣＡバス（１）とマイクロプロセッサ（６）の 専用バス（４９２）との間の４語ＦＩＦＯスタック（４０７）により構成される 。ＣＯＭＭＡＮＤＥ　ＩＮＴＥＲＦＡＣＥレジスタに語を書き込む前に、セント ラルユニットはＢＡＳＩＣ５ＴＡＴＵＳレジスタを参照することにより該レジス タが満杯でないように確保しなければならない、ＦＩＦ○スタック（４０７）の 深度により、インタフェースはほとんど常にセントラルユニットに解放されてい ると考えられる。

１６ビツト５ＴＡＴＵＳ　ＩＮＴＥＲＦＡＣＥレジスタ（４０８）はカプラ回路 （４）の状態ブロックを回復するためにセントラルユニットにより使用される。

状態ブロックは一般に２又は４個のパラメータから構成される。このレジスタは カプラ回路（４）においてＭＣＡバス（１）とマイクロプロセッサ（６）の専用 バス（４０２）との間の４語ＦＩＦＯスタック（４０８）により構成される。５ ＴＡＴＵＳ　ＩＮＴＥＲＦＡＣＥレジスタがら語３読み取る前に、セントラルユ ニットはＢＡＳＩＣ５ＴＡＴＵＳレジスタを参照することにより該レジスタが空 でないように確保しなければならない、ＦｒＦＯスタック（４０８）の深度によ り、インタフェースはほとんど常にセントラルユニットに解放されていると考え られる。

割り込み１ＩＲＱ１４）により、カプラ回路（４）は動作が終了したこと又は異 常が発生したことをセントラルユニットに知らせることができる０割り込みに関 する情報はＩＮＴＥＲＲＵＰＴ　５ＴＡＴＵＳレジスタ＜４０４）中に含まれる 。

セントラルユニットはＢＡＳＴＣＣ０ＮＴＲ’ＯＬレジスタ（４０５）のビット ＩＴＥＮを０に設定することにより割り込みを禁止することができる。

マイクロコントローラはＩＮＴＥＲＲＵＰＴ　５ＴＡＴＵＳレジスタ（４０４） に書き込むと割り込みを送信する。

セントラルユニットは、ＢＡＳＩＣ５ＴＡＴＵＳレジスタ（４０６）のビット０ を読み取ることにより割り込みが確かにカブラに由来することを確認することが できる。

セントラルユニットがこのＩＮＴＥＲＲｔ、！ＰＴ　５ＴＡＴＵＳレジスタを読 み取ると、割り込みは低下する。マイクロコントローラはＢＡＳＩＣ５ＴＡＴＵ Ｓのビット０をＯに設定することにより例外的に割り込みをＯにリセットするこ とができる。リセット（ＲＥＳＥＴ）すると割り込みは行われない。

実際に、信号（ＩＲＱ１４）はカプラ回路（４）で生成される。この信号はオー プンコレクタ回路（１０）を介してＭＣＡバス（１）上に送られる。

図２Ｂは、キャッシュメモリ（５）を参照する２５６又は５１２ＫＢメモリに保 存及びキャッシュ保存された情報を利用し、ディスク部分又はＭＣＡバス（１） に向かってセクタを転送することが可能な回路（４）のメモリ部分を示す、この 部分は、バス（４８３）によりアービタ（４８）に接続されたキャッシュメモリ （５）の制御ブロックく４３０）を含む、この回路（４３０）はリンク（４７６ ＞を介して４語双方向ＦＩＦＯスタック（４７）と接続されており、該スタック 自体は一方では内部バス（４５３）及び内部多重回路（４５００）を介してメモ リ（５）及びそのバス（４５０）に接続され、他方ではバス（４１）を介してＭ ＣＡバスに接続されている。内部バス（４５３）は更にパリティ決定回路と通信 し、該回路はメモリ（５）に含まれるパリティメモリからのパリティビットをリ ンク（４７１）を介して送信又は受信する。このＦＩＦＯスタック（４７）はリ ンク（４７５）を介してバッファレジスタ（４８０）に接続されており、該バッ ファレジスタはカプラ回路（４）の種々の回路からアービタ（４８）に向けられ る信号を入力で記憶する。バス（４８３）は枝路（４８４）を介してバッファレ ジスタ（４８０）の入力に接続されている。　Ｐ　Ｉ　Ｆ、Ｏ（４７）はリンク （４７４）を介してレジスタＣＴＬ、ＩＴＧＡ（４０９１＞からの信号ＲＳＴ　 ＦＢを受信する。キャッシュく５）を構成するダイナミックＲＡＭの制御回路は 、リンク（４５１’）を介してダイナミックＲＡＭの種々のサイクルの機能に必 要な信号（ＲＡＳ。

ＣＡＳ、ＷＥ、Ｃ５Ｅ１．Ｃ５Ｅ２）を送信する。この回路（４３０）はダイナ ミックＲＡＭのタイミングを制御すると共に、アドレスバス（４５２）に接続さ れた出力を有するマルチプレクサ（４４７）により実施されるアドレス多重化を リンク（４３４）を介して制御する。このマルチプレクサはマイクロプロセッサ （６）のアドレスバス（６４）からのアドレスを１つの入力上で受信し、これら のアドレスはデコーディング回路（４４６）にも送られる。このデコーディング 回路（４４６）はライン（４４６０）を介してＦＩＦＯスタック（４７）とＤＲ ＡＭ（５）との間の転送用ＦＩＦＯオートマトンの機能を制御し、該オートマト ンはコンパレータストップ回路（４４５）及び１８ビツトカウンタ（４４４）を 含む、このＦＩＦＯオートマトンのカウンタ（４４４）は、バス（４４４０）を 介してアドレスマルチプレクサ（４４７）に接続されている。同様に、リンク（ ４４６０）はディスクコントローラ（９）とダイナミックＲＡＭ（５）との間の 転送用ディスクオートマトン（ＥＳＤＩ）を制御する。このオートマトンは、一 方ではデータバス（４９２）に接続され、他方ではコンパレータ回路（４４０） と１８ビツトカウンタ（４４１）に接続された２つの１リローデイングレジスタ （４４２，４４３）を含む、１８ビツトカウンタ（４４１）の出力はバス（４４ ００）を介してマルチプレクサ（４４７）上に送信される。カウンタ（４４４） の内容は図２Ｄに示され、このカウンタはＡＯ〜Ａ１８の１９ビツト上の転送開 始アドレスを含む、コンパレータ（４４５）の内容は図２Ｄに示され、このコン パレータ（４４５）はビットＡ１〜Ａ１８により構成される終了アドレスをロー ドされる。

１６進アドレス０４Ａに配置されたストップレジスタの第６番目のビットは、転 送方向を示す情報５ＥＮＳＦを構成する。

ストップレジスタの第７番目のビットは、１に設定するとアーとりがオートマト ンの要求を考慮するようにオートマトンを能動化する情報ＡＣＴＩＦを構成する 。ゼロに設定されると、ビットＡＣＴＩＦはＦＩＦＯ転送を阻止する。

このビットＡＣＴＩＦはリンク（４８１）によりレジスタ（４８０）に転送され る。カウンタ（４４４）の状態は転送中に見ることができ、図２Ｄの情報（４４ ４１）により示される。ビットＡ１〜Ａ１８はカウンタの現在のアドレスを構成 し、第６及び第７番目のビットは同一情報ＡＣＴＩＦ及び５ＥＮＳＦを表し、ア ドレス０４２の第５番目のビットは、カウンタの値がストップに含まれる終了ア ドレスの値に等しい場合に１に等しい情報ＥＧＡＬＦを表し、この場合には５Ｔ ＡＴＵＳ　ＩＴＧＡレジスタ（４０９０゜図２Ａ＞に送られる信号ＩＴＦを発生 する。ストップ（４４５）は更に、ビットＥＧＡＬＦのゼロにリセットされた信 号ＲＳＴ　ＩＴＦも受信する。この信号Ｒ３Ｔ　ＩＴＦはＣＴＬ　ＩＴＧＡレジ スタ（４０９１）により供給される。

また、オートマトンＥＳＤ　Ｉのカウンタを形成するレジスタ（４４１）及びコ ンパレータ（４４０）を形成するレジスタの内容は同一であり、夫々転送終了及 び開始アドレスにより形成される。アドレス０４Ｅに割り当てられたストップレ ジスタは、ディスクコントローラ（９）とＤＲＡＭメモリ（５）との間の転送に 適用されるレジスタＡＣＴＩＦ及び５ＥＮＳＦと同一の意味を有する情報ＡＣＴ 　Ｉ　Ｅ及び５ＥＮＳＥを含む、ディスクオートマトン（ＥＳＤＩ）は、オート マトンが撹乱することなく能動である間にカウンタ（４４０）及びコンパレータ レジスタ（４４１）に書き込むべき情報を構成する６バイトのうちの５バイトを ロードすることが可能なプリローディングレジスタ（４４２゜４４３）を有する 。

１６進アドレス０４Ｈに配置されたストップレジスタは６個のレジスタのうちで プリロードの必要のないただ１つのレジスタである。したがって、オートマトン が非能動の場合しか書き込むべきでない、このレジスタがマイクロプロセッサ（ ６）により書き込まれると、他の５個のプリロ−ディングレジスタ（４４２，４ ４３）はカウンタ（４４０）及びコンパレータ（４４１）中でリコピーされる。

従って１．ストップレジスタ０４Ａ及び０４Ｅはオートマトンを始動し得るので 最後に書き込まれなければならない、ストップコンパレータの状態は見ること及 び読むことができ、参照符号（４４１１）により示される。上述のように、レジ スタ０４６の第５番目のビットはライン（４８６）を通ってアービタ（４８）の レジスタ（４８０）に送られる情報ＥＧＡＬＥを含み、この情報はカウンタの値 がストップに含まれる最終値に等しい場合には１に等しい。

この回路はライン（６９４）を介して信号（ＥＤＲＱ）により表されるディスク 交換要求（ＥＳＤＩ）を受け取る。

この信号は要求マスキング回路（４９５）に送られ、該回路はバス（４９２）を 通ってマイクロプロセッサ（６）によりロードされるＭ　ＯＤ　Ｅレジスタ（４ ９４）により送信される信号（４９４０，４９４１）を他の２つの入力上で受け 取る。このＭＯＤＥレジスタ（４９４）のビット０及び１は、以下の表に従って コード化可能なディスク交換要求（ＥＳＤＩ）のマスキング時間を表す。

００＝４０ｎｓ ０１＝８０ｎｓ １０＝１２０ｎｓ １　１＝１６０ｎｓ。

ライン（４９４０，４９４１）上で使用可能なこのコードの関数として、ディス クコントローラ（９）により送信される信号（ＥＤＲＱ）は、この信号が長引く 場合にアービタがこれを考慮して１バイトの転送後に別の転送を即座に開始しな いようにプログラムされた時間、遮断される。

ＭＯＤＥレジスタのビット２は影響されず、ＭＯＤＥレジスタのビット３は、そ の値が０である場合には１０．２４マイクロ秒、その値が１である場合には１２ ．８０マイクロ秒であり得る２つのリフレッシュ時間のうちの一方を選択するこ とができる。このビット（３）はライン（４９４３）を介してリフレッシュクロ ック回路（４９６）に送られ、該回路の出力はライン（４８９）を介してアーと り回路（４８）にリフレッシュ要求（ＲＥＦＲ）を送信する。

レジスタ（４９２）のビット４は、キャスターのシリコンを試験するための試験 モードに回路（４）を置くすることができる。運転及び使用時に、ビットはゼロ に設定される。このレジスタ（４９２）のビット６はＦＩＦＯＣｏＭＭＡＮＤ　 ＩＮＴＥＲＦＡＣＥスタック（４０７）をゼロに設定することができる。このビ ットは、ＣＯＭＭＡＮＤ　ｒＮＴＥＲＦＡｃＥスタック（４０７）に送られる信 号ＲＳＴ　ＣＭＤ（図２Ａ参照）を構成する。このビットは書き込み中のみ能動 である。更に、レジスタ（４９２）のビット７はＦＩＦＯ５ＴＡＴＵＳ　ＩＮＴ ＥＲＦＡＣＥスタックをゼロに設定することができる。このビットは１であると きに能動であり、５ＴＡＴＵＳ　ＩＮＴＥＲＦＡＣＥスタック（４０８）に送ら れる図２Ａの信号（ＲＳＴ　５ＴＡＴ）　含構成する。クロック信号ＣＬＫＩ及 び３０ｎｓ遅れたその信号ＣＬＫＩＤを受信する回路（４３０）は、マルチプレ クサ（４４７）の［１信号及びダイナミックＲＡＭ（５）のシーケンス信号以外 に、カウンタ（４４４）の入力に送られる増分信号（ＩＮＣＦ＞及びカウンタ（ ４４０）の入力に送られる増分信号（ＩＮＣＥ）を発生する。これらの信号は夫 々のカウンタ（４４４，４４０＞を増分するように機能する０回路（４）は更に ５ＴＡＴＵＳ　ＩＴＧＡレジスタ（４０９０＞及びＣＴ　Ｌ　−Ｅ　Ｔ　Ｇ　、 Ａレジスタ（４０９１）を含む。５ＴＡＴＵＳ　ＩＴＧＡレジスタにおいて４つ の高位ビットは、どのソースがマルチプレクサ（６）に向けて割り込み信号（Ｉ 　ＴＧＡ　）を発生するかを知らせる。従って、割り込みパリティ信号（ＩＴＰ ）を表す第８番目のビットは、パリティ回路（４７０）により検出されたパリテ ィエラーがあり、ＤＲＡＭ＜５＞の読み取り中にライン（４７１）を介してレジ スタ（４０９０）に送られたことを示す、信号（ＩＴＥ＞を表す第７番目のビッ トはディスク割り込み（ＥＳＤ　Ｉ　）を示し、即ちオートマトン（ＥＳＤＩ） がストップに封着し、転送が完了したことを示す、信号（ＩＴＦ）を表す第６番 目のビットはＦＩＦＯスタック割り込みを示し、即ちオートマトンＦＩＦＯがス トップに到着し、転送が完了したことを示す。

信号（Ｉ　ＴＴＣ”）を表す第５番目のビットはＭＣＡバス（１）からの信号（ ＴＣ）による割り込みを示し、ＭＣＡ転送完了を示す、信号ＲＥＱＥを表すこの レジスタの第４番目のビットはディスク交換要求（ＥＳＤＩ）を示す、この信号 が１であり且つオートマトン（ＥＳＤＩ）が停止した場合には、オートマトンを 再始動すべきであることをシステムに知らせる。

レジスタのビット（２）は、オートマトン（ＥＳＤＩ）の能動を示す信号（ＡＣ ＴＩＥ）を表す、このオートマトンは信号（ＡＣＴＩＥ＞が１であるときに能動 である。ビット（１）はＦＩＦＯ要求を示す信号（ＲＥＱＦ）を表す。

この信号が１である場合にＦＩＦＯオートマトンは停止する。ビット（０）はＦ ＩＦＯオートマトンの能動を示す信号（ＡＣＴＩＦ）を表す、この信号が１であ るならば、オートマトンは能動である。

レジスタＣＴＬ　ＩＴＧＡ（４０９１）は、マイクロプロセッサ（６）に４つの 割り込みのうちの１又はいくつかをゼロにリセットさせ、それらをイネーブル又 は禁止することができる。

このレジスタのビット（７）は、ライン（４７４）上に送られてバッファＦＩＦ Ｏ（４７）をゼロに設定するようにメモリ部分く図２Ｂ＞で機能する信号（ＲＳ Ｔ　ＦＢ）を表す。

レジスタのビット（６）は、ライン（４７１）上に送られて割り込みＰＡＩＴＥ をゼロにリセットするように機能する情報（ＲＳＴ　Ｐ”）を表す、１のままに しておくならば、パリティも禁止される。

レジスタのビット（５）は割り込み（ＥＳＤＩ）ＩＴＥをイネーブルする情報（ ＥＮ　ＩＴＥ）を表す、１に設定すると、このビットは割り込み（ＥＳＤＩ）を 指令する。

レジスタのビット（４）は、割り込み（ＥＳＤＩ）ＩＴＥをゼロにリセットする 情報（ＲＳＴ　ＩＴＥ）を表す。

マイクロプロセッサく６）がこのビットを１に書き込むと、オートマトン（ＥＳ Ｄ　Ｉ　）により割り込みｒＴＥはオーバーライドされる。

レジスタのビット（３）は、ＦＩＦＯの割り込みＩＴＦをイネーブルする情報（ ＥＮ　ＩＴＦ）を表す、１に設定すると、このビットはＦＩＦＯ割り込み（ＩＴ Ｆ）を指令する。

レジスタのビット（２）はＦＩＦＯ割り込みをゼロにリセットする情報（ＲＳＴ 　ＩＴＦ）を表す、マイクロプロセッサ（６）がこのビットを１に書き込むと、 オートマトンＦＩＦＯにより割り込みＩＴＦはオーバーライドされる。

レジスタのビット（１）は割り込みＴＣをイネーブルする情報（ＥＮ　ＩＴＴＣ ）を表す、１に設定すると、このビットは割り込み（ＥＳＤＩ）ＩＴＥを指令す る。

レジスタのビット（０）は割り込みＴＣをゼロにリセットする情報（ＲＳＴ　Ｉ ＴＴＣ）を表す、マイクロプロセッサ（６）がこのビットを１に書き込むと１Ｍ ＣＡバス（１）の信号ＴＣにより割り込みはオーバーライドされる。

５ＴＡＴＵＳ　ＩＴＧＡ及びＣＴＬ、ＩＴＧＡレジスタは、マイクロプロセッサ （６）に向けて信号ＩＴＧＡを発生する種々の割り込みの多重化を管理すること ができる。

この割り込みＩＴＧＡが能動化され得るのは、オートマトン（ＥＳＤ　Ｉ　）が ストップに到着し、ＦＩＦＯオートマトンがストップに到着し、ＭＣＡバスがそ の信号ＴＣによりＤＭＡ転送の終了を示し、パリティエラーが検出されたときで ある。マイクロプロセッサは更に、セントラルユニットがレジスタ（ＡＴＴＥＮ ＴＩＯＮ＞（４０３）に書き込むときに発生される割り込みＡＴＮも受信する。

更に、マイクロプロセッサ（６）はコマンドの実行後に割り込みＣＭＤＣを受信 する。

カプラ回路（４）は更に、適宜プログラムされた時間軸により形成されるパルス からセクタの番号を決定することが可能なカウンタ（４９６，４９７＞を含む、 これらのカウンタ（４９６，４９７＞は、ディスク１及びディスク２の読み取り 装置により夫々発生される信号（ＩＮＤＥＸｌ、ＩＮＤＥＸ　２）によりゼロに リセットされる。各ディスクのセクタの時間軸は、各ディスクの特徴に応じてマ イクロプロセッサ（６）により決定される。

図２Ｅは、カプラ回路（４）に読み書きアクセスする場合の該回路の種々のレジ スタへのアクセスアドレスを示す。

図２Ｆは、カードの種々のデータバス（４９２，４５０゜４１）間の通信を可能 にするためのカプラ回路（４）の内部多重化装置を示す、即ち、第１のマルチプ レクサ（４５０５）は入力においてメモリ（５）をバス４５３を介して双方向ス タック（４７）に接続するか、又は内部バス〈４５４９）を介して第２のマルチ プレクサ＜４６２６）に接続する。この第２のマルチプレクサ（４６２６）はメ モリ（５）からのデータ又はカプラ回路（４）のレジスタ４０１〜４０９から内 部バス４１１を介して送信されたデータをマイクロプロセッサ（６）又はコント ローラＥＳＤｒ（９）に向けて転送する。この第２のマルチプレクサはＳ復ブロ ック（４３０）の３つの出力ライン４３６　（０：　２＞のうちの１つの出力（ ４３６０）からの信号（ＣＭＥＭ）により制御される。第１．のマルチプレクサ は３つのライン〈４３６）のうちの４ｓ２の出力４３６１　カＡ／［４ＧＭＥＭ 　Ｉにより＠御される。制御ブロック（４３０）の出力（４３６２）からの第３ の信号ＣＭＩＣにより制御される第３のマルチプレクサ（４５０６）は、内部バ ス＜４５３）を介して双方向スタック（４７）から送信されたデータ、又はバス （４５４）を介してレジスタ（４０１〜４０９）から送信されたデータ、又はデ ータバス（４９２）を介してマイクロプロセッサ（６）もしくはコントローラＥ ＳＤＩ　（９）から送信されたデータををメモリ（５）のバス（４５０）に向け て転送することができる。

このカプラ回路（４）は図３に示す種々の型のアクセス及びタイミングが可能で ある。これらのタイミングは信号（ＣＬＫＩ）及び３０ｎｓ遅れたその信号（Ｃ ＬＫＩＤ）により表される２５Ｍｈｚのクロックで得られる。各サイクルはＩｏ ｎｓの間隔に分割される０図３Ｈは図３Ａ〜３Ｇに対応する種々のアクセス又は 交換シーケンスの優先順序及び各シーケンスにおける種々のサイクルの連鎖を示 す。

図３Ａはディスクコントローラ（９）からメモリ（５）へのアクセスのタイミン グ図であり、この交換を管理するためにアービタ〈４８）により発生される信号 を示す、ディスクコントローラは休止サイクル中にライン（５６）上に信号ＥＤ ＲＱを送信し、アービタ（４８、図２Ｂ）は信号ＥＳＤＩ　（４８８）に変換さ れたこの信号及びサイクルＥｌ中に供給されるアドレスを受信すると、メモリ（ ５）中のデータの書き込みに必要な信号のシーケンスとしてサイクルＥＭ２中に 信号ＲＡＳ、ＷＥＬ、サイクルＥＭＢ中にＣＡＳを発生し、ディスクコントロー ラ（９）からメモリ（５）への転送を制御するために信号ＥＲＤを発生する。

ディスク書き込みの場合は、信号ＥＷＲが発生される。メモリ（５）へのディス クコントローラ（９）のアクセスは、図３Ｈに示すように最優先である。実際に 、この図面は種々のタイミング図のシーケンスを示し、シーケンスの各サイクル （例えばＥ１〜ＥＭ４）は４０ｎｓを表す円により表される。各アクセスシーケ ンスは上から下に肉かつて優先順に分類される。即ち、ディスクコントローラ（ ９）の要求が送信されると、単一の８ビツトバイトの転送が実施され、この転送 後、コントローラ（９）の要求は回路（４）のレジスタＭＯＤＥ　（４９４）に より４０〜１６０ｎｓのプログラム可能な時間、アービタ（４８）でマスクされ る。

転送アドレスはマイクロプロセッサ（６）によりオートマトン（ＥＳＤ　Ｉ　） に予めロードされている。

図３Ｂはメモリ（５）からディスクコントローラ（９）に向かうアクセスを示し 、この場合、マイクロプロセッサ（６）はオートマトン（ＥＳＤＩ）のカウンタ （４４０）で転送を実施しなければならないメモリアドレスをロードし、ストッ プを固定した後、必要なサイクルＲＡＳ、ＣＡＳ及び信号ＥＷＲをディスクコン トローラ（９）に向けて発生するアーとりを信号ＡＣＴＩ　Ｅにより起動するこ とができる。

図３０は、ディスクと交換後に最優先の第２のアクセスであるリフレッシュサイ クルのシーケンスを示す、これらのリフレッシュアクセスは回路（４）のレジス タＭＯＤＥ（４９４）のビット３のプログラミングに依存する周波数を有する回 路（４）の内部クロック（４９６）により要求される。リフレッシュはＲＡＳよ りも前にＭＯＤＥ　ＣＡＳを使用することにより２つのメモリバンク（５）で同 時に実施される。

図３Ｄはマイクロプロセッサからメモリ（５）に向かうアクセスを実行するため の信号シーケンスを示し、図３Ｅはメモリ（５）からマイクロプロセッサ（６） に向かうアクセスを示す、マイクロプロセッサ（６）はメモリが占有されていな い場合にしかメモリにアクセスすることができない、メモリが占有されているか 又は最優先アクセスが要求されるならば、カプラ回路（４）はメモリが新たにア クセス可能となるまでその信号ＲＥＡＤＹを非能動化することによりマイクロプ ロセッサ（６）を待機させる。マイクロプロセッサ（６）は行列アドレス信号を 供給した後、バス（４９２）上にデータ信号を送り、メモリの制御回路（４３０ ）はバス（４９２）上で使用可能なデータの書き込みに必要な信号ＲＡＳ、ＣＡ Ｓ及びＷＥＬを発生する。その後、マイクロプロセッサはアーとり回路（４８） の入力（４８７）上に要求信号ＲＥＱに対応する信号ＳＴＢを発生する。

優先順位が最低のアクセスは図３Ｆ及び３Ｇに示すアクセスであり、双方向スタ ック〈４７）及びメモリ（５）間のアクセスにより構成される。これらのアクセ スは要求が何もない場合及びオートマトンＦＩＦＯが能動である場合、即ちカウ ンタ（４４４）及びストップ（４４５）がマイクロプロセッサ（６）によりロー ドされ、ストップレジスタ（４４５＞のビットＡＣＴＩＦが位置決めされる場合 にしか行われない、スタックアクセスは複数のバースト８ビ・ンに偶数であり、 カプラ回路（４）がカプラ回路（２）に向けて信号ＤＲＱ（４３５）を維持する 限りバーストは持続する。バースト長はレジスタＰＯＳ　３　（４０２＞のビッ ト６及び７により決定される。アービタ〈４３）はバースト転送を実施するため にメモリのＭＯＤＥ　ＰＡＧＥを利用する。図３Ｆ中、データがスタックの入力 でバス（４１）上に存在するとき、制御回路（４３０）はスタック（４７）のデ ータをメモリ（５）に向かって転送させる信号ＦＲＤを発生する。アービタの制 御回路（４３０）によりメモリ（５）に向けて発生される信号（ＷＥＬ）は該メ モリへの書き込みを可能にする０図３Ｇに示すようにスタック（４７）に向かっ てメモリ（５）の読み取り中に、アーとりの制御回路（４３０）はアドレス信号 、信号ＲＡＳ、ＣＡＳを発生し、メモリ（５）がデータを有する場合には、スタ ック（４７）に書き込むための信号ＦＷＲを発生する。

図３Ｄ及び３Ｅのプロセッサアクセスにおいて、行アドレスはバス（６４５）及 びボー）（４５）を介してメモリ（５）に向かって転送され１列アドレスはバス （６４）を通ってカプラ回路（４）に入り、マルチプレクサ（４４７）特表千６ −５０１１２１　（１８） を通ってＤＲＡＭのバス（４５２）上に送出される。

ＥＰＲＯＭ型のメモリ（８）はカードの回路全体の管理プログラムを含んでおり 、このプログラムにより、マイクロプロセッサ（６）はディスクコントローラ（ ９）とそれ自体、又はそれ自体とカプラ回路（４）との間で交換される信号に応 じて、回路（４）のリフレッシュクロック（４９０）により起動されるリフレッ シュサイクル以外は上述のようなアクセスサイクルを起動することができる。従 って、マイクロプロセッサ（６）はそのプログラム（８）にヨリ、ＭＣＡバス（ １）によりセントラルユニットからのコマンドに割り込み、転送を実施するため にカプラ回路（４）のオートマトンをプログラミングし、ディスクコントローラ く９）を制御することができる。更に、このマイクロプロセッサ（６）はキャッ シュメモリ（５）の機能に必要なテーブルを管理する。これらのテーブルはメモ リ（８）中に含まれ５４経路１２８行から構成されるキャッシュの割り当てテー ブルを含む、ディスクのセクタはトラック長に等しい最大寸法を有するブロック に編成される。ブロックの配列は１２８行×４列のマトリックス中でブロック（ ＲＢＡ）の相対アドレス番号に従って行われ、行はアドレス（ＲＢＡ）の低位の 増加層に対応し、列は低位は同一であるが、高位が（ＲＢＡ）と異なるブロック に対応する０列数値即ち経路数は４である。従って、例えば相対アドレスブロッ ク（６４，７４，１４及び２４、図４）は行（４）に分類され、列０〜３は順次 ブロック（６４，７４，１４゜２４、図４）に対応する情報を含む、従って、キ ャッシュの割り当てテーブル（ＴＡＧ）はブロックの相対アドレスの低位に対応 する数の行を含み、連続する４列中にはキャッシュメモリ内に配列されたブロッ クのアドレスの高位を含む、上記例ではこのテーブル（ＴＡＧ）は夫々の列（０ ゜１．２．３＞に配置された値（６，７，１，２）を行く４〉に含む、このテー ブル（ＴＡＧ）は、各経路に関連し且つ該当経路の利用性のシニアリティを２ビ ツトコードとして示す値をテーブル（ＴＡＧ）の対応行に含むテーブル（ＭＲＵ ）に関連付けられる０図４に示す例では、最先使用経路は最大値を有しており、 従って、ブロック（６４）を含む経路により構成される。ディスクアクセスが実 施されると、マイクロプロセッサ（６）は所望のブロックがキャッシュメモリに 含まれないように確保するためにテーブル（ＴＡＧ）を読み取ろうとする。この ブロックが含まれていない場合、マイクロプロセッサは例えばブロック（５４） を読み取りたい場合にこれを読み取ることができるような読み取りをディスクコ ントローラ（９）に指令し、マイクロプロセッサ（６）は最も古いブロックが含 まれているメモリアドレスにキャッシュメモリ（５）中のこのブロックの転送を 指令する。読み取られたブロック又はセクタをどの場所に書き込み、テーブル（ ＭＲＵ）の値を更新すべきかを決定するために、マイクロプロセッサ（６）は第 １のテーブル（ＡＮＣＩ　ＥＮ）と第１のテーブルよりも先に使用され且つ更新 された第２のテーブルＭＲＵＡとを使用する。

これらの２つのテーブルも同様にメモリ（８）に含まれる。

アドレスＲＢＡに対応する行でテーブル（ＭＲＵ）の内容を読み取ると、第１の テーブル（ＡＮＣＩ　ＥＮ）のアドレスとして使用される１６進値（該吉例では Ｄ８）が得られる。アドレス（Ｄ８）における第１のテーブル（ＡＮＣＩＥＮ） の内容は、ブロックを置き換えるべき列の番号（例えばＯ）を示し、テーブルＭ ＲＵの内容に関連するこの列番号〈該吉例では０Ｄ８）はブロックの低位に対応 するアドレスく４）でテーブル（ＭＲＵ）中で置き換えるべき内容の新しい値を 第２のテーブルＭ　ＲＵ　Ａ中で読み取ることが可能なアドレスを構成する。該 通例では、経路０にブロック（５４）を導入するので、この１６進値（２Ｄ）は 実際に経路Ｏが最も新しく使用されたことを示すテーブル（ＭＲＵ）の新しいコ ーディングを構成する。読み書きで使用されるこのメカニズムはセクタカウンタ をＯＧ、：リセットさせるインデックス信号に関連しており、このインデックス 信号は読み取りヘッドがセクタＯの前を通過する毎にディスクコントローラ（９ ）により送信され、各ディスクのカウンタを０にリセットし、カードが接続され たディスクの特徴に応じてマイクロコントローラによりプログラムされた時間軸 に基づいてカウンタの増分を再起動することができる。こうしてヘッドの位置を 常に知ることができ、セクタを探すためにヘッドの移動中に、その後の使用のた めに維持され得る非要求セクタをキャッシュメモリに保存することができる。こ れらの保存中に、キャッシュの割り当てテーブル（ＴＡＧ）は上記メカニズムに 従ってリフレッシュされる。このメカニズムにより、ディスクの所定の部分の読 み取りを予知することができ、こうしてこのメモリが読み取るべきセクタを既に 含んでいる限り、ＭＣＡバスにより行われるディスクセクタへのアクセス要求を キャッシュメモリの読り取りにｉｌ＠することができる。メモリが読み取るべき セクタを含んでいない場合には、ディスクからキャッシュメモリ、次いでキャッ シュメモリからスタックアクセスを通ってＭＣＡバスに向かって転送が行われる 。

当業者の可能な他の変形も本発明の一部とみなされる。

奮迅　読取 ＴＡＧ　ＭＲＵ 補正書の写しく翻訳文）提出書（特許法第１８４条の８）

Claims (1)

1. 【特許請求の範囲】 １．マイクロプロセッサ（６）による初期化後にディスクコントローラ（９）と キャッシュメモリ（５）との間の転送を管理する手段（４９２６，４５０５，４ ５０６，４３０，４８）と、キャッシュを構成するダイナミックメモリ（５）の リフレッシュサイクルを管理する手段（４３０）と、マイクロプロセッサ（６） からキャッシュメモリ（５）へのアクセスを管理する手段（４９２０，４５００ ，４４７，６４，４４１，４４５）と、マイクロプロセッサ（６）による初期化 後にキャッシュメモリ（５）とスタック（４７）との間のアクセスを管理する手 段（４３０，４８，４５００）とを含むことを特徴とするカプラ回路。 ２．アービタ回路（４８）と、スタックオートマトンにより制御される４語双方 向スタック（４７）と、スタックオートマトンのストップレジスタにより発生さ れる情報に応じてスタックの動作方向信号を発生するコントローラ回路（４３０ ）と、キャッシュメモリ（５）との交換の開始アドレスをマイクロプロセッサ（ ６）により予めロードされたスタックオートマトンのコンパレータ（４４５）と を含み、ストップレジスタには交換終了アドレスとアービタ回路のイネーブリン グ（ＡＣＴＩＦ）ビットがロードされることを特徴とする請求項１に記載のカプ ラ回路。 ３．ディスクコントローラ回路（９）とキャッシュメモリ（５）との間の転送管 理オートマトンを含み、該管理オートマトンが、メモリの転送開始アドレスを含 むレジスタ（４４０）と、転送終了アドレス及びアービタ回路（４８）のイネー ブリング（ＡＣＴＩＥ）ビットを含むコンパレータストップレジスタ（４４１） とを含むことを特徴とする請求項１又は２に記載のカプラ回路。 ４．スタックコンパレータストップレジスタ（４４５）及びディスク転送コンパ レータストップレジスタ（４４１）が、アービタを停止させるために増分された ストップ（４４５，４４１）及びカウンタレジスタ（４４０，４４４）に含まれ る値の同等性を指示するビットを含むことを特徴とする請求項１から３のいずれ か一項に記載のカプラ回路。 ５．コントローラ回路（４３０）がカウンタ（４４０，４４４）、スタックオー トマトン及びディスクオートマトンの増分信号（ＩＮＣＦ，ＩＮＣＥ）を発生す ることを特徴とする請求項１から４のいずれか一項に記載のカプラ回路。 ６．メモリディスク転送オードマトンがメモリディスク転送を加速するためにカ ウンタレジスタ（４４４）及びストップレジスタ（４４１）の内容をプリロード するための２つのプリローディングレジスタ（４４２，４４３）を含むことを特 徴とする請求項３から５のいずれか一項に記載のカプラ回路。 ７．レジスタ（ＭＯＤＥ）（４９４）と、レジスタ（ＭＯＤＥ）（４９４）の第 ３番目のビットの内容によりパラメータ化可能な周期を有するりフレッシュクロ ック（４９６）とを含むことを特徴とする請求項１から６のいずれか一項に記載 のカプラ回路。 ８．レジスタ（ＭＯＤＥ）のビット０及び１が、マイクロプロセッサ（６）によ り要求される転送要求のマスキング時間をパラメータ化するためにディスク転送 要求マスキング回路（４９５）に送信されることを特徴とする請求項１から７の いずれか一項に記載のカプラ回路。 ９．ディスクの特徴に応じてパラメータ化されるクロックにより増分されるカウ ンタ（４９６，４９７）と、ディスクコントローラ回路（９）により発生され且 つディスクのセクタカウンタ（４９６，４９７）をリセットするように機能する セクタ０の通過の検出インデックス信号とを含むことを特徴とする請求項１から ８のいずれか一項に記載のカプラ回路。 １０．コントローラ回路（４３０）が、更にキャッシュメモリ（５）のオペレー ションに必要な信号シーケンス（ＲＡＳ，ＣＡＳ，ＷＥ，ＣＳＥ１，ＣＳＥ２） を設定することを特徴とする請求項１から９のいずれか一項に記載のカプラ回路 。 １１．読み取られたパリティとパリティ回路（４７０）により計算されたパリテ ィとが一致しない場合にマイクロプロセッサ（６）に向けて割り込みを発生する ためにキャッシュメモリ（５）に書き込まれたデータをパリティチェックする回 路（４７０）を、ディスクコントローラ（９）、マイクロプロセッサ（６）、ダ イナミックキャッシュメモリ（５）及びＭＣＡバス（１）の間に含むことを特徴 とする請求項１から１０のいずれか一項に記載のカプラ回路。 １２．セントラルプロセッサにスタックの状態を参照させるために、スタック（ ＣＯＭＭＡＮＤ　ＩＮＴＥＲＦＡＣＥ）（４０７）、インタフェース状態スタッ ク（４０８）及び基本状態レジスタ（４０６）を含み、前記スタック（４０７， ４０８）がＭＣＡバス（１）とマイクロプロセッサ（６）のデータバスとに接続 されており、スタック（ＣＯＭＭＡＮＤ　ＩＮＴＥＲＦＡＣＥ）（４０７）が制 御ブロックをカプラ回路（４）に転送するためにセントラルプロセッサにより使 用され、インタフェース状態スタック（４０８）が状態ブロックを回復するため にセントラルプロセッサにより使用されることを特徴とする請求項１から１１の いずれか一項に記載のカプラ回路。 １３．セントラルプロセッサが新しいコマンドを送信したいことをマイクロプロ セッサ（６）に指示するためにＭＣＡバスとマイクロプロセッサのデータバスと の間に接続されたレジスタ（ＡＴＴＥＮＴＩＯＮ）を更に含むことを特徴とする 請求項１２に記載のカプラ回路。 １４．セントラルプロセッサに割り込み、割り込み型を知らせるために割り込み 状態レジスタ（４０４）を更に含むことを特徴とする請求項１３に記載のカプラ 回路。 １５．マイクロプロセッサ（６）に向けて割り込みを発生したソースをマイクロ プロセッサ（６）に指示する状態レジスタ（ＩＴＧＡ）（４０９０）を含むこと を特徴とする請求項１４に記載のカプラ回路。 １６．マイクロプロセッサ（６）に状態レジスタ（ＩＴＧＡ）（４０９０）の情 報を０にリセットさせるための制御レジスタＣＴＬ　ＩＴＧＡ（４０９１）を含 むことを特徴とする請求項１５に記載のカプラ回路。 １７．基本状態レジスタ（４０６）の１つのビットが、カプラ回路の信号（ＤＲ Ｑ）をカードのインタフェース回路（２）に向けて発生することによりデータ転 送要求を指示するため的使用されることを特徴とする請求項１２に記載のカプラ 回路。 １８．ＭＣＡバス（１）と、ディスクコントローラ回路（９）、マイクロプロセ ッサ（６）、キャッシュメモリ（５）及び請求項１から１７のいずれか一項に記 載のカプラ回路（４）を含むディスク読取装置との間のインタフェースカードで あって、ディスクコントローラ（９）が多重化回路（４９０，４９１）により２ つのデータバス（４９２，４５０）と通信し、第１のバス（４９２）がマイクロ プロセッサ（６）及びカプラ回路（４）と通信し、第２のバス（４５０）がキャ ッシュメモリ（５）及びカプラ回路（４）と通信し、マイクロプロセッサ（６） がアドレスバスを介してスタティックＲＡＭ（７）及び不揮発性メモリ（８）と 通信し、該メモリが、ディスクとキャッシュメモリ（５）との間又はキャッシュ メモリ（５）とＭＣＡバス（１）との間の交換管理プログラムと、キャッシュメ モリの管理用テーブルとを含むことを特徴とするインタフェースカード。 １９．カプラ回路（４）が、データバス（４１）を介してＭＣＡバス（１）及び ＲＯＭ（３）と通信し、該ＲＯＭがシステムとのインタフェースカードの基本入 出力プログラムを含むことを特徴とする請求項１８に記載のインタフェースカー ド。 ２０．カプラ回路（４）が一方ではアドレスバス（４９２）を介してＲＯＭ（３ ）と通信し、他方ではイネーブリングポート（１２）を介してＭＣＡバス（１） と通信し、該カプラ回路（４）がＭＣＡバス（１）のアドレスバスに接続された バスアービタ回路（２）と制御信号を交換し、ＭＣＡバス（１）と制御信号を交 換することを特徴とする請求項１９に記載のインタフェースカード。 ２１．マイクロプロセッサ（６）が、キャッシュメモリの管理テーブルを管理し 、セントラルユニットからのコマンドを翻訳し、カプラ回路（４）のオートマト ンをプログラムし、ディスクコントローラ回路（９）を制御することを特徴とす る請求項１８から２０のいずれか一項に記載のインタフェースカード。 ２２．セントラルプロセッサと請求項１８から２１のいずれか一項に記載のカー ドのカプラ回路（４）との間の交換管理方法であって、割り込み準備（ＩＲＱ　 ＰＥＮＤＩＮＧ）を指示する第６番目のビットとカプラの使用を指示する第４番 目のビット（ＢＵＳＹ）とを基本状態レジスタ（４０６）（ＢＡＳＩＣ　ＳＴＡ ＴＵＳ）で読み取る段階と、セントラルプロセッサが新しいコマンドを送りたい ことをカプラのマイクロプロセッサ（６）に指示するためにレジスタ（ＡＴＴＥ ＮＴＩＯＮ）に書き込むようにセントラルプロセッサに指令するためにこれらの 読み取られたビットが０であることを確認する段階とを含むことを特徴とする方 法。 ２３．カプラのマイクロプロセッサ（６）に向けてカプラ回路（４）により割り 込み（ＡＴＮ）を発生する段階を含むことを特徴とする請求項２２に記載の方法 。 ２４．カードのマイクロプロセッサ（６）により書き込まれた割り込み状態レジ スタ（４０４）の３ビットにより形成されるコードにより発生される転送割り込 み（ＲＥＡＤＹ）を受け取った後に、カプラ回路（４）のＤＭＡをプログラムし 、カプラ（４）上のダイレクトメモリアクセスチャネルをイネーブルする段階と 、カプラ上のダイレクトメモリアクセスチャネルをイネーブルするために制御レ ジスタ（ＢＡＳＩＣ　ＣＯＮＴＲＯＬ）（４０５）の１つのビット（ＤＭＡ　Ｅ ＮＢ）をイネーブルする段階とを含むことを特徴とする請求項２２に記載の方法 。 ２５．セントラルプロセッサに向けてカプラにより発生される割り込みをイネー ブルするために制御レジスタ（ＢＡＳＩＣ　ＣＯＮＴＲＯＬ）（４０５）の１ビ ット（ＩＴＥＮ）をイネーブルする段階を含むことを特徴とする請求項２４に記 載の方法。 ２６．キャッシュメモリ（６）が４経路に分割され、ＥＰＲＯＭメモリ（５）が キャッシュメモリ（６）の割り当てテーブル（ＴＡＧ）を含み、該テーブルがこ の割り当てテーブルの行の各経路に含まれるセクタ又はセクタ部分の識別を表し 、方法が、セクタのアドレスの高位ビットをテーブル（ＴＡＧ）に含まれる情報 と比較することにより、読み取るべきセクタがキャッシュメモリ（５）に既に含 まれているか否かを識別する段階と、識別された場合にはキャッシェメモリ内の セクタを読み取り、識別されなかった場合にはキャッシュメモリに書き込むため にディスク上のセクタを読み取ることを決定する段階と、新しいデータに置き換 えようとする最先使用経路のアドレスの高位を定義するために最低使用頻度（１ ｅａｓｔ　ｒｅｃｅｎｔｌｙ　ｕｓｅｄ）テーブル（ＭＲＵ）を使用することに より、セクタを挿入する場所を決定する段階と、書き込み後にテーブル（ＭＲＵ ）の内容を修正する段階とを含むことを特徴とする請求項１８から２１のいずれ か一項に記載のカードの交換管理方法。 ２７．着目アドレスにおけるテーブル（ＭＲＵ）の内容とデータを書き込もうと する経路の番号とを単なる読み取りにより対応させるＥＰＲＯＭメモリ（８）に 含まれるテーブル（ＡＮＣＩＥＮ）を使用する段階と、メモリ（８）に含まれる テーブル（ＭＲＵＡ）をアドレスするために着目アドレスにおけるテーブル（Ｍ ＲＵ）の内容とテーブル（ＡＮＣＩＥＮ）により指示される経路の番号との組み 合わせを使用する段階とを含み、こうして決定されたアドレスにおける前記テー ブル（ＭＲＵＡ）の内容は、情報を配置した経路のシニアリティ及びテーブル（ ＭＲＵ）の同一行中の関連経路のシニアリティが修正されたことを指示するため に、テーブル（ＭＲＵ）に書き込むべき値を単なる読み取りにより即座に与える ことを特徴とする請求項２６に記載の方法。 ２８．識別された場合に、メモリからスタックヘのデータの転送とアービタの起 動とに必要なパラメータをスタック管理オートマトンにロードする段階を含むこ とを特徴とする請求項２６に記載の方法。 ２９．識別しなかった場合に、ディスクコントローラ（９）とキャッシュメモリ （５）との間のデータ交換及びアービタ（４８）の起動に必要なパラメータをカ ードのマイクロプロセッサ（６）によりディスクオートマトンにロードする段階 を前記段階の前に含むことを特徴とする請求項２８に記載の方法。