JPH064672A - パターンマッチング回路 - Google Patents
パターンマッチング回路Info
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- JPH064672A JPH064672A JP4115619A JP11561992A JPH064672A JP H064672 A JPH064672 A JP H064672A JP 4115619 A JP4115619 A JP 4115619A JP 11561992 A JP11561992 A JP 11561992A JP H064672 A JPH064672 A JP H064672A
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Abstract
(57)【要約】
【目的】 微小画素ピッチによる高精度の演算を、従来
よりも短い時間で行なうことが出来るパターンマッチン
グ回路を提供する。 【構成】 演算対象領域内の画素毎の画像データｆijの
総和を算出する第１マルチプライヤ＆アキュムレータ６
と、演算対象領域内の画素毎の画像データｆijの２乗の
総和を算出する第２マルチプライヤ＆アキュムレータ７
と、演算対象領域内の各画素の画像データｆijと対応す
る画素のテンプレート画像データｔとの積の総和を算出
する第３マルチプライヤ＆アキュムレータ８とを並列に
配備し、前記第１、第２及び第３マルチプライヤ＆アキ
ュムレータの出力端には、これらの演算結果に基づいて
相互相関値を算出して、最大の相互相関値が得られるマ
ッチング位置を探索するＣＰＵ１が接続されている。
よりも短い時間で行なうことが出来るパターンマッチン
グ回路を提供する。 【構成】 演算対象領域内の画素毎の画像データｆijの
総和を算出する第１マルチプライヤ＆アキュムレータ６
と、演算対象領域内の画素毎の画像データｆijの２乗の
総和を算出する第２マルチプライヤ＆アキュムレータ７
と、演算対象領域内の各画素の画像データｆijと対応す
る画素のテンプレート画像データｔとの積の総和を算出
する第３マルチプライヤ＆アキュムレータ８とを並列に
配備し、前記第１、第２及び第３マルチプライヤ＆アキ
ュムレータの出力端には、これらの演算結果に基づいて
相互相関値を算出して、最大の相互相関値が得られるマ
ッチング位置を探索するＣＰＵ１が接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理による工業製
品の自動検査やロボットの視覚認識等に用いられるパタ
ーンマッチング回路に関するものである。
品の自動検査やロボットの視覚認識等に用いられるパタ
ーンマッチング回路に関するものである。
【０００２】
【従来の技術】パターンマッチングは、処理対象とする
原画像に対して、予め設定したテンプレート画像を重ね
合わて移動させ、テンプレート画像が原画像に高い近似
度で重なる位置、即ちマッチング位置を検索するもので
あり、両画像の近似度の評価には、周知の相互相関値が
採用される。
原画像に対して、予め設定したテンプレート画像を重ね
合わて移動させ、テンプレート画像が原画像に高い近似
度で重なる位置、即ちマッチング位置を検索するもので
あり、両画像の近似度の評価には、周知の相互相関値が
採用される。
【０００３】この場合、精度の高いパターンマッチング
を行なうには、原画像とテンプレート画像の画素ピッチ
(サンプリング間隔)を出来るだけ小さく設定する必要が
ある。
を行なうには、原画像とテンプレート画像の画素ピッチ
(サンプリング間隔)を出来るだけ小さく設定する必要が
ある。
【０００４】
【発明が解決しようとする課題】しかしながら、前述の
如く微小画素ピッチでパターンマッチングを行なう場
合、データ量が膨大となって、演算に長い時間を必要と
する問題がある。これに対し、画素ピッチを粗くする
と、真のマッチンッグ位置を見逃す虞れがある。
如く微小画素ピッチでパターンマッチングを行なう場
合、データ量が膨大となって、演算に長い時間を必要と
する問題がある。これに対し、画素ピッチを粗くする
と、真のマッチンッグ位置を見逃す虞れがある。
【０００５】本発明の目的は、微小画素ピッチによる高
精度の演算を、従来よりも短い時間で行なうことが出来
るパターンマッチング回路を提供することである。
精度の演算を、従来よりも短い時間で行なうことが出来
るパターンマッチング回路を提供することである。
【０００６】
【課題を解決する為の手段】本発明に係る第１のパター
ンマッチング回路は、演算対象領域内の画素毎の画像デ
ータｆijの総和を算出する第１演算回路と、演算対象領
域内の画素毎の画像データｆijの２乗の総和を算出する
第２演算回路と、演算対象領域内の各画素の画像データ
ｆijと対応する画素のテンプレート画像データｔとの積
の総和を算出する第３演算回路とを並列に配備してい
る。そして、第１、第２及び第３演算回路の出力端に
は、各演算回路の演算結果に基づいて演算対象領域につ
いての相互相関値を算出する第４演算回路が接続されて
いる。
ンマッチング回路は、演算対象領域内の画素毎の画像デ
ータｆijの総和を算出する第１演算回路と、演算対象領
域内の画素毎の画像データｆijの２乗の総和を算出する
第２演算回路と、演算対象領域内の各画素の画像データ
ｆijと対応する画素のテンプレート画像データｔとの積
の総和を算出する第３演算回路とを並列に配備してい
る。そして、第１、第２及び第３演算回路の出力端に
は、各演算回路の演算結果に基づいて演算対象領域につ
いての相互相関値を算出する第４演算回路が接続されて
いる。
【０００７】又、本発明に係る第２のパターンマチング
回路は、演算対象領域内の画素毎の画像データｆijの総
和を算出する第１演算回路と、演算対象領域内の画素毎
の画像データｆijの２乗の総和を算出する第２演算回路
と、演算対象領域内の各画素の画像データｆijと対応す
る画素のテンプレート画像データｔとの積の総和を算出
する第３演算回路とを並列に配備し、前記第１、第２及
び第３演算回路は夫々、相互に位置のずれた所定の複数
の演算対象領域についての前記演算を同時に行なう複数
の回路部から構成されている。そして、第１、第２及び
第３演算回路の出力端には、各演算回路の演算結果に基
づいて前記複数の演算対象領域についての相互相関値を
算出する第４演算回路が接続されている。
回路は、演算対象領域内の画素毎の画像データｆijの総
和を算出する第１演算回路と、演算対象領域内の画素毎
の画像データｆijの２乗の総和を算出する第２演算回路
と、演算対象領域内の各画素の画像データｆijと対応す
る画素のテンプレート画像データｔとの積の総和を算出
する第３演算回路とを並列に配備し、前記第１、第２及
び第３演算回路は夫々、相互に位置のずれた所定の複数
の演算対象領域についての前記演算を同時に行なう複数
の回路部から構成されている。そして、第１、第２及び
第３演算回路の出力端には、各演算回路の演算結果に基
づいて前記複数の演算対象領域についての相互相関値を
算出する第４演算回路が接続されている。
【０００８】尚、上記の第１、第２及び第３演算回路は
夫々、周知のマルチプライヤ＆アキュムレータを１或い
は複数個用いて構成出来る。
夫々、周知のマルチプライヤ＆アキュムレータを１或い
は複数個用いて構成出来る。
【０００９】
【作用】前記第１のパターンマッチング回路において
は、原画像とテンプレート画像の相互相関値算出の前半
過程で演算すべき３つのデータ、即ち、演算対象領域内
の画素毎の画像データｆijの総和と、演算対象領域内の
画素毎の画像データｆijの２乗の総和と、演算対象領域
内の各画素の画像データｆijと対応する画素のテンプレ
ート画像データｔとの積の総和が、第１、第２及び第３
演算回路によって同時に演算され、その後、第４演算回
路が、前記３つのデータを基礎として後半の演算を行な
い、両画像の相互相関値を算出する。ここで、比較的長
い時間を必要とする前半の演算が３つの演算回路によっ
て同時に行なわれるから、前半の演算に要する時間は、
同じ演算を単一の回路によって順次行なっていた従来と
比べて、少なくとも３分の１に短縮される。
は、原画像とテンプレート画像の相互相関値算出の前半
過程で演算すべき３つのデータ、即ち、演算対象領域内
の画素毎の画像データｆijの総和と、演算対象領域内の
画素毎の画像データｆijの２乗の総和と、演算対象領域
内の各画素の画像データｆijと対応する画素のテンプレ
ート画像データｔとの積の総和が、第１、第２及び第３
演算回路によって同時に演算され、その後、第４演算回
路が、前記３つのデータを基礎として後半の演算を行な
い、両画像の相互相関値を算出する。ここで、比較的長
い時間を必要とする前半の演算が３つの演算回路によっ
て同時に行なわれるから、前半の演算に要する時間は、
同じ演算を単一の回路によって順次行なっていた従来と
比べて、少なくとも３分の１に短縮される。
【００１０】更に前記第２のパターンマチング回路にお
いては、原画像に対するテンプレート画像の位置が相互
にずれた複数の演算対象領域が設定されて、これら複数
の演算対象領域についての演算が同時に行なわれる。従
って、前半の演算に要する時間は、前記第１パターンマ
ッチング回路と同じ構成によって少なくも従来の３分の
１、更に前記複数(Ｍ個)の演算対象領域に設定によって
該複数分の１に短縮され、結果として演算時間は、同じ
演算を単一の回路によって順次行なっていた従来と比べ
て、少なくとも１／(３×Ｍ)に短縮される。
いては、原画像に対するテンプレート画像の位置が相互
にずれた複数の演算対象領域が設定されて、これら複数
の演算対象領域についての演算が同時に行なわれる。従
って、前半の演算に要する時間は、前記第１パターンマ
ッチング回路と同じ構成によって少なくも従来の３分の
１、更に前記複数(Ｍ個)の演算対象領域に設定によって
該複数分の１に短縮され、結果として演算時間は、同じ
演算を単一の回路によって順次行なっていた従来と比べ
て、少なくとも１／(３×Ｍ)に短縮される。
【００１１】
【発明の効果】本発明に係るパターンマッチング回路に
よれば、微小画素ピッチによる高精度の演算を行なう場
合でも、演算時間を大幅に短縮することが出来る。
よれば、微小画素ピッチによる高精度の演算を行なう場
合でも、演算時間を大幅に短縮することが出来る。
【００１２】
【実施例】以下、本発明の実施例につき、図面に沿って
詳述する。先ず、本実施例で採用する正規化された相互
相関値の算出式について説明する。ここで、図４に示す
如くテンプレート画像ｔは、画素数ｓが(Ｍ×Ｎ)の矩形
領域に設定されており、該領域内の任意位置(ｍ，ｎ)の
テンプレート画像データをｔ(ｍ，ｎ)で表わす。
詳述する。先ず、本実施例で採用する正規化された相互
相関値の算出式について説明する。ここで、図４に示す
如くテンプレート画像ｔは、画素数ｓが(Ｍ×Ｎ)の矩形
領域に設定されており、該領域内の任意位置(ｍ，ｎ)の
テンプレート画像データをｔ(ｍ，ｎ)で表わす。
【００１３】一方、検査対象画像(原画像)ｆについては
図５の如く、テンプレート画像を重ねるべき演算対象領
域(Ｍ×Ｎ)の画像を代表点(ｉ，ｊ)で規定し、該代表点
を原点とする任意位置(ｍ，ｎ)の原画像データをｆ
ij(ｍ，ｎ)で表わす。
図５の如く、テンプレート画像を重ねるべき演算対象領
域(Ｍ×Ｎ)の画像を代表点(ｉ，ｊ)で規定し、該代表点
を原点とする任意位置(ｍ，ｎ)の原画像データをｆ
ij(ｍ，ｎ)で表わす。
【００１４】この場合、正規化された相互相関値ｍ
ij(−１≦ｍij≦１)は、数１で表わされる。
ij(−１≦ｍij≦１)は、数１で表わされる。
【００１５】
【数１】
【００１６】ここで、
【数２】
【００１７】更にここで、
【数３】 とおくと、相互相関値ｍijは数４によって表わされる。
【００１８】
【数４】
【００１９】上記数３の演算を行なった後、数４の演算
を行なう過程で、少なくとも相互相関値が負の値となる
ことが判明すれば、その演算対象領域は検索の対象から
外し、該領域についての以後の演算は中止することが出
来る。
を行なう過程で、少なくとも相互相関値が負の値となる
ことが判明すれば、その演算対象領域は検索の対象から
外し、該領域についての以後の演算は中止することが出
来る。
【００２０】即ち、上記数３に含まれる定数Ｋは常に正
の値をとるから、次の数５によって計算される値ｍij′
を定義し、この値の大小比較によって探索を進めればよ
い。
の値をとるから、次の数５によって計算される値ｍij′
を定義し、この値の大小比較によって探索を進めればよ
い。
【００２１】
【数５】
【００２２】又、演算過程で、数５に含まれる(Ｃ−Ａ・
Ｔ／ｓ)の値が負となれば、数４のｍijも必ず負となる
から、数５についての以後の演算は不要となる。
Ｔ／ｓ)の値が負となれば、数４のｍijも必ず負となる
から、数５についての以後の演算は不要となる。
【００２３】図１は、上記数４の相互相関値ｍijの算出
及びマッチング位置の探索を行なうパターンマッチング
回路を示しており、６８０００ＣＰＵ(１)にはバス(２)
を介して、原画像を記憶すべき第１フレームメモリ(３)
と、テンプレート画像を記憶すべき第２フレームメモリ
(４)が接続され、第１フレームメモリ(３)には、画像デ
ータバスによって原画像データが接続される。
及びマッチング位置の探索を行なうパターンマッチング
回路を示しており、６８０００ＣＰＵ(１)にはバス(２)
を介して、原画像を記憶すべき第１フレームメモリ(３)
と、テンプレート画像を記憶すべき第２フレームメモリ
(４)が接続され、第１フレームメモリ(３)には、画像デ
ータバスによって原画像データが接続される。
【００２４】又、画像データバスにはゲート(５)を介し
て、第１、第２及び第３のＴＲＷ社製マルチプライヤ＆
アキュムレータＴＣＭ２２１０(６)(７)(８)が接続さ
れ、これらのマルチプライヤ＆アキュムレータ(６)(７)
(８)の出力端は前記６８０００バス(２)へ接続されてい
る。
て、第１、第２及び第３のＴＲＷ社製マルチプライヤ＆
アキュムレータＴＣＭ２２１０(６)(７)(８)が接続さ
れ、これらのマルチプライヤ＆アキュムレータ(６)(７)
(８)の出力端は前記６８０００バス(２)へ接続されてい
る。
【００２５】第１マルチプライヤ＆アキュムレータ(６)
は、数３のＡの値を算出するものであって、一方の入力
端Ｘには“１”が接続され、他方の入力端Ｙには、第１
フレームメモリ(３)からゲート(５)を経て送られてくる
原画像データｆijが接続されている。
は、数３のＡの値を算出するものであって、一方の入力
端Ｘには“１”が接続され、他方の入力端Ｙには、第１
フレームメモリ(３)からゲート(５)を経て送られてくる
原画像データｆijが接続されている。
【００２６】第２マルチプライヤ＆アキュムレータ(７)
は、数３のＢの値を算出するものであって、両方の入力
端Ｘ、Ｙに、ゲート(５)を経た原画像データｆijが接続
されている。
は、数３のＢの値を算出するものであって、両方の入力
端Ｘ、Ｙに、ゲート(５)を経た原画像データｆijが接続
されている。
【００２７】又、第３マルチプライヤ＆アキュムレータ
(８)は、数３のＣの値を算出するものであって、一方の
入力端Ｘには第２フレームメモリ(４)からのテンプレー
ト画像データｔが接続され、他方の入力端Ｙには原画像
データｆijが接続されている。
(８)は、数３のＣの値を算出するものであって、一方の
入力端Ｘには第２フレームメモリ(４)からのテンプレー
ト画像データｔが接続され、他方の入力端Ｙには原画像
データｆijが接続されている。
【００２８】上記３個のマルチプライヤ＆アキュムレー
タによる演算結果はバス(２)を経てＣＰＵ(１)へ供給さ
れる。
タによる演算結果はバス(２)を経てＣＰＵ(１)へ供給さ
れる。
【００２９】図１に示すパターンマッチング回路の演算
手続きを図３に示す。先ず、演算に用いる３つの変数Ｍ
ＡＸ＿Ｍ、ＭＡＸ＿Ｘ、ＭＡＸ＿Ｙを初期化(Ｓ１)した
後、前記３つのマルチプライヤ＆アキュムレータ(６)
(７)(８)の並列処理によって、数３のＡ、Ｂ、Ｃの値を
算出(Ｓ２)する。この結果は、前記ＣＰＵ(１)へ送られ
る。
手続きを図３に示す。先ず、演算に用いる３つの変数Ｍ
ＡＸ＿Ｍ、ＭＡＸ＿Ｘ、ＭＡＸ＿Ｙを初期化(Ｓ１)した
後、前記３つのマルチプライヤ＆アキュムレータ(６)
(７)(８)の並列処理によって、数３のＡ、Ｂ、Ｃの値を
算出(Ｓ２)する。この結果は、前記ＣＰＵ(１)へ送られ
る。
【００３０】次に、(Ｃ−Ａ・Ｔ／ｓ)の値が負であるか
否かを判断(Ｓ３)し、ＮＯであれば、数５によって
ｍij′を算出(Ｓ４)する。
否かを判断(Ｓ３)し、ＮＯであれば、数５によって
ｍij′を算出(Ｓ４)する。
【００３１】そして、ｍij′がＭＡＸ＿Ｍよりも大きい
か否かを判断(Ｓ５)し、ＹＥＳであれば、ｍij′の値と
代表点位置(ｉ，ｊ)を記憶し、更に
か否かを判断(Ｓ５)し、ＹＥＳであれば、ｍij′の値と
代表点位置(ｉ，ｊ)を記憶し、更に
【数６】ＭＡＸ＿Ｍ＝ｍij′ ＭＡＸ＿Ｘ＝ｉ ＭＡＸ＿Ｙ＝ｊ とおく(Ｓ６)。
【００３２】前記ステップＳ３にてＹＥＳと判断された
とき、前記ステップＳ５にてＮＯと判断されたとき、或
いは前記ステップＳ６の処理終了後、全演算対象領域に
ついての演算が終了したか否かを判断(Ｓ７)し、ＮＯで
あれば、テンプレート画像の位置を１画素分だけ移動
(Ｓ８)させて、前記ステップＳ２へ戻る。
とき、前記ステップＳ５にてＮＯと判断されたとき、或
いは前記ステップＳ６の処理終了後、全演算対象領域に
ついての演算が終了したか否かを判断(Ｓ７)し、ＮＯで
あれば、テンプレート画像の位置を１画素分だけ移動
(Ｓ８)させて、前記ステップＳ２へ戻る。
【００３３】前記ステップＳ７にてＹＥＳと判断された
ときは、算出されたｍij′の値の内、最大値に基づき、
最大の相互相関値ｍijを算出(Ｓ９)する。そして、該最
大相互相互相関値ｍij及びその最大値が得られる代表点
の座標を出力(Ｓ10)して、手続きを終了するのである。
ときは、算出されたｍij′の値の内、最大値に基づき、
最大の相互相関値ｍijを算出(Ｓ９)する。そして、該最
大相互相互相関値ｍij及びその最大値が得られる代表点
の座標を出力(Ｓ10)して、手続きを終了するのである。
【００３４】例えばテンプレート画像の画素数が６４×
６４、原画像の画素数が１００×１００であって、１つ
の画素についての画像データが８ビットで表わされる場
合、数３のＴ及びＫが計算済みのとき、全演算対象領域
についてのｍij′の値を算出するには、前記Ａ、Ｂ、Ｃ
の値の計算において、乗演算(ｆ2、ｆ×ｔ)及び和演算
(Σｆ、Σｆ2、Σｆｔ)は夫々、
６４、原画像の画素数が１００×１００であって、１つ
の画素についての画像データが８ビットで表わされる場
合、数３のＴ及びＫが計算済みのとき、全演算対象領域
についてのｍij′の値を算出するには、前記Ａ、Ｂ、Ｃ
の値の計算において、乗演算(ｆ2、ｆ×ｔ)及び和演算
(Σｆ、Σｆ2、Σｆｔ)は夫々、
【００３５】
【数７】 ６４2×２×(１００−６４)2＝１０，６１６，８３２回
【数８】 ６４2×３×(１００−６４)2＝１５，９２５，２４８回 の演算処理が必要となる。
【００３６】従来の６８０００マイクロプロセッサを用
いたパターンマチング回路においては、１回の和演算及
び乗演算に夫々０．７５μs及び４μsの時間が必要であ
るから、前記演算処理には約５３秒もの時間が必要とな
る。
いたパターンマチング回路においては、１回の和演算及
び乗演算に夫々０．７５μs及び４μsの時間が必要であ
るから、前記演算処理には約５３秒もの時間が必要とな
る。
【００３７】これに対し、図１のパターンマッチング回
路によれば、Σｆ、Σｆ2、Σｆｔの演算が３つのマル
チプライヤ＆アキュムレータ(６)(７)(８)の並列処理に
よって実行され、該実行時間は０.４秒に過ぎない。
路によれば、Σｆ、Σｆ2、Σｆｔの演算が３つのマル
チプライヤ＆アキュムレータ(６)(７)(８)の並列処理に
よって実行され、該実行時間は０.４秒に過ぎない。
【００３８】図２は、更に演算時間の短縮を図るべく構
成されたパターンマッチング回路を示している。尚、図
１の回路と同一構成要素については同一符号を付してい
る。
成されたパターンマッチング回路を示している。尚、図
１の回路と同一構成要素については同一符号を付してい
る。
【００３９】図２のパターンマッチング回路において
は、図１のパターンマッチング回路を構成する１組の第
１、第２及び第３マルチプライヤ＆アキュムレータが、
４組配備されている。
は、図１のパターンマッチング回路を構成する１組の第
１、第２及び第３マルチプライヤ＆アキュムレータが、
４組配備されている。
【００４０】第１組のマルチプライヤ＆アキュムレータ
(61)(71)(81)には、図１の回路と同様に、ゲート(５)を
経て所定の演算対象領域の原画像データが供給されて、
該演算対象領域についてのΣｆ、Σｆ2、Σｆｔの演算
が並列処理によって実行される。
(61)(71)(81)には、図１の回路と同様に、ゲート(５)を
経て所定の演算対象領域の原画像データが供給されて、
該演算対象領域についてのΣｆ、Σｆ2、Σｆｔの演算
が並列処理によって実行される。
【００４１】第２組のマルチプライヤ＆アキュムレータ
(62)(72)(82)には、第１遅延回路(９)を経て１画素分だ
け水平方向に遅延された原画像データが供給されて、元
の演算対象領域から１画素分ずれた演算対象領域につい
てのΣｆ、Σｆ2、Σｆｔの演算が並列処理によって実
行される。
(62)(72)(82)には、第１遅延回路(９)を経て１画素分だ
け水平方向に遅延された原画像データが供給されて、元
の演算対象領域から１画素分ずれた演算対象領域につい
てのΣｆ、Σｆ2、Σｆｔの演算が並列処理によって実
行される。
【００４２】第３組のマルチプライヤ＆アキュムレータ
(63)(73)(83)には、第２遅延回路(91)を経て更に１画素
分だけ水平方向に遅延された原画像データが供給され
て、元の演算対象領域から２画素分ずれた演算対象領域
についてのΣｆ、Σｆ2、Σｆｔの演算が並列処理によ
って実行される。
(63)(73)(83)には、第２遅延回路(91)を経て更に１画素
分だけ水平方向に遅延された原画像データが供給され
て、元の演算対象領域から２画素分ずれた演算対象領域
についてのΣｆ、Σｆ2、Σｆｔの演算が並列処理によ
って実行される。
【００４３】第４組のマルチプライヤ＆アキュムレータ
(64)(74)(84)には、第３遅延回路(92)を経て更に１画素
分だけ水平方向に遅延された原画像データが供給され
て、元の演算対象領域から３画素分ずれた演算対象領域
についてのΣｆ、Σｆ2、Σｆｔの演算が並列処理によ
って実行される。
(64)(74)(84)には、第３遅延回路(92)を経て更に１画素
分だけ水平方向に遅延された原画像データが供給され
て、元の演算対象領域から３画素分ずれた演算対象領域
についてのΣｆ、Σｆ2、Σｆｔの演算が並列処理によ
って実行される。
【００４４】上記１２個のマルチプライヤ＆アキュムレ
ータによる演算結果はバス(２)を経てＣＰＵ(１)へ供給
される。
ータによる演算結果はバス(２)を経てＣＰＵ(１)へ供給
される。
【００４５】図２のパターンマッチング回路が実行する
処理手続きは基本的には図３と同様であって、ステップ
Ｓ２によるＡ、Ｂ、Ｃの計算が、前記４つの演算領域に
ついて同時に実行される点が特徴である。
処理手続きは基本的には図３と同様であって、ステップ
Ｓ２によるＡ、Ｂ、Ｃの計算が、前記４つの演算領域に
ついて同時に実行される点が特徴である。
【００４６】従って、Σｆ、Σｆ2、Σｆｔの演算の実
行時間は更に０.１秒に短縮されることになり、高速且
つ高精度のパターンマッチングが実現される。
行時間は更に０.１秒に短縮されることになり、高速且
つ高精度のパターンマッチングが実現される。
【００４７】上記実施例の説明は、本発明を説明するた
めのものであって、特許請求の範囲に記載の発明を限定
し、或は範囲を減縮する様に解すべきではない。又、本
発明の各部構成は上記実施例に限らず、特許請求の範囲
に記載の技術的範囲内で種々の変形が可能であることは
勿論である。
めのものであって、特許請求の範囲に記載の発明を限定
し、或は範囲を減縮する様に解すべきではない。又、本
発明の各部構成は上記実施例に限らず、特許請求の範囲
に記載の技術的範囲内で種々の変形が可能であることは
勿論である。
【図１】本発明に係るパターンマッチング回路の第１の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図２】本発明に係るパターンマッチング回路の第２の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図３】回路動作を表わすフローチャートである。
【図４】テンプレート画像の説明図である。
【図５】原画像の説明図である。
(１) ＣＰＵ (３) フレームメモリ (４) フレームメモリ (６) 第１マルチプライヤ＆アキュムレータ (７) 第２マルチプライヤ＆アキュムレータ (８) 第３マルチプライヤ＆アキュムレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河田 宏 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (72)発明者 大隈 正人 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内
Claims (2)
- 【請求項１】 原画像に対するテンプレート画像の位置
を相対的に移動させつつ両画像の相互相関値を算出し
て、最大の相互相関値が得られるマッチング位置を探索
するパターンマッチング回路において、演算対象領域内
の画素毎の画像データｆijの総和を算出する第１演算回
路と、演算対象領域内の画素毎の画像データｆijの２乗
の総和を算出する第２演算回路と、演算対象領域内の各
画素の画像データｆijと対応する画素のテンプレート画
像データｔとの積の総和を算出する第３演算回路とを並
列に配備し、前記第１、第２及び第３演算回路の出力端
には、各演算回路の演算結果に基づいて演算対象領域に
ついての相互相関値を算出する第４演算回路が接続され
ていることを特徴とするパターンマッチング回路。 - 【請求項２】 原画像に対するテンプレート画像の位置
を相対的に移動させつつ両画像の相互相関値を算出し
て、最大の相互相関値が得られるマッチング位置を探索
するパターンマッチング回路において、演算対象領域内
の画素毎の画像データｆijの総和を算出する第１演算回
路と、演算対象領域内の画素毎の画像データｆijの２乗
の総和を算出する第２演算回路と、演算対象領域内の各
画素の画像データｆijと対応する画素のテンプレート画
像データｔとの積の総和を算出する第３演算回路とを並
列に配備し、前記第１、第２及び第３演算回路は夫々、
相互に位置のずれた所定の複数の演算対象領域について
の前記演算を同時に行なう複数の回路部から構成され、
該第１、第２及び第３演算回路の出力端には、各演算回
路の演算結果に基づいて前記複数の演算対象領域につい
ての相互相関値を算出する第４演算回路が接続されてい
ることを特徴とするパターンマッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115619A JPH064672A (ja) | 1992-05-08 | 1992-05-08 | パターンマッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115619A JPH064672A (ja) | 1992-05-08 | 1992-05-08 | パターンマッチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064672A true JPH064672A (ja) | 1994-01-14 |
Family
ID=14667143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4115619A Pending JPH064672A (ja) | 1992-05-08 | 1992-05-08 | パターンマッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014203851B4 (de) | 2014-03-03 | 2021-11-04 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Schaltungsanordnung |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49120545A (ja) * | 1973-02-12 | 1974-11-18 | ||
| JPH0498580A (ja) * | 1990-08-16 | 1992-03-31 | Nichiden Mach Ltd | パターン認識方法及びその装置 |
-
1992
- 1992-05-08 JP JP4115619A patent/JPH064672A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49120545A (ja) * | 1973-02-12 | 1974-11-18 | ||
| JPH0498580A (ja) * | 1990-08-16 | 1992-03-31 | Nichiden Mach Ltd | パターン認識方法及びその装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014203851B4 (de) | 2014-03-03 | 2021-11-04 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Schaltungsanordnung |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980407 |