JPH064672A - パターンマッチング回路 - Google Patents
パターンマッチング回路Info
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- JPH064672A JPH064672A JP4115619A JP11561992A JPH064672A JP H064672 A JPH064672 A JP H064672A JP 4115619 A JP4115619 A JP 4115619A JP 11561992 A JP11561992 A JP 11561992A JP H064672 A JPH064672 A JP H064672A
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Abstract
(57)【要約】
【目的】 微小画素ピッチによる高精度の演算を、従来
よりも短い時間で行なうことが出来るパターンマッチン
グ回路を提供する。 【構成】 演算対象領域内の画素毎の画像データfijの
総和を算出する第1マルチプライヤ&アキュムレータ6
と、演算対象領域内の画素毎の画像データfijの2乗の
総和を算出する第2マルチプライヤ&アキュムレータ7
と、演算対象領域内の各画素の画像データfijと対応す
る画素のテンプレート画像データtとの積の総和を算出
する第3マルチプライヤ&アキュムレータ8とを並列に
配備し、前記第1、第2及び第3マルチプライヤ&アキ
ュムレータの出力端には、これらの演算結果に基づいて
相互相関値を算出して、最大の相互相関値が得られるマ
ッチング位置を探索するCPU1が接続されている。
よりも短い時間で行なうことが出来るパターンマッチン
グ回路を提供する。 【構成】 演算対象領域内の画素毎の画像データfijの
総和を算出する第1マルチプライヤ&アキュムレータ6
と、演算対象領域内の画素毎の画像データfijの2乗の
総和を算出する第2マルチプライヤ&アキュムレータ7
と、演算対象領域内の各画素の画像データfijと対応す
る画素のテンプレート画像データtとの積の総和を算出
する第3マルチプライヤ&アキュムレータ8とを並列に
配備し、前記第1、第2及び第3マルチプライヤ&アキ
ュムレータの出力端には、これらの演算結果に基づいて
相互相関値を算出して、最大の相互相関値が得られるマ
ッチング位置を探索するCPU1が接続されている。
Description
【0001】
【産業上の利用分野】本発明は、画像処理による工業製
品の自動検査やロボットの視覚認識等に用いられるパタ
ーンマッチング回路に関するものである。
品の自動検査やロボットの視覚認識等に用いられるパタ
ーンマッチング回路に関するものである。
【0002】
【従来の技術】パターンマッチングは、処理対象とする
原画像に対して、予め設定したテンプレート画像を重ね
合わて移動させ、テンプレート画像が原画像に高い近似
度で重なる位置、即ちマッチング位置を検索するもので
あり、両画像の近似度の評価には、周知の相互相関値が
採用される。
原画像に対して、予め設定したテンプレート画像を重ね
合わて移動させ、テンプレート画像が原画像に高い近似
度で重なる位置、即ちマッチング位置を検索するもので
あり、両画像の近似度の評価には、周知の相互相関値が
採用される。
【0003】この場合、精度の高いパターンマッチング
を行なうには、原画像とテンプレート画像の画素ピッチ
(サンプリング間隔)を出来るだけ小さく設定する必要が
ある。
を行なうには、原画像とテンプレート画像の画素ピッチ
(サンプリング間隔)を出来るだけ小さく設定する必要が
ある。
【0004】
【発明が解決しようとする課題】しかしながら、前述の
如く微小画素ピッチでパターンマッチングを行なう場
合、データ量が膨大となって、演算に長い時間を必要と
する問題がある。これに対し、画素ピッチを粗くする
と、真のマッチンッグ位置を見逃す虞れがある。
如く微小画素ピッチでパターンマッチングを行なう場
合、データ量が膨大となって、演算に長い時間を必要と
する問題がある。これに対し、画素ピッチを粗くする
と、真のマッチンッグ位置を見逃す虞れがある。
【0005】本発明の目的は、微小画素ピッチによる高
精度の演算を、従来よりも短い時間で行なうことが出来
るパターンマッチング回路を提供することである。
精度の演算を、従来よりも短い時間で行なうことが出来
るパターンマッチング回路を提供することである。
【0006】
【課題を解決する為の手段】本発明に係る第1のパター
ンマッチング回路は、演算対象領域内の画素毎の画像デ
ータfijの総和を算出する第1演算回路と、演算対象領
域内の画素毎の画像データfijの2乗の総和を算出する
第2演算回路と、演算対象領域内の各画素の画像データ
fijと対応する画素のテンプレート画像データtとの積
の総和を算出する第3演算回路とを並列に配備してい
る。そして、第1、第2及び第3演算回路の出力端に
は、各演算回路の演算結果に基づいて演算対象領域につ
いての相互相関値を算出する第4演算回路が接続されて
いる。
ンマッチング回路は、演算対象領域内の画素毎の画像デ
ータfijの総和を算出する第1演算回路と、演算対象領
域内の画素毎の画像データfijの2乗の総和を算出する
第2演算回路と、演算対象領域内の各画素の画像データ
fijと対応する画素のテンプレート画像データtとの積
の総和を算出する第3演算回路とを並列に配備してい
る。そして、第1、第2及び第3演算回路の出力端に
は、各演算回路の演算結果に基づいて演算対象領域につ
いての相互相関値を算出する第4演算回路が接続されて
いる。
【0007】又、本発明に係る第2のパターンマチング
回路は、演算対象領域内の画素毎の画像データfijの総
和を算出する第1演算回路と、演算対象領域内の画素毎
の画像データfijの2乗の総和を算出する第2演算回路
と、演算対象領域内の各画素の画像データfijと対応す
る画素のテンプレート画像データtとの積の総和を算出
する第3演算回路とを並列に配備し、前記第1、第2及
び第3演算回路は夫々、相互に位置のずれた所定の複数
の演算対象領域についての前記演算を同時に行なう複数
の回路部から構成されている。そして、第1、第2及び
第3演算回路の出力端には、各演算回路の演算結果に基
づいて前記複数の演算対象領域についての相互相関値を
算出する第4演算回路が接続されている。
回路は、演算対象領域内の画素毎の画像データfijの総
和を算出する第1演算回路と、演算対象領域内の画素毎
の画像データfijの2乗の総和を算出する第2演算回路
と、演算対象領域内の各画素の画像データfijと対応す
る画素のテンプレート画像データtとの積の総和を算出
する第3演算回路とを並列に配備し、前記第1、第2及
び第3演算回路は夫々、相互に位置のずれた所定の複数
の演算対象領域についての前記演算を同時に行なう複数
の回路部から構成されている。そして、第1、第2及び
第3演算回路の出力端には、各演算回路の演算結果に基
づいて前記複数の演算対象領域についての相互相関値を
算出する第4演算回路が接続されている。
【0008】尚、上記の第1、第2及び第3演算回路は
夫々、周知のマルチプライヤ&アキュムレータを1或い
は複数個用いて構成出来る。
夫々、周知のマルチプライヤ&アキュムレータを1或い
は複数個用いて構成出来る。
【0009】
【作用】前記第1のパターンマッチング回路において
は、原画像とテンプレート画像の相互相関値算出の前半
過程で演算すべき3つのデータ、即ち、演算対象領域内
の画素毎の画像データfijの総和と、演算対象領域内の
画素毎の画像データfijの2乗の総和と、演算対象領域
内の各画素の画像データfijと対応する画素のテンプレ
ート画像データtとの積の総和が、第1、第2及び第3
演算回路によって同時に演算され、その後、第4演算回
路が、前記3つのデータを基礎として後半の演算を行な
い、両画像の相互相関値を算出する。ここで、比較的長
い時間を必要とする前半の演算が3つの演算回路によっ
て同時に行なわれるから、前半の演算に要する時間は、
同じ演算を単一の回路によって順次行なっていた従来と
比べて、少なくとも3分の1に短縮される。
は、原画像とテンプレート画像の相互相関値算出の前半
過程で演算すべき3つのデータ、即ち、演算対象領域内
の画素毎の画像データfijの総和と、演算対象領域内の
画素毎の画像データfijの2乗の総和と、演算対象領域
内の各画素の画像データfijと対応する画素のテンプレ
ート画像データtとの積の総和が、第1、第2及び第3
演算回路によって同時に演算され、その後、第4演算回
路が、前記3つのデータを基礎として後半の演算を行な
い、両画像の相互相関値を算出する。ここで、比較的長
い時間を必要とする前半の演算が3つの演算回路によっ
て同時に行なわれるから、前半の演算に要する時間は、
同じ演算を単一の回路によって順次行なっていた従来と
比べて、少なくとも3分の1に短縮される。
【0010】更に前記第2のパターンマチング回路にお
いては、原画像に対するテンプレート画像の位置が相互
にずれた複数の演算対象領域が設定されて、これら複数
の演算対象領域についての演算が同時に行なわれる。従
って、前半の演算に要する時間は、前記第1パターンマ
ッチング回路と同じ構成によって少なくも従来の3分の
1、更に前記複数(M個)の演算対象領域に設定によって
該複数分の1に短縮され、結果として演算時間は、同じ
演算を単一の回路によって順次行なっていた従来と比べ
て、少なくとも1/(3×M)に短縮される。
いては、原画像に対するテンプレート画像の位置が相互
にずれた複数の演算対象領域が設定されて、これら複数
の演算対象領域についての演算が同時に行なわれる。従
って、前半の演算に要する時間は、前記第1パターンマ
ッチング回路と同じ構成によって少なくも従来の3分の
1、更に前記複数(M個)の演算対象領域に設定によって
該複数分の1に短縮され、結果として演算時間は、同じ
演算を単一の回路によって順次行なっていた従来と比べ
て、少なくとも1/(3×M)に短縮される。
【0011】
【発明の効果】本発明に係るパターンマッチング回路に
よれば、微小画素ピッチによる高精度の演算を行なう場
合でも、演算時間を大幅に短縮することが出来る。
よれば、微小画素ピッチによる高精度の演算を行なう場
合でも、演算時間を大幅に短縮することが出来る。
【0012】
【実施例】以下、本発明の実施例につき、図面に沿って
詳述する。先ず、本実施例で採用する正規化された相互
相関値の算出式について説明する。ここで、図4に示す
如くテンプレート画像tは、画素数sが(M×N)の矩形
領域に設定されており、該領域内の任意位置(m,n)の
テンプレート画像データをt(m,n)で表わす。
詳述する。先ず、本実施例で採用する正規化された相互
相関値の算出式について説明する。ここで、図4に示す
如くテンプレート画像tは、画素数sが(M×N)の矩形
領域に設定されており、該領域内の任意位置(m,n)の
テンプレート画像データをt(m,n)で表わす。
【0013】一方、検査対象画像(原画像)fについては
図5の如く、テンプレート画像を重ねるべき演算対象領
域(M×N)の画像を代表点(i,j)で規定し、該代表点
を原点とする任意位置(m,n)の原画像データをf
ij(m,n)で表わす。
図5の如く、テンプレート画像を重ねるべき演算対象領
域(M×N)の画像を代表点(i,j)で規定し、該代表点
を原点とする任意位置(m,n)の原画像データをf
ij(m,n)で表わす。
【0014】この場合、正規化された相互相関値m
ij(−1≦mij≦1)は、数1で表わされる。
ij(−1≦mij≦1)は、数1で表わされる。
【0015】
【数1】
【0016】ここで、
【数2】
【0017】更にここで、
【数3】 とおくと、相互相関値mijは数4によって表わされる。
【0018】
【数4】
【0019】上記数3の演算を行なった後、数4の演算
を行なう過程で、少なくとも相互相関値が負の値となる
ことが判明すれば、その演算対象領域は検索の対象から
外し、該領域についての以後の演算は中止することが出
来る。
を行なう過程で、少なくとも相互相関値が負の値となる
ことが判明すれば、その演算対象領域は検索の対象から
外し、該領域についての以後の演算は中止することが出
来る。
【0020】即ち、上記数3に含まれる定数Kは常に正
の値をとるから、次の数5によって計算される値mij′
を定義し、この値の大小比較によって探索を進めればよ
い。
の値をとるから、次の数5によって計算される値mij′
を定義し、この値の大小比較によって探索を進めればよ
い。
【0021】
【数5】
【0022】又、演算過程で、数5に含まれる(C−A・
T/s)の値が負となれば、数4のmijも必ず負となる
から、数5についての以後の演算は不要となる。
T/s)の値が負となれば、数4のmijも必ず負となる
から、数5についての以後の演算は不要となる。
【0023】図1は、上記数4の相互相関値mijの算出
及びマッチング位置の探索を行なうパターンマッチング
回路を示しており、68000CPU(1)にはバス(2)
を介して、原画像を記憶すべき第1フレームメモリ(3)
と、テンプレート画像を記憶すべき第2フレームメモリ
(4)が接続され、第1フレームメモリ(3)には、画像デ
ータバスによって原画像データが接続される。
及びマッチング位置の探索を行なうパターンマッチング
回路を示しており、68000CPU(1)にはバス(2)
を介して、原画像を記憶すべき第1フレームメモリ(3)
と、テンプレート画像を記憶すべき第2フレームメモリ
(4)が接続され、第1フレームメモリ(3)には、画像デ
ータバスによって原画像データが接続される。
【0024】又、画像データバスにはゲート(5)を介し
て、第1、第2及び第3のTRW社製マルチプライヤ&
アキュムレータTCM2210(6)(7)(8)が接続さ
れ、これらのマルチプライヤ&アキュムレータ(6)(7)
(8)の出力端は前記68000バス(2)へ接続されてい
る。
て、第1、第2及び第3のTRW社製マルチプライヤ&
アキュムレータTCM2210(6)(7)(8)が接続さ
れ、これらのマルチプライヤ&アキュムレータ(6)(7)
(8)の出力端は前記68000バス(2)へ接続されてい
る。
【0025】第1マルチプライヤ&アキュムレータ(6)
は、数3のAの値を算出するものであって、一方の入力
端Xには“1”が接続され、他方の入力端Yには、第1
フレームメモリ(3)からゲート(5)を経て送られてくる
原画像データfijが接続されている。
は、数3のAの値を算出するものであって、一方の入力
端Xには“1”が接続され、他方の入力端Yには、第1
フレームメモリ(3)からゲート(5)を経て送られてくる
原画像データfijが接続されている。
【0026】第2マルチプライヤ&アキュムレータ(7)
は、数3のBの値を算出するものであって、両方の入力
端X、Yに、ゲート(5)を経た原画像データfijが接続
されている。
は、数3のBの値を算出するものであって、両方の入力
端X、Yに、ゲート(5)を経た原画像データfijが接続
されている。
【0027】又、第3マルチプライヤ&アキュムレータ
(8)は、数3のCの値を算出するものであって、一方の
入力端Xには第2フレームメモリ(4)からのテンプレー
ト画像データtが接続され、他方の入力端Yには原画像
データfijが接続されている。
(8)は、数3のCの値を算出するものであって、一方の
入力端Xには第2フレームメモリ(4)からのテンプレー
ト画像データtが接続され、他方の入力端Yには原画像
データfijが接続されている。
【0028】上記3個のマルチプライヤ&アキュムレー
タによる演算結果はバス(2)を経てCPU(1)へ供給さ
れる。
タによる演算結果はバス(2)を経てCPU(1)へ供給さ
れる。
【0029】図1に示すパターンマッチング回路の演算
手続きを図3に示す。先ず、演算に用いる3つの変数M
AX_M、MAX_X、MAX_Yを初期化(S1)した
後、前記3つのマルチプライヤ&アキュムレータ(6)
(7)(8)の並列処理によって、数3のA、B、Cの値を
算出(S2)する。この結果は、前記CPU(1)へ送られ
る。
手続きを図3に示す。先ず、演算に用いる3つの変数M
AX_M、MAX_X、MAX_Yを初期化(S1)した
後、前記3つのマルチプライヤ&アキュムレータ(6)
(7)(8)の並列処理によって、数3のA、B、Cの値を
算出(S2)する。この結果は、前記CPU(1)へ送られ
る。
【0030】次に、(C−A・T/s)の値が負であるか
否かを判断(S3)し、NOであれば、数5によって
mij′を算出(S4)する。
否かを判断(S3)し、NOであれば、数5によって
mij′を算出(S4)する。
【0031】そして、mij′がMAX_Mよりも大きい
か否かを判断(S5)し、YESであれば、mij′の値と
代表点位置(i,j)を記憶し、更に
か否かを判断(S5)し、YESであれば、mij′の値と
代表点位置(i,j)を記憶し、更に
【数6】MAX_M=mij′ MAX_X=i MAX_Y=j とおく(S6)。
【0032】前記ステップS3にてYESと判断された
とき、前記ステップS5にてNOと判断されたとき、或
いは前記ステップS6の処理終了後、全演算対象領域に
ついての演算が終了したか否かを判断(S7)し、NOで
あれば、テンプレート画像の位置を1画素分だけ移動
(S8)させて、前記ステップS2へ戻る。
とき、前記ステップS5にてNOと判断されたとき、或
いは前記ステップS6の処理終了後、全演算対象領域に
ついての演算が終了したか否かを判断(S7)し、NOで
あれば、テンプレート画像の位置を1画素分だけ移動
(S8)させて、前記ステップS2へ戻る。
【0033】前記ステップS7にてYESと判断された
ときは、算出されたmij′の値の内、最大値に基づき、
最大の相互相関値mijを算出(S9)する。そして、該最
大相互相互相関値mij及びその最大値が得られる代表点
の座標を出力(S10)して、手続きを終了するのである。
ときは、算出されたmij′の値の内、最大値に基づき、
最大の相互相関値mijを算出(S9)する。そして、該最
大相互相互相関値mij及びその最大値が得られる代表点
の座標を出力(S10)して、手続きを終了するのである。
【0034】例えばテンプレート画像の画素数が64×
64、原画像の画素数が100×100であって、1つ
の画素についての画像データが8ビットで表わされる場
合、数3のT及びKが計算済みのとき、全演算対象領域
についてのmij′の値を算出するには、前記A、B、C
の値の計算において、乗演算(f2、f×t)及び和演算
(Σf、Σf2、Σft)は夫々、
64、原画像の画素数が100×100であって、1つ
の画素についての画像データが8ビットで表わされる場
合、数3のT及びKが計算済みのとき、全演算対象領域
についてのmij′の値を算出するには、前記A、B、C
の値の計算において、乗演算(f2、f×t)及び和演算
(Σf、Σf2、Σft)は夫々、
【0035】
【数7】 642×2×(100−64)2=10,616,832回
【数8】 642×3×(100−64)2=15,925,248回 の演算処理が必要となる。
【0036】従来の68000マイクロプロセッサを用
いたパターンマチング回路においては、1回の和演算及
び乗演算に夫々0.75μs及び4μsの時間が必要であ
るから、前記演算処理には約53秒もの時間が必要とな
る。
いたパターンマチング回路においては、1回の和演算及
び乗演算に夫々0.75μs及び4μsの時間が必要であ
るから、前記演算処理には約53秒もの時間が必要とな
る。
【0037】これに対し、図1のパターンマッチング回
路によれば、Σf、Σf2、Σftの演算が3つのマル
チプライヤ&アキュムレータ(6)(7)(8)の並列処理に
よって実行され、該実行時間は0.4秒に過ぎない。
路によれば、Σf、Σf2、Σftの演算が3つのマル
チプライヤ&アキュムレータ(6)(7)(8)の並列処理に
よって実行され、該実行時間は0.4秒に過ぎない。
【0038】図2は、更に演算時間の短縮を図るべく構
成されたパターンマッチング回路を示している。尚、図
1の回路と同一構成要素については同一符号を付してい
る。
成されたパターンマッチング回路を示している。尚、図
1の回路と同一構成要素については同一符号を付してい
る。
【0039】図2のパターンマッチング回路において
は、図1のパターンマッチング回路を構成する1組の第
1、第2及び第3マルチプライヤ&アキュムレータが、
4組配備されている。
は、図1のパターンマッチング回路を構成する1組の第
1、第2及び第3マルチプライヤ&アキュムレータが、
4組配備されている。
【0040】第1組のマルチプライヤ&アキュムレータ
(61)(71)(81)には、図1の回路と同様に、ゲート(5)を
経て所定の演算対象領域の原画像データが供給されて、
該演算対象領域についてのΣf、Σf2、Σftの演算
が並列処理によって実行される。
(61)(71)(81)には、図1の回路と同様に、ゲート(5)を
経て所定の演算対象領域の原画像データが供給されて、
該演算対象領域についてのΣf、Σf2、Σftの演算
が並列処理によって実行される。
【0041】第2組のマルチプライヤ&アキュムレータ
(62)(72)(82)には、第1遅延回路(9)を経て1画素分だ
け水平方向に遅延された原画像データが供給されて、元
の演算対象領域から1画素分ずれた演算対象領域につい
てのΣf、Σf2、Σftの演算が並列処理によって実
行される。
(62)(72)(82)には、第1遅延回路(9)を経て1画素分だ
け水平方向に遅延された原画像データが供給されて、元
の演算対象領域から1画素分ずれた演算対象領域につい
てのΣf、Σf2、Σftの演算が並列処理によって実
行される。
【0042】第3組のマルチプライヤ&アキュムレータ
(63)(73)(83)には、第2遅延回路(91)を経て更に1画素
分だけ水平方向に遅延された原画像データが供給され
て、元の演算対象領域から2画素分ずれた演算対象領域
についてのΣf、Σf2、Σftの演算が並列処理によ
って実行される。
(63)(73)(83)には、第2遅延回路(91)を経て更に1画素
分だけ水平方向に遅延された原画像データが供給され
て、元の演算対象領域から2画素分ずれた演算対象領域
についてのΣf、Σf2、Σftの演算が並列処理によ
って実行される。
【0043】第4組のマルチプライヤ&アキュムレータ
(64)(74)(84)には、第3遅延回路(92)を経て更に1画素
分だけ水平方向に遅延された原画像データが供給され
て、元の演算対象領域から3画素分ずれた演算対象領域
についてのΣf、Σf2、Σftの演算が並列処理によ
って実行される。
(64)(74)(84)には、第3遅延回路(92)を経て更に1画素
分だけ水平方向に遅延された原画像データが供給され
て、元の演算対象領域から3画素分ずれた演算対象領域
についてのΣf、Σf2、Σftの演算が並列処理によ
って実行される。
【0044】上記12個のマルチプライヤ&アキュムレ
ータによる演算結果はバス(2)を経てCPU(1)へ供給
される。
ータによる演算結果はバス(2)を経てCPU(1)へ供給
される。
【0045】図2のパターンマッチング回路が実行する
処理手続きは基本的には図3と同様であって、ステップ
S2によるA、B、Cの計算が、前記4つの演算領域に
ついて同時に実行される点が特徴である。
処理手続きは基本的には図3と同様であって、ステップ
S2によるA、B、Cの計算が、前記4つの演算領域に
ついて同時に実行される点が特徴である。
【0046】従って、Σf、Σf2、Σftの演算の実
行時間は更に0.1秒に短縮されることになり、高速且
つ高精度のパターンマッチングが実現される。
行時間は更に0.1秒に短縮されることになり、高速且
つ高精度のパターンマッチングが実現される。
【0047】上記実施例の説明は、本発明を説明するた
めのものであって、特許請求の範囲に記載の発明を限定
し、或は範囲を減縮する様に解すべきではない。又、本
発明の各部構成は上記実施例に限らず、特許請求の範囲
に記載の技術的範囲内で種々の変形が可能であることは
勿論である。
めのものであって、特許請求の範囲に記載の発明を限定
し、或は範囲を減縮する様に解すべきではない。又、本
発明の各部構成は上記実施例に限らず、特許請求の範囲
に記載の技術的範囲内で種々の変形が可能であることは
勿論である。
【図1】本発明に係るパターンマッチング回路の第1の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図2】本発明に係るパターンマッチング回路の第2の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図3】回路動作を表わすフローチャートである。
【図4】テンプレート画像の説明図である。
【図5】原画像の説明図である。
(1) CPU (3) フレームメモリ (4) フレームメモリ (6) 第1マルチプライヤ&アキュムレータ (7) 第2マルチプライヤ&アキュムレータ (8) 第3マルチプライヤ&アキュムレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河田 宏 大阪府守口市京阪本通2丁目18番地 三洋 電機株式会社内 (72)発明者 大隈 正人 大阪府守口市京阪本通2丁目18番地 三洋 電機株式会社内
Claims (2)
- 【請求項1】 原画像に対するテンプレート画像の位置
を相対的に移動させつつ両画像の相互相関値を算出し
て、最大の相互相関値が得られるマッチング位置を探索
するパターンマッチング回路において、演算対象領域内
の画素毎の画像データfijの総和を算出する第1演算回
路と、演算対象領域内の画素毎の画像データfijの2乗
の総和を算出する第2演算回路と、演算対象領域内の各
画素の画像データfijと対応する画素のテンプレート画
像データtとの積の総和を算出する第3演算回路とを並
列に配備し、前記第1、第2及び第3演算回路の出力端
には、各演算回路の演算結果に基づいて演算対象領域に
ついての相互相関値を算出する第4演算回路が接続され
ていることを特徴とするパターンマッチング回路。 - 【請求項2】 原画像に対するテンプレート画像の位置
を相対的に移動させつつ両画像の相互相関値を算出し
て、最大の相互相関値が得られるマッチング位置を探索
するパターンマッチング回路において、演算対象領域内
の画素毎の画像データfijの総和を算出する第1演算回
路と、演算対象領域内の画素毎の画像データfijの2乗
の総和を算出する第2演算回路と、演算対象領域内の各
画素の画像データfijと対応する画素のテンプレート画
像データtとの積の総和を算出する第3演算回路とを並
列に配備し、前記第1、第2及び第3演算回路は夫々、
相互に位置のずれた所定の複数の演算対象領域について
の前記演算を同時に行なう複数の回路部から構成され、
該第1、第2及び第3演算回路の出力端には、各演算回
路の演算結果に基づいて前記複数の演算対象領域につい
ての相互相関値を算出する第4演算回路が接続されてい
ることを特徴とするパターンマッチング回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4115619A JPH064672A (ja) | 1992-05-08 | 1992-05-08 | パターンマッチング回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4115619A JPH064672A (ja) | 1992-05-08 | 1992-05-08 | パターンマッチング回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH064672A true JPH064672A (ja) | 1994-01-14 |
Family
ID=14667143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4115619A Pending JPH064672A (ja) | 1992-05-08 | 1992-05-08 | パターンマッチング回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH064672A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102014203851B4 (de) | 2014-03-03 | 2021-11-04 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Schaltungsanordnung |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49120545A (ja) * | 1973-02-12 | 1974-11-18 | ||
JPH0498580A (ja) * | 1990-08-16 | 1992-03-31 | Nichiden Mach Ltd | パターン認識方法及びその装置 |
-
1992
- 1992-05-08 JP JP4115619A patent/JPH064672A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49120545A (ja) * | 1973-02-12 | 1974-11-18 | ||
JPH0498580A (ja) * | 1990-08-16 | 1992-03-31 | Nichiden Mach Ltd | パターン認識方法及びその装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102014203851B4 (de) | 2014-03-03 | 2021-11-04 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Schaltungsanordnung |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980407 |