JPH0645608A - Thin-film transistor and semiconductor memory device using it - Google Patents
Thin-film transistor and semiconductor memory device using itInfo
- Publication number
- JPH0645608A JPH0645608A JP4199329A JP19932992A JPH0645608A JP H0645608 A JPH0645608 A JP H0645608A JP 4199329 A JP4199329 A JP 4199329A JP 19932992 A JP19932992 A JP 19932992A JP H0645608 A JPH0645608 A JP H0645608A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- tft
- silicon film
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims description 25
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 81
- 239000010408 film Substances 0.000 claims description 135
- 239000000758 substrate Substances 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 26
- 230000005260 alpha ray Effects 0.000 abstract description 10
- 230000015654 memory Effects 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000010410 layer Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000012857 radioactive material Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は薄膜トランジスタおよび
それを負荷素子として用いた半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a semiconductor memory device using the thin film transistor as a load element.
【０００２】[0002]
【従来の技術】従来のＭＯＳ型薄膜トランジスタ（以下
ＴＦＴと記す）について図２を参照して説明する。2. Description of the Related Art A conventional MOS type thin film transistor (hereinafter referred to as TFT) will be described with reference to FIG.
【０００３】図２に示すように、シリコン基板１の表面
にＣＶＤ法により厚さ５０〜１００ｎｍの酸化シリコン
膜２が形成されている。酸化シリコン膜２の表面に公知
の手段により厚さ１００〜１５０ｎｍの多結晶シリコン
膜からなるゲート電極３が形成されている。ゲート電極
３形成後にＣＶＤ法により酸化シリコン膜を１５〜３５
ｎｍの厚さに設けてゲート絶縁膜４を形成する。この
後、ＴＦＴのチャネル部用にＣＶＤ法により多結晶シリ
コン膜５を２０〜４０ｎｍの厚さに形成し、イオン注入
法により多結晶シリコン膜５にリンを１×１０12ｃｍ-2
〜１×１０13ｃｍ-2のドーズ量で導入した後にフォトレ
ジスト膜を使用して多結晶シリコン膜５の所望する領域
にイオン注入にてボロンを導入し、熱処理を行ないＴＦ
Ｔのドレイ領域６とソース領域７を形成する。しかる後
に図には示していないが層間絶縁膜，配線用金属膜等を
形成すればＴＦＴが完成する。As shown in FIG. 2, a silicon oxide film 2 having a thickness of 50 to 100 nm is formed on the surface of a silicon substrate 1 by a CVD method. A gate electrode 3 made of a polycrystalline silicon film having a thickness of 100 to 150 nm is formed on the surface of the silicon oxide film 2 by a known means. After forming the gate electrode 3, a silicon oxide film is formed by CVD to a thickness of 15 to 35.
The gate insulating film 4 is formed with a thickness of nm. After that, the polycrystalline silicon film 5 is formed to a thickness of 20 to 40 nm for the channel portion of the TFT by the CVD method, and phosphorus is added to the polycrystalline silicon film 5 by the ion implantation method at 1 × 10 12 cm −2.
After being introduced at a dose amount of ˜1 × 10 13 cm −2 , boron is introduced into a desired region of the polycrystalline silicon film 5 by ion implantation using a photoresist film, and heat treatment is performed to perform TF.
A drain region 6 and a source region 7 of T are formed. Then, although not shown in the figure, a TFT is completed by forming an interlayer insulating film, a wiring metal film, and the like.
【０００４】このようなＴＦＴをＣＭＯＳ ＳＲＡＭの
負荷素子として使用すると高集積化に有利であり、注目
されている。When such a TFT is used as a load element of a CMOS SRAM, it is advantageous for high integration, and is attracting attention.
【０００５】微細化，高集積化が進む半導体メモリにお
いて、近年のα線によるソフトエラーが大きな問題とな
っている。すなわち、チップの封止に用いるレジン等の
封止材、あるいはアルミニウム等の配線材の中に微量に
含まれている放射性物質から出るα線が半導体中に入射
し、α線の飛程に沿って電子−正孔体が発生し、そのキ
ャリアがＰＮ接合の空乏層電界によって拡散層に流れ込
み、メモリセルの情報を反転させてしまうという問題で
ある。ＳＲＡＭにおいては、このα線ソフトエラーに体
する耐性の高いメモリセル構造として、例えば特開平１
−１６６５５４号公報に次の様な構造が提案されてい
る。In semiconductor memories that are becoming finer and more highly integrated, soft errors due to α rays have become a serious problem in recent years. That is, α rays emitted from a radioactive material contained in a small amount in a sealing material such as a resin used for sealing a chip or a wiring material such as aluminum is incident on the semiconductor, and the α ray along a range of As a result, electron-hole bodies are generated, and the carriers flow into the diffusion layer due to the electric field of the depletion layer of the PN junction, and the information in the memory cell is inverted. In the SRAM, as a memory cell structure having a high resistance to the α-ray soft error, for example, Japanese Patent Laid-Open No. Hei 1
The following structure is proposed in Japanese Patent Laid-Open No. 166554.
【０００６】図３は従来の技術によるＳＲＡＭセルの平
面レイアウト図、図４は図３のＹ−Ｙ線断面図、図５は
この従来例の等価回路図である。FIG. 3 is a plan layout view of an SRAM cell according to the prior art, FIG. 4 is a sectional view taken along the line YY of FIG. 3, and FIG. 5 is an equivalent circuit diagram of this prior art example.
【０００７】Ｐ型シリコン基板１上に素子分離酸化膜１
４、厚さ１０〜２０ｎｍのゲート酸化膜１５、厚さ１０
０〜３００ｎｍのゲート電極１７ａ（または１７ｂ）、
Ｎ+拡散層１８ａ（または１８ｂ）が形成され、駆動用
ＮＭＯＳトランジスタＴ２（またはＴ１）を構成してい
る。駆動用ＮＭＯＳトランジスタＴ２（またはＴ１）の
ゲート電極１７ａ（または１７ｂ）は、接続孔１６ａ
（または１６ｂ）を通じて駆動用ＮＭＯＳトランジスタ
Ｔ１（またはＴ２）のドレインとなるＮ+ 拡散層１８ｂ
（または１８ａ）と接続している。その上に１００〜２
００ｎｍの厚さのＳｉＯ2 膜１９を介して、Ｐチャネル
ＴＦＴＴ３（またはＴ４）のチャネルとなるＮ型ポリシ
リコン膜３ａ（または３ｂ）、ソースとなるＰ型ポリシ
リコン膜４ａ（または４ｂ）、ドレインとなるＰ型ポリ
シリコン膜５ａ（または５ｂ）が厚さ１０〜１００ｎｍ
で形成され、さらにその上には１０〜１００ｎｍの厚さ
のＴＦＴのゲート酸化膜６を介してＴＦＴのゲート電極
７ａ（または７ｂ）が５０〜２００ｎｍ形成されてい
る。Ｐ型ポリシリコン膜４ａ（または４ｂ）は電源Ｖｃ
ｃに接続され、Ｐ型ポリシリコン膜５ａ（または５ｂ）
は接続孔２０ａ（または２０ｂ）でゲート電極１７ａ
（または１７ｂ）に、また接続孔２１ａ（または２１
ｂ）でＴＦＴのゲート電極７ｂ（または７ａ）に接続
し、ノードＮ１（またはＮ２）を形成している。An element isolation oxide film 1 is formed on a P-type silicon substrate 1.
4, gate oxide film 15 having a thickness of 10 to 20 nm, thickness 10
0 to 300 nm gate electrode 17a (or 17b),
The N + diffusion layer 18a (or 18b) is formed and constitutes the driving NMOS transistor T2 (or T1). The gate electrode 17a (or 17b) of the driving NMOS transistor T2 (or T1) has a connection hole 16a.
(Or 16b) to become the drain of the driving NMOS transistor T1 (or T2), the N + diffusion layer 18b
(Or 18a). 100-2 on it
An N-type polysilicon film 3a (or 3b) serving as a channel of the P-channel TFT T3 (or T4), a P-type polysilicon film 4a (or 4b) serving as a source, and a drain via the SiO 2 film 19 having a thickness of 00 nm. The P-type polysilicon film 5a (or 5b) to be the thickness is 10 to 100 nm
The gate electrode 7a (or 7b) of the TFT is further formed thereon with a thickness of 10 to 100 nm via the gate oxide film 6 of the TFT with a thickness of 50 to 200 nm. The P-type polysilicon film 4a (or 4b) is a power source Vc
P-type polysilicon film 5a (or 5b) connected to c
Is the gate electrode 17a at the connection hole 20a (or 20b).
(Or 17b) and the connection hole 21a (or 21
In b), the gate electrode 7b (or 7a) of the TFT is connected to form a node N1 (or N2).
【０００８】この構造においては、例えばノードＮ１が
ハイ，ノードＮ２がローレベルとなっているとき、Ｐチ
ャネルＴＦＴＴ３はオン状態にあるので、Ｎ型ポリシリ
コン膜３ａにはチャネルが形成され、ＴＦＴのゲート電
極７ａとの間に容量素子Ｃ１が構成される。これはノー
ドＮ１とＮ２の間の容量となり、ノードＮ１にα線が入
射して電荷が流れ込んでも、メモリセルの情報が反転す
るのを防ぐ働きをする。ノードＮ１がロー，ノードＮ２
がハイレベルの場合でもこれは同様である。In this structure, for example, when the node N1 is high and the node N2 is low, the P-channel TFT T3 is in the ON state, so that a channel is formed in the N-type polysilicon film 3a and the TFT of the TFT is formed. The capacitive element C1 is formed between the gate electrode 7a and the gate electrode 7a. This serves as a capacitance between the nodes N1 and N2, and functions to prevent the information in the memory cell from being inverted even if an α-ray is incident on the node N1 and a charge flows in. Node N1 is low, node N2
This is the same even when is at a high level.
【０００９】[0009]
【発明が解決しようとする課題】ＴＦＴのオフ電流はバ
ルクＭＯＳランジスタに比較して大きくその低減が望ま
れている。大規模化が進行しているＳＲＡＭにおいて負
荷として用いるＴＦＴにおいても同様である。従来のＴ
ＦＴでは例えば「電子情報通信学界技術研究報告」ＩＣ
Ｄ９１−３３，第７頁〜第１３頁にて開示されているよ
うにオフ電流を減少させるためにはＴＦＴのチャネル部
用多結晶シリコン膜を薄膜化することが有効である。し
かしながら多結晶シリコン膜の薄膜化はシート抵抗の増
大を招くためオン電流の減少が起きてしまうという問題
点があった。特にＳＲＡＭの負荷としてＴＦＴを使用す
る場合には通常、電源線の配線としてもＴＦＴのチャネ
ル部用多結晶シリコン膜を使用するためシート抵抗の増
大を起こさないよう多結晶シリコン膜の薄膜化には限界
があった。The off-state current of TFT is large compared with that of the bulk MOS transistor, and its reduction is desired. The same applies to TFTs used as a load in SRAMs that are becoming larger in scale. Conventional T
In FT, for example, "Electronic Information and Communication Science Technical Report" IC
As disclosed in D91-33, pages 7 to 13, it is effective to thin the polycrystalline silicon film for the channel portion of the TFT in order to reduce the off current. However, the thinning of the polycrystalline silicon film causes an increase in sheet resistance, which causes a problem that the on-current decreases. In particular, when a TFT is used as a load of an SRAM, a polycrystalline silicon film for a channel portion of the TFT is usually used as a wiring of a power supply line. Therefore, it is necessary to reduce the thickness of the polycrystalline silicon film so as not to increase the sheet resistance. There was a limit.
【００１０】また、従来のＳＲＡＭメモリセルにおいて
は、ノード間の容量を大きくし、α線ソフトエラーに対
する耐性を高めるには、ＴＦＴのゲート酸化膜６を薄く
しなくてはならない。しかし、例えば１０ｎｍのＴＦＴ
のゲート酸化膜を５ｎｍにしてノード間容量を倍にしよ
うとすると、ＴＦＴのゲート電極７ａ，７ａｂをエッチ
ングする際のストッパとしての効果を維持するのはもは
や困難である。またＴＦＴのリーク電流はＴＦＴのゲー
ト酸化膜を薄くすると増加する傾向があるため、むやみ
に薄くすることができない。従ってノード間容量を増加
させるのが困難であるという問題点があった。Further, in the conventional SRAM memory cell, the gate oxide film 6 of the TFT must be thinned in order to increase the capacitance between the nodes and enhance the resistance to the α-ray soft error. However, for example, a 10 nm TFT
If the gate oxide film of 5 is set to 5 nm to double the capacitance between nodes, it is no longer possible to maintain the effect as a stopper when etching the gate electrodes 7a and 7ab of the TFT. Further, the leakage current of the TFT tends to increase when the gate oxide film of the TFT is thinned, so that it cannot be unnecessarily thinned. Therefore, there is a problem that it is difficult to increase the capacity between nodes.
【００１１】[0011]
【課題を解決するための手段】本発明の薄膜トランジス
タは、半導体基板の一主面に絶縁膜を介して設けた第１
多結晶シリコン膜と、該第１多結晶シリコン膜上に第１
ゲート絶縁膜を介して設けたゲート電極と、該ゲート電
極上に第２ゲート絶縁膜を介して設けた第２多結晶シリ
コン膜と、該第２多結晶シリコン膜に設けたソース領域
およびドレイン領域と、前記第１多結晶シリコン膜に設
けたソース領域ドレイン領域とを有し、前記第１多結晶
シリコン膜のソース領域およびドレイン領域とそれぞれ
前記第２多結晶シリコン膜のソース領域およびドレイン
領域の少くとも一部分が接触するというものである。A thin film transistor of the present invention is a first thin film transistor provided on one main surface of a semiconductor substrate with an insulating film interposed therebetween.
A polycrystalline silicon film, and a first polycrystalline silicon film on the first polycrystalline silicon film.
A gate electrode provided via a gate insulating film, a second polycrystalline silicon film provided on the gate electrode via a second gate insulating film, and a source region and a drain region provided on the second polycrystalline silicon film And a source region and a drain region provided in the first polycrystalline silicon film, the source region and the drain region of the first polycrystalline silicon film and the source region and the drain region of the second polycrystalline silicon film, respectively. At least a part of it is in contact.
【００１２】また本発明の半導体記憶装置は、第１導電
型半導体基板の表面部に選択的に形成された第２導電型
ソース・ドレイン領域を有してなる第１駆動ＭＯＳトラ
ンジスタ、第２駆動ＭＯＳトランジスタ、前記第１駆動
ＭＯＳトランジスタのドレイン領域に接続される第１転
送ＭＯＳトランジスタおよび前記第２の駆動ＭＯＳトラ
ンジスタのドレイン領域に接続される第２の転送ＭＯＳ
トランジスタと、前記各トランジスタを覆う層間絶縁膜
に選択的に被着された第１多結晶シリコン膜、前記第２
多結晶シリコン膜を第２ゲート絶縁膜を介して覆うゲー
ト電極、前記ゲート電極を第２ゲート絶縁膜を介して覆
う第２多結晶シリコン膜を有し、前記第１多結晶シリコ
ン膜に設けたソース領域およびドレイン領域と前記第２
多結晶シリコン膜に設けたソース領域およびドレイン領
域をそれぞれ有する第１薄膜トランジスタならびに第２
薄膜トランジスタと、前記第１薄膜トランジスタのドレ
イン領域を前記第１駆動ＭＯＳトランジスタのドレイン
領域に結ぶ接続手段と、前記第２薄膜トランジスタのド
レイン領域を前記第２駆動ＭＯＳトランジスタのドレイ
ン領域に結ぶ接続手段とを有するＣＭＯＳ ＳＲＡＭセ
ルを含むというものである。Further, the semiconductor memory device of the present invention includes a first drive MOS transistor having a second conductivity type source / drain region selectively formed on the surface of a first conductivity type semiconductor substrate, and a second drive MOS transistor. MOS transistor, first transfer MOS transistor connected to drain region of the first drive MOS transistor, and second transfer MOS transistor connected to drain region of the second drive MOS transistor
A transistor, a first polycrystalline silicon film selectively deposited on an interlayer insulating film covering the transistors, and the second polycrystalline silicon film.
A gate electrode covering the polycrystalline silicon film via the second gate insulating film and a second polycrystalline silicon film covering the gate electrode via the second gate insulating film are provided, and the gate electrode is provided on the first polycrystalline silicon film. The source region and the drain region and the second
A first thin film transistor having a source region and a drain region respectively provided in a polycrystalline silicon film, and a second
A thin film transistor; connecting means connecting the drain region of the first thin film transistor to the drain region of the first drive MOS transistor; and connecting means connecting the drain region of the second thin film transistor to the drain region of the second drive MOS transistor. It includes a CMOS SRAM cell.
【００１３】[0013]
【実施例】図１（ａ），（ｂ）は本発明薄膜トランジス
タの第１の実施例の説明のための工程順断面図である。1 (a) and 1 (b) are sectional views in order of steps for explaining a first embodiment of a thin film transistor of the present invention.
【００１４】図１（ａ）に示すように、シリコン基板１
上にＣＶＤ法にて厚さ５０〜１００ｎｍの酸化シリコン
膜２を形成した後に第１多結晶シリコン膜３を１０〜２
０ｎｍの厚さに形成し、イオン注入法によりリンを１×
１０12ｃｍ-2〜１×１０13ｃｍ-2のドーズ量で導入した
後に所定の形状にパターニングを行なう。次にＣＶＤ法
により酸化シリコン膜を１５〜３５ｎｍの厚さに設けて
第１ゲート酸化膜６を形成する。この後、多結晶シリコ
ン膜を１００〜１５０ｎｍの厚さに設けてイオン注入法
により導電性を持たせた後にパターニングを行ないゲー
ト電極７を形成し、次にＣＶＤ法により厚さ１５〜３５
ｎｍの酸化シリコン膜を第２ゲート酸化膜８として形成
する。As shown in FIG. 1A, a silicon substrate 1
After the silicon oxide film 2 having a thickness of 50 to 100 nm is formed on the first polycrystalline silicon film 3 by 10 to 2
It is formed to a thickness of 0 nm, and phosphorus is added 1 × by ion implantation.
After being introduced at a dose amount of 10 12 cm -2 to 1 × 10 13 cm -2 , patterning is performed into a predetermined shape. Next, a silicon oxide film is provided to a thickness of 15 to 35 nm by the CVD method to form the first gate oxide film 6. After that, a polycrystalline silicon film is provided to a thickness of 100 to 150 nm and is made conductive by an ion implantation method, and then patterned to form a gate electrode 7, and then a thickness of 15 to 35 is formed by a CVD method.
A silicon oxide film of nm thickness is formed as the second gate oxide film 8.
【００１５】次に図１（ｂ）に示したように第１多結晶
シリコン膜３のソース領域、ドレイン領域が形成される
領域上の所望する部分の第１，第２ゲート絶縁膜６，８
を除去し、スルーホール１２，１３を開口する。次にＣ
ＶＤ法により厚さ１０〜２０ｎｍの第２多結晶シリコン
膜９を形成し、１×１０12ｃｍ-2〜１×１０13ｃｍ-2の
リンを導入した後にフォトレジスト膜を用いたイオン注
入法により所望する領域にボロンを導入して熱処理を行
ない、ＴＦＴのソース領域４，１０とドレイン領域５，
１３を形成する。しかる後に、図示しないが層間絶縁
膜，配線用金属膜等を形成すればＴＦＴが完成する。Next, as shown in FIG. 1B, desired portions of the first and second gate insulating films 6 and 8 on the source and drain regions of the first polycrystalline silicon film 3 are formed.
Are removed and the through holes 12 and 13 are opened. Then C
A second polycrystalline silicon film 9 having a thickness of 10 to 20 nm is formed by the VD method, 1 × 10 12 cm −2 to 1 × 10 13 cm −2 of phosphorus is introduced, and then an ion implantation method using a photoresist film is performed. Then, boron is introduced into a desired region to perform heat treatment, and the source regions 4 and 10 and the drain region 5 of the TFT are
13 is formed. Thereafter, although not shown, an interlayer insulating film, a wiring metal film, and the like are formed to complete the TFT.
【００１６】ＴＦＴのゲート電極７の上部および下部に
設けた第１，第２多結晶シリコン膜をソース・ドレイン
領域で接触させることにより、第１，第２多結晶シリコ
ン膜を薄膜化したときのソース・ドレイン領域でのシー
ト抵抗増大を防止することができる。このため、第１，
第２多結晶シリコン膜を従来より薄膜化することが可能
となり、ＴＦＴのオフ電流を低減させることができる。
一般にＴＦＴのオン／オフ電流比はチャネル用多結晶シ
リコン膜を薄膜化することにより向上する。すなわち、
多結晶シリコン膜の薄膜化を行なうとオン電流の減少分
よりもオフ電流の減少分の方が大きいからである。本発
明ではオン電流をほとんど減少させることなくオフ電流
を減少させることが可能となるためオン／オフ電流比の
大幅な向上ができる。When thinning the first and second polycrystalline silicon films by contacting the first and second polycrystalline silicon films provided above and below the gate electrode 7 of the TFT in the source / drain regions, It is possible to prevent the sheet resistance from increasing in the source / drain regions. Therefore, the first
The second polycrystalline silicon film can be made thinner than before, and the off current of the TFT can be reduced.
Generally, the on / off current ratio of the TFT is improved by thinning the channel polycrystalline silicon film. That is,
This is because when the polycrystalline silicon film is thinned, the decrease amount of the off current is larger than the decrease amount of the on current. According to the present invention, the off current can be reduced with almost no decrease in the on current, so that the on / off current ratio can be greatly improved.
【００１７】図６，図７，図８は本発明薄膜トランジス
タの第２の実施例の説明のための工程順断面図である。FIGS. 6, 7 and 8 are sectional views in order of steps for explaining the second embodiment of the thin film transistor of the present invention.
【００１８】図６に示すように、第１の実施例と同様に
して、シリコン基板１上に酸化シリコン膜２，第１多結
晶シリコン膜３，第１ゲート酸化膜６を形成し、次に多
結晶シリコン膜を１００〜１５０ｎｍの厚さに設けてイ
オン注入法により導電性を持たせたのちに１５〜３５ｎ
ｍの厚さの酸化シリコン膜と１００〜１５０ｎｍの厚さ
の窒化シリコン膜８Ａを設け、パターニングによりＴＦ
Ｔのゲート電極７，第２ゲート酸化膜を形成する。As shown in FIG. 6, the silicon oxide film 2, the first polycrystalline silicon film 3 and the first gate oxide film 6 are formed on the silicon substrate 1 in the same manner as in the first embodiment. A polycrystalline silicon film having a thickness of 100 to 150 nm is provided to have conductivity by an ion implantation method, and then 15 to 35 n
A silicon oxide film having a thickness of m and a silicon nitride film 8A having a thickness of 100 to 150 nm are provided, and TF is formed by patterning.
A gate electrode 7 of T and a second gate oxide film are formed.
【００１９】次に図７に示したように厚さ１００〜１５
０ｎｍの酸化シリコン膜を設けた後に異方性エッチング
を行なってゲート電極７の側壁部分に酸化シリコン膜８
Ｂを残す。この後Ｈ3 ＰＯ4 を用いたウェットエッチン
グに法により、先に第２ゲート絶縁膜８上に設けた窒化
シリコン膜８Ａを除去する。Next, as shown in FIG.
After forming a 0 nm silicon oxide film, anisotropic etching is performed to form a silicon oxide film 8 on the side wall of the gate electrode 7.
Leave B. Thereafter, the silicon nitride film 8A previously provided on the second gate insulating film 8 is removed by a wet etching method using H 3 PO 4 .
【００２０】次に図８に示したように１０〜ｎｍの厚さ
の第２多結晶シリコン膜９を設けた後に１×１０12〜１
×１０13ｃｍ-2のリンを導入してから第２多結晶シリコ
ン膜９のパターニングを行なう。次にフォトレジスト膜
を用いてボロンを第１多結晶シリコン膜９に導入し８０
０〜９００℃の熱処理を行なうことによりＴＦＴのドレ
イン領域５，１１とソース領域４，１０を形成する。し
かる後に、図には示していないが層間絶縁膜，配線用金
属膜等を形成すればＴＦＴが完成する。Next, as shown in FIG. 8, after the second polycrystalline silicon film 9 having a thickness of 10 nm is formed, 1 × 10 12 -1 is formed.
The second polycrystalline silicon film 9 is patterned after introducing phosphorus of 10 13 cm -2 . Next, boron is introduced into the first polycrystalline silicon film 9 by using a photoresist film, and 80
By performing heat treatment at 0 to 900 ° C., the drain regions 5 and 11 and the source regions 4 and 10 of the TFT are formed. Thereafter, although not shown in the figure, a TFT is completed by forming an interlayer insulating film, a wiring metal film, and the like.
【００２１】第２の実施例ではゲート電極の寄生容量を
小さくできる利点がある。The second embodiment has an advantage that the parasitic capacitance of the gate electrode can be reduced.
【００２２】なお、以上のドレイン領域にオフセット構
造を設けない場合について説明したが、オフセット構造
を採用しても本発明によって得られる効果は何ら損われ
ない。また、チャネル領域を２つのゲート電極で挟んだ
ダブルゲート構造と組み合せてチャネル用第２多結晶シ
リコン膜上にさらに第２のＴＦＴゲート電極を設けるこ
とも可能であるし、この第２のＴＦＴゲート電極上にチ
ャネル用として第３の多結晶シリコン膜を設けても良
い。Although the case where the drain region is not provided with the offset structure has been described above, the effect obtained by the present invention is not lost even if the offset structure is adopted. It is also possible to further provide a second TFT gate electrode on the second polycrystalline silicon film for channel by combining with a double gate structure in which the channel region is sandwiched by two gate electrodes. A third polycrystalline silicon film may be provided on the electrode for the channel.
【００２３】図９（ａ）は本発明半導体記憶装置の第１
の実施例におけるＳＲＡＭセルの駆動用トランジスタの
配置を示す平面レイアウト図、図９（ｂ）は同じく負荷
用ＴＦＴの配置を示す平面レイアウト図、図１０は図９
のＸ−Ｘ線断面図、図１１は図９のＹ−Ｙ線断面図、図
１２は同じくＳＲＡＭセルの等価回路図である。FIG. 9A shows a first semiconductor memory device according to the present invention.
9B is a plan layout view showing the layout of the driving transistors of the SRAM cell in the embodiment of FIG. 9, FIG. 9B is a plan layout view showing the layout of the load TFTs, and FIG.
11 is a sectional view taken along line XX of FIG. 11, FIG. 11 is a sectional view taken along line YY of FIG. 9, and FIG. 12 is an equivalent circuit diagram of the SRAM cell.
【００２４】本実施例は薄膜トランジスタの第１の実施
例のＴＦＴをＳＲＡＭセルに適用した例である。The present embodiment is an example in which the TFT of the first embodiment of the thin film transistor is applied to an SRAM cell.
【００２５】駆動用ＭＯＳトランジスタ、ＴＦＴＴ３
（またはＴ４）のゲート電極７ａ，７ｂまでの構造は従
来の技術と同じである。本実施例ではさらにその上に、
厚さ１０〜１００ｎｍのＴＦＴＴ３（または４）のゲー
ト酸化膜８を介して、ＰチャネルＴＦＴＴ５（またはＴ
６）のチャネルとなるＮ型ポリシリコン膜９ａ（または
９ｂ）、ソースとなるＰ型ポリシリコン膜１０ａ（また
は１０ｂ）、ドレインとなるＰ型ポリシリコン膜１１
（または１１ｂ）が１０〜１００ｎｍの厚さに形成され
ている。そしてＰ型ポリシリコン膜４ａと１０ａ（また
は４ｂと１０ｂ）とは接続孔２２ｃ（または２２ｄ）で
接続し、ＴＦＴのゲート電極７ｂ（または７ａ）とＰ型
ポリシリコン膜１１ａ（または１１ｂ）とは接続孔２２
ａ（または２２ｂ）で接続している。従ってＰ型ポリシ
リコン膜５ａと１１ａ（または５ｂと１１ｂ）とはＴＦ
Ｔのゲート電極７ｂ（または７ａ）を介して接続されて
いることになる。Driving MOS transistor, TFTT3
The structure up to (or T4) gate electrodes 7a and 7b is the same as the conventional technique. In addition, in this embodiment,
Through the gate oxide film 8 of the TFT T3 (or 4) having a thickness of 10 to 100 nm, the P-channel TFT T5 (or T
6) N-type polysilicon film 9a (or 9b) serving as a channel, P-type polysilicon film 10a (or 10b) serving as a source, and P-type polysilicon film 11 serving as a drain
(Or 11b) is formed to a thickness of 10 to 100 nm. Then, the P-type polysilicon films 4a and 10a (or 4b and 10b) are connected by the connection hole 22c (or 22d), and the gate electrode 7b (or 7a) of the TFT and the P-type polysilicon film 11a (or 11b) are connected. Connection hole 22
It is connected by a (or 22b). Therefore, the P-type polysilicon films 5a and 11a (or 5b and 11b) are TF.
The gate electrode 7b (or 7a) of T is connected.
【００２６】この構造によれば、例えば、図１２に示す
ノードＮ１がハイレベル、ノードＮ２がローレベルにあ
るときには、ＰチャネルＴＦＴＴ３およびＴ５がオン状
態になり、ＴＦＴのゲート電極７ａとＮ型ポリシリコン
膜３ａとの間の容量素子Ｃ１の他に、ＴＦＴのゲート電
極７ａとＮ型ポリシリコン膜９ａとの間にも容量素子Ｃ
３が形成され、ノードＮ１とＮ２の間の容量として働
く。ＴＦＴのゲート酸化膜６と８の厚さが同程度なら
ば、ノード間容量は従来例に比べて２倍程度になり、α
線ソフトエラーに対する耐性を大きく高めることができ
る。ノードＮ１がロー、Ｎ２がハイレベルの時も同様
に、ノード容量Ｃ２，Ｃ４が働く。According to this structure, for example, when the node N1 shown in FIG. 12 is at the high level and the node N2 is at the low level, the P-channel TFTs T3 and T5 are turned on, and the gate electrode 7a of the TFT and the N-type poly are formed. In addition to the capacitive element C1 between the silicon film 3a and the capacitive element C1 between the gate electrode 7a of the TFT and the N-type polysilicon film 9a.
3 is formed and acts as a capacitance between the nodes N1 and N2. If the gate oxide films 6 and 8 of the TFT have the same thickness, the inter-node capacitance becomes about twice as large as that of the conventional example.
The resistance to line soft error can be greatly increased. Similarly, when the node N1 is low and N2 is high level, the node capacitances C2 and C4 work similarly.
【００２７】また、この構造はＰチャネルＴＦＴを並列
にしたことに相当し、オン電流も２倍程度に増加するの
で、これもα線ソフトエラーやノードリーク等に対する
耐性を高めるのに寄与する。Further, this structure corresponds to the arrangement of P-channel TFTs in parallel, and the on-current also increases by a factor of about 2, which also contributes to the enhancement of the resistance to α-ray soft error, node leakage, and the like.
【００２８】図１３（ａ）は本発明半導体記憶装置の第
２の実施例におけるＳＲＡＭセルの駆動用ＭＯＳトラン
ジスタの配置を示す平面レイアウト図、図１３（ｂ）は
同じく負荷用ＴＦＴの配置を示す平面レイアウト図、図
１４は図１３のＸ−Ｘ線断面図、図１５は等価回路図で
ある。FIG. 13 (a) is a plan layout diagram showing the layout of the driving MOS transistors of the SRAM cell in the second embodiment of the semiconductor memory device of the present invention, and FIG. 13 (b) also shows the layout of the load TFTs. FIG. 14 is a plane layout diagram, FIG. 14 is a sectional view taken along line XX of FIG. 13, and FIG. 15 is an equivalent circuit diagram.
【００２９】図９〜図１２を参照して説明した第２の実
施例との相違は、ゲート電極１７ａ，１７ｂの上にはＳ
ｉＯ2 膜１９を介して接地線２３が形成されていること
である。この接地線２３は厚さ１００〜２００ｎｍのシ
リサイド膜や低抵抗ポリシリコン膜で形成される。その
上には厚さ１０〜１００ｎｍのＳｉＯ2 膜２４を介し
て、ＰチャネルＴＦＴＴ３，Ｔ４，Ｔ５，Ｔ６が形成さ
れているのは前述の第１の実施例と同様である。この構
造によれば、例えば図１のノードＮ１がハイ、Ｎ２がロ
ーレベルの時には、容量素子Ｃ１，Ｃ３の他に、Ｎ型ポ
リシリコン膜３ａ、Ｐ型ポリシリコン膜４ａ，５ａと接
地線２３の間に容量素子Ｃ５ができ、これもα線ソフト
エラーに対する耐性を高める働きをする。ノードＮ１が
ロー、Ｎ２がハイレベルの時も同様で、第１の実施例よ
りもさらにα線ソフトエラーに強いメモリセルを得るこ
とができる。The difference from the second embodiment described with reference to FIGS. 9 to 12 is that S is formed on the gate electrodes 17a and 17b.
That is, the ground line 23 is formed via the iO 2 film 19. The ground line 23 is formed of a silicide film or a low resistance polysilicon film having a thickness of 100 to 200 nm. Thereon through a SiO 2 film 24 having a thickness of 10~100nm is is the same as in the first embodiment described above the P-channel TFT T3, T4, T5, T6 are formed. According to this structure, for example, when the node N1 in FIG. 1 is high and N2 is low level, in addition to the capacitors C1 and C3, the N-type polysilicon film 3a, the P-type polysilicon films 4a and 5a and the ground line 23 are provided. A capacitive element C5 is formed during this period, and this also serves to enhance the resistance to α-ray soft error. The same applies when the node N1 is low and N2 is high, and a memory cell that is more resistant to α-ray soft error than in the first embodiment can be obtained.
【００３０】[0030]
【発明の効果】以上の説明から明らかなように本発明の
ＴＦＴはゲート電極の上部および下部にチャネル用の多
結晶シリコン膜を設け、ソース・ドレイン領域で接触さ
せたことにより、ソース・ドレイン領域での多結晶シリ
コン膜のシート抵抗を増大させずに多結晶シリコン膜の
薄膜化が可能であるので、ＴＦＴのオフ電流を従来より
も低減できるだけでなく、オン／オフ電流比も向上させ
ることができ、ＴＦＴの性能を大幅に改善できるという
効果を有する。As is apparent from the above description, in the TFT of the present invention, the polycrystalline silicon film for the channel is provided on the upper and lower portions of the gate electrode, and the source / drain regions are contacted with each other. Since it is possible to reduce the thickness of the polycrystalline silicon film without increasing the sheet resistance of the polycrystalline silicon film in the above, it is possible not only to reduce the OFF current of the TFT as compared with the related art but also to improve the ON / OFF current ratio. This has the effect of significantly improving the performance of the TFT.
【００３１】また、本発明半導体記憶装置は、ＴＦＴの
ゲート電極の上下にチャネル部を設け、それをＳＲＡＭ
メモリセルに用いるため、セル面積を増加させず、また
ＴＦＴのゲート酸化膜を薄くすることなしにα線ソフト
エラーやノードリーク等に対する耐性を大きく高めるこ
とができる。また実施例３のように接地線とＴＦＴを重
ねて容量を設けることによりさらに前述の効果を高める
ことができる。Further, the semiconductor memory device of the present invention is provided with a channel portion above and below the gate electrode of the TFT, and the channel portion is formed into the SRAM.
Since it is used for a memory cell, it is possible to greatly increase the resistance to α-ray soft error, node leak, etc. without increasing the cell area and without thinning the gate oxide film of the TFT. Further, as in the third embodiment, the above-mentioned effect can be further enhanced by overlapping the ground line and the TFT to provide a capacitor.
【図１】本発明薄膜トランジスタの第１の実施例の説明
のための（ａ），（ｂ）に分図して示す工程順断面図で
ある。1A to 1C are cross-sectional views in order of the processes, which are separately illustrated in FIGS. 1A and 1B for explaining a first embodiment of a thin film transistor of the invention.
【図２】従来の薄膜トランジスタを示す断面図である。FIG. 2 is a cross-sectional view showing a conventional thin film transistor.
【図３】従来のＳＲＡＭセルを示す平面レイアウト図で
ある。FIG. 3 is a plan layout view showing a conventional SRAM cell.
【図４】図３のＹ−Ｙ線断面図である。FIG. 4 is a sectional view taken along line YY of FIG.
【図５】従来のＳＲＡＭセルの等価回路図である。FIG. 5 is an equivalent circuit diagram of a conventional SRAM cell.
【図６】本発明薄膜トランジスタの第２の実施例の説明
に使用する断面図である。FIG. 6 is a sectional view used to explain a second embodiment of the thin film transistor of the invention.
【図７】本発明薄膜トランジスタの第２の実施例の説明
に使用する断面図である。FIG. 7 is a sectional view used to describe a second embodiment of the thin film transistor of the invention.
【図８】本発明薄膜トランジスタの第２の実施例の説明
に使用する断面図である。FIG. 8 is a sectional view used for explaining a second embodiment of the thin film transistor of the invention.
【図９】本発明半導体記憶装置の第１の実施例のＳＲＡ
Ｍセルにおける駆動トランジスタの配置を示す平面レイ
アウト図（図９（ａ））および負荷ＴＦＴの配置を示す
平面レイアウト図（図９（ｂ））である。FIG. 9 is an SRA of the first embodiment of the semiconductor memory device of the present invention.
9A and 9B are a plan layout diagram (FIG. 9A) showing a layout of drive transistors in the M cell and a plan layout diagram (FIG. 9B) showing a layout of load TFTs.
【図１０】図９におけるＸ−Ｘ線断面図である。10 is a sectional view taken along line XX in FIG.
【図１１】図９におけるＹ−Ｙ線断面図である。11 is a cross-sectional view taken along the line YY in FIG.
【図１２】図９〜図１１で示されるＳＲＡＭセルの等価
回路図である。12 is an equivalent circuit diagram of the SRAM cell shown in FIGS. 9 to 11. FIG.
【図１３】本発明の半導体記憶装置の第２の実施例にお
けるＳＲＡＭセルの駆動トランジスタ党の配置を示す平
面レイアウト図（図１３（ａ））および負荷ＴＦＴの配
置を示す平面レイアウト図（図１３（ｂ）である。FIG. 13 is a plan layout diagram (FIG. 13 (a)) showing the layout of the drive transistor part of the SRAM cell in the second embodiment of the semiconductor memory device of the present invention and a plan layout diagram (FIG. 13) showing the layout of the load TFTs. It is (b).
【図１４】図１３におけるＸ−Ｘ線断面図である。14 is a sectional view taken along line XX in FIG.
【図１５】図１３，図１４で示されるＳＲＡＭセルの等
価回路図である。FIG. 15 is an equivalent circuit diagram of the SRAM cell shown in FIGS. 13 and 14.
１ Ｐ型シリコン基板 ２，１９，２４ ＳｉＯ2 膜 ３，３ａ，３ｂ，９，９ａ，９ｂ Ｎ型ポリシリコン
膜 ４，４ａ，４ｂ，５，５ａ，５ｂ，１０，１０ａ，１０
ｂ，１１，１１ａ，１１ｂ Ｐ型ポリシリコン膜 ６，８ ＴＦＴのゲート酸化膜 ７，７ａ，７ｂ ＴＦＴのゲート電極 １２，１３，１６ａ，１６ｂ，２０ａ，２０ｂ，２１
ａ，２１ｂ，２２ａ，２２ｂ，２２ｃ，２２ｄ 接続
孔 １４ 素子分離酸化膜 １５ ゲート酸化膜 １７ａ，１７ｂ ゲート電極 １８ａ，１８ｂ Ｎ+ 拡散層 ２３ 接地線 Ｔ１，Ｔ２ 駆動用ＮＭＯＳトランジスタ Ｔ３，Ｔ４，Ｔ５，Ｔ６ ＰチャネルＴＦＴ Ｎ１，Ｎ２ ノード Ｖｃｃ 電源 Ｃ１，Ｃ２ ＴＦＴのゲート電極７ａとＮ型ポリシリ
コン膜３ａとの間の容量 Ｃ３，Ｃ４ ＴＦＴのゲート電極７ａとＮ型ポリシリ
コン膜９ａとの間の容量 Ｃ５，Ｃ６ Ｎ型ポリシリコン膜３ａ，Ｐ型ポリシリ
コン膜４ａ，５ａとの接地線と間の容量1 P-type silicon substrate 2, 19, 24 SiO 2 film 3, 3a, 3b, 9, 9a, 9b N-type polysilicon film 4, 4a, 4b, 5, 5a, 5b, 10, 10a, 10
b, 11, 11a, 11b P-type polysilicon film 6,8 TFT gate oxide film 7, 7a, 7b TFT gate electrode 12, 13, 16a, 16b, 20a, 20b, 21
a, 21b, 22a, 22b, 22c, 22d Connection hole 14 Element isolation oxide film 15 Gate oxide film 17a, 17b Gate electrode 18a, 18b N + diffusion layer 23 Ground line T1, T2 Driving NMOS transistor T3, T4, T5 T6 P-channel TFT N1, N2 node Vcc power supply C1, C2 capacitance between the gate electrode 7a of the TFT and the N-type polysilicon film 3a C3, C4 capacitance between the gate electrode 7a of the TFT and the N-type polysilicon film 9a Capacitance between the C5, C6 N-type polysilicon film 3a and the P-type polysilicon films 4a, 5a and the ground line
Claims (3)
けた第１多結晶シリコン膜と、該第１多結晶シリコン膜
上に第１ゲート絶縁膜を介して設けたゲート電極と、該
ゲート電極上に第２ゲート絶縁膜を介して設けた第２多
結晶シリコン膜と、該第２多結晶シリコン膜に設けたソ
ース領域およびドレイン領域と、前記第１多結晶シリコ
ン膜に設けたソース領域およびドレイン領域とを有し、
前記第１多結晶シリコン膜のソース領域およびドレイン
領域とそれぞれ前記第２多結晶シリコン膜のソース領域
およびドレンイ領域の少くとも一部分が接触することを
特徴とする薄膜トランジスタ。1. A first polycrystalline silicon film provided on one main surface of a semiconductor substrate via an insulating film, and a gate electrode provided on the first polycrystalline silicon film via a first gate insulating film, A second polycrystalline silicon film provided on the gate electrode via a second gate insulating film, a source region and a drain region provided on the second polycrystalline silicon film, and a first polycrystalline silicon film provided on the first polycrystalline silicon film. A source region and a drain region,
A thin film transistor, wherein at least a part of the source region and the drain region of the first polycrystalline silicon film are in contact with the source region and the drain region of the second polycrystalline silicon film, respectively.
に形成された第２導電型ソース・ドレイン領域を有して
なる第１駆動ＭＯＳトランジスタ、第２駆動ＭＯＳトラ
ンジスタ、前記第１駆動ＭＯＳトランジスタのドレイン
領域に接続される第１転送ＭＯＳトランジスタおよび前
記第２駆動ＭＯＳトランジスタのドレイン領域に接続さ
れる第２転送ＭＯＳトランジスタと、前記各トランジス
タを覆う層間絶縁膜に選択的に被着された第１多結晶シ
リコン膜、前記第２多結晶シリコン膜を第２ゲート絶縁
膜を介して覆うゲート電極、前記ゲート電極を第２ゲー
ト絶縁膜を介して覆う第２多結晶シリコン膜を有し、前
記第１多結晶シリコン膜に設けたソース領域およびドレ
イン領域と前記第２多結晶シリコン膜に設けたソース領
域およびドレンイン領域をそれぞれ有する第１薄膜トラ
ンジスタならびに第２薄膜トランジスタと、前記第１薄
膜トランジスタのドレイン領域を前記第１駆動ＭＯＳト
ランジスタのドレイン領域に結ぶ接続手段と、前記第２
薄膜トランジスタのドレンイ領域を前記第２駆動ＭＯＳ
トランジスタのドレイン領域に結ぶ接続手段とを有する
ＣＭＯＳ ＳＲＡＭセルを含むことを特徴とする半導体
記憶装置。2. A first drive MOS transistor, a second drive MOS transistor, and a first drive MOS transistor having second conductivity type source / drain regions selectively formed on a surface portion of a first conductivity type semiconductor substrate. A first transfer MOS transistor connected to the drain region of the MOS transistor, a second transfer MOS transistor connected to the drain region of the second drive MOS transistor, and an interlayer insulating film covering each transistor are selectively deposited. A first polycrystalline silicon film, a gate electrode that covers the second polycrystalline silicon film via a second gate insulating film, and a second polycrystalline silicon film that covers the gate electrode through a second gate insulating film. A source region and a drain region provided in the first polycrystalline silicon film and a source region and a drain in provided in the second polycrystalline silicon film A first thin film transistor and a second thin film transistor each having a region, connecting means for connecting a drain region of the first thin film transistor to a drain region of the first drive MOS transistor, and the second thin film transistor
The drain region of the thin film transistor is used as the second driving MOS.
A semiconductor memory device comprising a CMOS SRAM cell having a connecting means connected to a drain region of a transistor.
スタとの間に接地線を構成する導電膜が設けられている
請求項２記載の半導体記憶装置。3. The semiconductor memory device according to claim 2, wherein a conductive film forming a ground line is provided between the drive MOS transistor and the thin film transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199329A JPH0645608A (en) | 1992-07-27 | 1992-07-27 | Thin-film transistor and semiconductor memory device using it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199329A JPH0645608A (en) | 1992-07-27 | 1992-07-27 | Thin-film transistor and semiconductor memory device using it |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645608A true JPH0645608A (en) | 1994-02-18 |
Family
ID=16405988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4199329A Pending JPH0645608A (en) | 1992-07-27 | 1992-07-27 | Thin-film transistor and semiconductor memory device using it |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645608A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02312271A (en) * | 1989-05-29 | 1990-12-27 | Hitachi Ltd | Semiconductor memory device and manufacture thereof |
| JPH04107859A (en) * | 1990-08-28 | 1992-04-09 | Sony Corp | Semiconductor memory |
-
1992
- 1992-07-27 JP JP4199329A patent/JPH0645608A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02312271A (en) * | 1989-05-29 | 1990-12-27 | Hitachi Ltd | Semiconductor memory device and manufacture thereof |
| JPH04107859A (en) * | 1990-08-28 | 1992-04-09 | Sony Corp | Semiconductor memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3057661B2 (en) | Semiconductor device | |
| US6063686A (en) | Method of manufacturing an improved SOI (silicon-on-insulator) semiconductor integrated circuit device | |
| JP3535615B2 (en) | Semiconductor integrated circuit device | |
| US5317178A (en) | Offset dual gate thin film field effect transistor | |
| US5973369A (en) | SRAM having P-channel TFT as load element with less series-connected high resistance | |
| JPH08204029A (en) | Semiconductor device and its manufacture | |
| JP2002329798A (en) | Semiconductor device | |
| US4622570A (en) | Semiconductor memory | |
| JPH05167043A (en) | Semiconductor device provided with improved insulated-gate transistor | |
| US6009010A (en) | Static semiconductor memory device having data lines in parallel with power supply lines | |
| US5844837A (en) | Static memory device including supplemental gate capacitance | |
| JP3074758B2 (en) | Static semiconductor memory device and method of manufacturing the same | |
| US6614068B1 (en) | SOI device with reversed stacked capacitor cell and body contact structure and method for fabricating the same | |
| JP2689923B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100344489B1 (en) | Manufacturing method of semiconductor integrated circuit device | |
| US5757031A (en) | Semiconductor static memory device having a TFT load | |
| JP2550119B2 (en) | Semiconductor memory device | |
| JPH0645608A (en) | Thin-film transistor and semiconductor memory device using it | |
| JP2959129B2 (en) | SRAM device and method of manufacturing the same | |
| JP2877069B2 (en) | Static semiconductor memory device | |
| JP4083468B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH06232372A (en) | Semiconductor storage device | |
| JP2621824B2 (en) | Method for manufacturing semiconductor device | |
| JP2621820B2 (en) | Static memory cell | |
| JP2003031697A (en) | Static random access memory and its manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980331 |