JPH0645602A - High-withstand voltage semiconductor device and its manufacture - Google Patents
High-withstand voltage semiconductor device and its manufactureInfo
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- JPH0645602A JPH0645602A JP5121257A JP12125793A JPH0645602A JP H0645602 A JPH0645602 A JP H0645602A JP 5121257 A JP5121257 A JP 5121257A JP 12125793 A JP12125793 A JP 12125793A JP H0645602 A JPH0645602 A JP H0645602A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、高耐圧ＭＯＳ型半導体
装置及びその製造方法、特に高耐圧ＭＯＳ型トランジス
タ装置と高耐圧拡散抵抗装置及びそれらの製造方法に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high breakdown voltage MOS type semiconductor device and a method of manufacturing the same, and more particularly to a high breakdown voltage MOS type transistor device, a high breakdown voltage diffusion resistance device and a method of manufacturing them.
【０００２】[0002]
【従来の技術】近年、半導体集積回路は微細化が進み、
ＭＯＳ型トランジスタやメモリー素子だけでなく周辺回
路や入出力回路等の半導体装置の微細化も進められてい
る。2. Description of the Related Art In recent years, semiconductor integrated circuits have been miniaturized,
Not only MOS type transistors and memory elements but also semiconductor devices such as peripheral circuits and input / output circuits are being miniaturized.
【０００３】高耐圧ＭＯＳ型半導体装置は、ビデオチュ
ーナー、ＣＤ、ＬＤ、電子レンジなどの家電製品の表示
用装置として使用されている蛍光表示管を駆動するため
のマイクロコントローラとして供されている。通常、蛍
光表示管の駆動には３０Ｖ程度の電源が必要である。こ
のため半導体装置には高耐圧の入出力回路が必要とな
る。また、表示用装置の大型化に伴い、高耐圧の入出力
回路の端子数は増加し、さらにその駆動電流も大容量化
している。これを満足しようとすると半導体集積回路チ
ップの周辺部を高耐圧の入出力回路が埋め尽くしてしま
う傾向にある。このためチップサイズを縮小化するため
には高耐圧入出力回路を縮小化することが不可欠であ
る。一般に、半導体装置を微細化すると、その耐圧が下
がる。このため、高耐圧の半導体装置には、耐圧をあげ
るために半導体装置の寸法をある程度以上大きくしなけ
ればならない。しかしこれは高耐圧の半導体装置を縮小
化することを困難にしている。The high-voltage MOS semiconductor device is used as a microcontroller for driving a fluorescent display tube used as a display device for home electric appliances such as video tuners, CDs, LDs, and microwave ovens. Usually, a power supply of about 30 V is required to drive the fluorescent display tube. Therefore, the semiconductor device requires an input / output circuit with high breakdown voltage. Further, as the size of the display device increases, the number of terminals of the high breakdown voltage input / output circuit increases, and the driving current thereof also increases in capacity. If this is to be satisfied, there is a tendency that the peripheral portion of the semiconductor integrated circuit chip is filled with high-voltage input / output circuits. Therefore, in order to reduce the chip size, it is essential to reduce the size of the high voltage input / output circuit. Generally, as a semiconductor device is miniaturized, its breakdown voltage is lowered. Therefore, in a high breakdown voltage semiconductor device, the dimensions of the semiconductor device must be increased to some extent or more in order to increase the breakdown voltage. However, this makes it difficult to reduce the size of the high breakdown voltage semiconductor device.
【０００４】従来の高耐圧拡散抵抗装置と高耐圧トラン
ジスタの構造断面図を図７に示す。ここでは、例として
Ｐ型の高耐圧半導体装置について説明する。半導体基板
１にはＮ型のシリコン基板または、Ｐ型半導体基板に作
られた拡散深さの深い低濃度のＮ型ウェル拡散層であ
る。通常、ＣＭＯＳに必要なＰ型ウェル、Ｎ型ウェルの
拡散は高温の熱処理で行い、拡散深さを３〜５μｍとす
る。この工程で得られるＰ型ウェル拡散層を、高耐圧拡
散抵抗装置の低濃度拡散層３として用いられることがあ
る。しかし、半導体基板１をＮ型の深いウェルで形成し
た場合には、耐圧を確保するために、その拡散深さを１
０μｍ以上としなくてはならない。拡散深さを１０μｍ
以上にするためには、高温の熱処理時間を６０時間以上
にする必要があり、量産に対して実用的でない。また、
低濃度拡散層３の拡散深さが３〜５μｍと深いため、拡
散抵抗装置のサイズを縮小化するのにも不利である。従
って半導体装置の微細化をはかるには、低濃度拡散層３
を形成するのに高温での熱処理時間を１時間程度にし、
その拡散深さを１〜３μｍ程度と浅くすることが必要で
ある。この場合、低濃度拡散層３はＮウェル内に形成す
ることも可能となる。このような高温での熱処理は、最
初のＰウェル、Ｎウェルを形成する拡散工程の後、追加
して行うことになる。さらに、この低濃度拡散層４に隣
接して低濃度拡散層３が周辺部に形成され、その外側の
周辺部にはゲート電極５が形成されている。一方、高耐
圧トランジスタのドレイン部は、高濃度拡散層２の周辺
部に低濃度拡散層３が設けられ、さらにその外側の周辺
部にゲート電極５が形成されている。この高濃度拡散層
２の形成は、通常のＣＭＯＳプロセスにおける高濃度の
ソースドレイン拡散層の形成工程で行われる。高耐圧拡
散抵抗装置で用いられる低濃度拡散層４は、高耐圧トラ
ンジスタのドレイン部には、使用されない。FIG. 7 shows a structural cross-sectional view of a conventional high withstand voltage diffusion resistance device and a high withstand voltage transistor. Here, a P-type high breakdown voltage semiconductor device will be described as an example. The semiconductor substrate 1 is an N-type silicon substrate or a low-concentration N-type well diffusion layer with a deep diffusion depth formed on a P-type semiconductor substrate. Usually, diffusion of the P-type well and N-type well required for CMOS is performed by high temperature heat treatment, and the diffusion depth is set to 3 to 5 μm. The P-type well diffusion layer obtained in this step may be used as the low concentration diffusion layer 3 of the high breakdown voltage diffusion resistance device. However, when the semiconductor substrate 1 is formed by an N-type deep well, its diffusion depth is set to 1 in order to secure the breakdown voltage.
It must be 0 μm or more. Diffusion depth 10 μm
To achieve the above, the heat treatment time at high temperature needs to be 60 hours or longer, which is not practical for mass production. Also,
Since the diffusion depth of the low-concentration diffusion layer 3 is as deep as 3 to 5 μm, it is also disadvantageous in reducing the size of the diffusion resistance device. Therefore, in order to miniaturize the semiconductor device, the low concentration diffusion layer 3
The heat treatment time at high temperature for about 1 hour to form
It is necessary to make the diffusion depth as shallow as 1 to 3 μm. In this case, the low concentration diffusion layer 3 can be formed in the N well. The heat treatment at such a high temperature is additionally performed after the first diffusion step for forming the P well and the N well. Further, a low-concentration diffusion layer 3 is formed in the peripheral portion adjacent to the low-concentration diffusion layer 4, and a gate electrode 5 is formed in the outer peripheral portion. On the other hand, in the drain portion of the high breakdown voltage transistor, the low concentration diffusion layer 3 is provided in the peripheral portion of the high concentration diffusion layer 2, and the gate electrode 5 is further formed in the peripheral portion outside thereof. The high-concentration diffusion layer 2 is formed in the high-concentration source / drain diffusion layer forming step in a normal CMOS process. The low concentration diffusion layer 4 used in the high breakdown voltage diffusion resistance device is not used in the drain portion of the high breakdown voltage transistor.
【０００５】[0005]
【発明が解決しようとする課題】上記従来の構成では、
高耐圧トランジスタは、蛍光表示管駆動用の出力電流を
多くとる必要からゲート幅は大きくしなければならな
い。このため、高耐圧拡散抵抗装置のサイズよりも、大
きくなっている。すなわち高耐圧部を縮小させるには、
高耐圧トランジスタを縮小化することが必須である。SUMMARY OF THE INVENTION In the above conventional configuration,
The high withstand voltage transistor must have a large gate width because it requires a large output current for driving the fluorescent display tube. Therefore, it is larger than the size of the high breakdown voltage diffusion resistance device. That is, in order to reduce the high breakdown voltage part,
It is essential to reduce the size of the high breakdown voltage transistor.
【０００６】本発明は上記課題を解決するためであり、
高耐圧の半導体装置の縮小化をするために、耐圧低下を
防ぐ構造及び製造方法を提供することを目的としてい
る。The present invention is to solve the above problems,
It is an object of the present invention to provide a structure and a manufacturing method for preventing reduction in breakdown voltage in order to reduce the size of a high breakdown voltage semiconductor device.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明の高耐圧半導体装置は、第一の導電型の半導
体基板中に形成された第二の導電型の高濃度拡散層と、
前記高濃度拡散層を覆うように形成された第二の導電型
の第一の低濃度拡散層と、前記第一の低濃度拡散層の前
記高濃度拡散層からの横方向のはみ出し寸法を、前記第
一の低濃度拡散層の前記高濃度拡散層からの深さ方向の
はみ出し寸法よりも短くし、前記高濃度拡散層に隣接し
て形成された第二の導電型の第二の低濃度拡散層と、前
記第二の低濃度拡散層が、前記第一の低濃度拡散層の横
方向のはみ出し寸法よりも長く形成されている。In order to achieve the above object, a high breakdown voltage semiconductor device of the present invention comprises a second conductivity type high concentration diffusion layer formed in a first conductivity type semiconductor substrate. ,
A second conductivity type first low-concentration diffusion layer formed so as to cover the high-concentration diffusion layer, and a lateral protrusion dimension of the first low-concentration diffusion layer from the high-concentration diffusion layer, A second conductivity type second low concentration formed adjacent to the high concentration diffusion layer by making the dimension of the first low concentration diffusion layer protruding from the high concentration diffusion layer in the depth direction shorter than the dimension. The diffusion layer and the second low-concentration diffusion layer are formed longer than the lateral protrusion size of the first low-concentration diffusion layer.
【０００８】また、上記目的を達成するために、本発明
の高耐圧半導体装置は、第一の導電型の半導体基板中に
形成された第二の導電型の高濃度拡散層と、前記高濃度
拡散層を覆うように形成された第二の導電型の第一の低
濃度拡散層と、前記第一の低濃度拡散層の前記高濃度拡
散層からの横方向のはみ出し寸法を、前記第一の低濃度
拡散層の前記高濃度拡散層からの深さ方向のはみ出し寸
法よりも短くし、前記高濃度拡散層に隣接して形成され
た第二の導電型の第二の低濃度拡散層と、前記第二の低
濃度拡散層が、前記第一の低濃度拡散層の横方向のはみ
出し寸法よりも長く形成されており、前記半導体基板上
に絶縁膜を介してゲート電極が形成されており、前記ゲ
ート電極が少なくとも前記高濃度拡散層上に形成されて
いる。In order to achieve the above-mentioned object, a high breakdown voltage semiconductor device of the present invention comprises a second conductivity type high concentration diffusion layer formed in a first conductivity type semiconductor substrate and the high concentration semiconductor layer. A second conductivity type first low-concentration diffusion layer formed so as to cover the diffusion layer, and a lateral protrusion dimension of the first low-concentration diffusion layer from the high-concentration diffusion layer, A second conductivity type second low-concentration diffusion layer formed adjacent to the high-concentration diffusion layer, which is shorter than the protruding dimension of the low-concentration diffusion layer in the depth direction from the high-concentration diffusion layer; The second low-concentration diffusion layer is formed to be longer than the lateral protrusion dimension of the first low-concentration diffusion layer, and a gate electrode is formed on the semiconductor substrate via an insulating film. The gate electrode is formed on at least the high concentration diffusion layer.
【０００９】また、上記目的を達成するために、本発明
の高耐圧半導体装置は、ドレイン拡散層をとりまいて低
濃度拡散層が形成されており、前記第一の低濃度拡散層
の周辺にゲート電極がリング状に形成されおり、前記ゲ
ート電極の周囲にソース拡散層が形成され、前記ソース
拡散層の周囲に少なくとも厚い酸化膜が形成されてい
る。In order to achieve the above object, in the high breakdown voltage semiconductor device of the present invention, a low concentration diffusion layer is formed around the drain diffusion layer, and the low concentration diffusion layer is formed around the first low concentration diffusion layer. The gate electrode is formed in a ring shape, a source diffusion layer is formed around the gate electrode, and at least a thick oxide film is formed around the source diffusion layer.
【００１０】上記目的を達成するために、本発明の高耐
圧半導体装置の製造方法は、第一の導電型の半導体基板
中あるいは、第一の導電型の低濃度のウェル拡散層中
に、第二の導電型の低濃度と高濃度との拡散層をもつ高
耐圧トランジスタを形成する工程と、第二の導電型の拡
散層からなる高耐圧抵抗装置を形成する工程で、前記高
濃度の拡散層よりも拡散深さの深い第一の低濃度拡散層
を前記トランジスタと抵抗装置との両方に同時に、同一
工程で形成するとともに、オフセット拡散層となる第二
の導電型の第二の低濃度拡散層も前記トランジスタと抵
抗装置との両方に同時に、同一工程で形成する。In order to achieve the above object, a method of manufacturing a high breakdown voltage semiconductor device according to the present invention is characterized in that a first conductivity type semiconductor substrate or a first conductivity type low concentration well diffusion layer In the step of forming a high breakdown voltage transistor having a second conductivity type low concentration and high concentration diffusion layers, and in the step of forming a high breakdown voltage resistance device including a second conductivity type diffusion layer, the high concentration diffusion is performed. A first low-concentration diffusion layer having a diffusion depth larger than that of the layer is simultaneously formed in both the transistor and the resistance device in the same step, and a second low-concentration type of second conductivity type serving as an offset diffusion layer is formed. A diffusion layer is also formed in both the transistor and the resistance device at the same time in the same process.
【００１１】上記目的を達成するために、本発明の高耐
圧半導体装置の製造方法は、第一の導電型の半導体基板
中にＰ型のウェル拡散層及びＮ型のウェル拡散層を形成
し、その後ＣＭＯＳ用のウェル拡散層を形成し、前記半
導体基板中に前記半導体基板と反対導電型の低濃度ウェ
ル拡散層を形成する工程と、前記低濃度ウェル拡散層中
に、前記半導体基板と反対導電型の第一の低濃度拡散層
を形成し、次いでオフセット拡散層となる前記半導体基
板と反対導電型の第二の低濃度拡散層を、ゲート電極の
サイドウォール膜形成前に形成した後、ゲート電極のサ
イドウォール膜を形成し、その後ソース・ドレインとな
る高濃度拡散層を形成する。In order to achieve the above object, a method of manufacturing a high breakdown voltage semiconductor device of the present invention comprises forming a P type well diffusion layer and an N type well diffusion layer in a first conductivity type semiconductor substrate, After that, a step of forming a well diffusion layer for CMOS and forming a low concentration well diffusion layer of a conductivity type opposite to that of the semiconductor substrate in the semiconductor substrate, and a conductivity type opposite to the semiconductor substrate in the low concentration well diffusion layer. Type first low-concentration diffusion layer is formed, and then a second low-concentration diffusion layer having a conductivity type opposite to that of the semiconductor substrate to be an offset diffusion layer is formed before forming the sidewall film of the gate electrode. A sidewall film of the electrode is formed, and then a high-concentration diffusion layer to be the source / drain is formed.
【００１２】[0012]
【作用】本発明は、上記した構成及び製造方法をとるこ
とにより、ドレインエッヂ部における電界強度を低濃度
拡散層を追加することによって、緩和される。また高耐
圧トランジスタの耐圧特性をより向上させ、しかもオフ
セット拡散層側への低濃度拡散層のはみ出しをより小さ
くしている。このため、製造工程におけるマスクずれ
や、拡散深さのばらつきによる耐圧低下がなく、オフセ
ット寸法、ひいては高耐圧半導体装置全体の寸法をより
縮小化させることができるものである。According to the present invention, the electric field strength in the drain edge portion can be alleviated by adding the low-concentration diffusion layer by adopting the above-described structure and manufacturing method. Further, the breakdown voltage characteristics of the high breakdown voltage transistor are further improved, and the protrusion of the low concentration diffusion layer toward the offset diffusion layer side is further reduced. For this reason, there is no decrease in withstand voltage due to mask misalignment in the manufacturing process or variations in diffusion depth, and the offset dimension, and thus the overall withstand voltage semiconductor device dimension, can be further reduced.
【００１３】[0013]
【実施例】以下、本発明についての実施例についての説
明を図面を用いて行う。Embodiments of the present invention will be described below with reference to the drawings.
【００１４】図１では、主にドレインに付加する低濃度
拡散層の位置関係を説明する半導体装置の断面図を示
す。この高耐圧半導体装置は半導体基板１１または低濃
度の拡散深さの深いウェル拡散層に高濃度ドレイン拡散
層である高濃度拡散層１２、及びそれよりも拡散深さの
深い低濃度拡散層１３、高濃度拡散層１２に隣接するオ
フセット拡散層と呼ばれる低濃度拡散層１４で構成され
ている。ここで半導体基板１１には低濃度の拡散深さの
深いウェル拡散層を用いてもよい。本実施例では半導体
基板１１にＮ型の導電型であるシリコン基板を用いる。
半導体基板１１の不純物濃度は１０15〜１０16／ｃｍ3
である。不純物濃度が１０15／ｃｍ3より薄いとチャン
ネル間での耐圧が低くなって耐圧不良を生じる。また１
０16／ｃｍ3以上であると基板との耐圧不良が生じる。
高濃度拡散層１２はドレイン拡散層の一部として機能
し、その導電型はＰ型で、その深さは０.３〜０.６μｍ
程度である。不純物濃度は１０19〜１０20／ｃｍ3であ
る。さらに、その幅は４〜５μｍ以上に設定されてい
る。高濃度拡散層１２の幅をこの値より小さくすると、
エッヂ部分での耐圧が低下し、耐圧不良が発生する。ま
た、低濃度拡散層１３もまたドレイン拡散層の一部とし
て機能する。特に高濃度拡散層１２によるドレイン拡散
層の不純物濃度の勾配を緩和するために設けられてい
る。導電型はＰ型であり、深さは１〜３μｍ程度であ
る。不純物濃度の約１０16／ｃｍ3である。不純物濃度
が薄すぎると抵抗が高くなり、十分な電流が得られなく
なる。FIG. 1 is a sectional view of a semiconductor device for explaining the positional relationship of a low concentration diffusion layer mainly added to a drain. In this high breakdown voltage semiconductor device, a semiconductor substrate 11 or a well diffusion layer having a low concentration diffusion depth, a high concentration diffusion layer 12 which is a high concentration drain diffusion layer, and a low concentration diffusion layer 13 having a diffusion depth deeper than that, It is composed of a low concentration diffusion layer 14 called an offset diffusion layer adjacent to the high concentration diffusion layer 12. Here, a deep well diffusion layer having a low concentration diffusion depth may be used for the semiconductor substrate 11. In this embodiment, an N-type conductivity type silicon substrate is used as the semiconductor substrate 11.
The impurity concentration of the semiconductor substrate 11 is 10 15 to 10 16 / cm 3.
Is. If the impurity concentration is lower than 10 15 / cm 3 , the breakdown voltage between the channels becomes low, resulting in poor breakdown voltage. Again 1
If it is 0 16 / cm 3 or more, a withstand voltage defect with the substrate occurs.
The high-concentration diffusion layer 12 functions as a part of the drain diffusion layer, its conductivity type is P-type, and its depth is 0.3 to 0.6 μm.
It is a degree. The impurity concentration is 10 19 to 10 20 / cm 3 . Furthermore, the width is set to 4 to 5 μm or more. If the width of the high concentration diffusion layer 12 is made smaller than this value,
The breakdown voltage at the edge portion is lowered, and a breakdown voltage defect occurs. The low concentration diffusion layer 13 also functions as a part of the drain diffusion layer. In particular, it is provided in order to reduce the gradient of the impurity concentration of the drain diffusion layer due to the high concentration diffusion layer 12. The conductivity type is P type, and the depth is about 1 to 3 μm. The impurity concentration is about 10 16 / cm 3 . If the impurity concentration is too low, the resistance becomes high and a sufficient current cannot be obtained.
【００１５】Ｌ１は低濃度拡散層１３の高濃度拡散層１
２からの横方向へのはみ出し寸法である。Ｌ２は低濃度
拡散層１３の高濃度拡散層１２からの深さ方向へのはみ
出し寸法である。Ｌ３はオフセット拡散層である低濃度
拡散層１４のゲート電極端とドレインとの間の長さ、い
わゆるオフセット寸法である。L1 is the high concentration diffusion layer 1 of the low concentration diffusion layer 13.
It is the lateral protrusion dimension from 2. L2 is a dimension of the low concentration diffusion layer 13 protruding from the high concentration diffusion layer 12 in the depth direction. L3 is the length between the gate electrode end and the drain of the low-concentration diffusion layer 14, which is the offset diffusion layer, which is a so-called offset dimension.
【００１６】高耐圧トランジスタでは、低濃度拡散層１
４の端の上部にゲート電極１５が形成される。低濃度拡
散層１４の端部はゲート電極１５の端部と一致するか、
あるいはゲート電極１５側に入り込むことが必要であ
る。もしゲート電極１５との間にスペースがあると、電
流が流れ難くなり出力電流の特性に不良が生じる。この
ためゲート電極１５の側面にあるサイドウォール膜２４
を形成する前に、低濃度拡散層１４を形成しておくこと
が必要である。In the high breakdown voltage transistor, the low concentration diffusion layer 1
The gate electrode 15 is formed on the upper part of the edge of 4. Does the end of the low concentration diffusion layer 14 coincide with the end of the gate electrode 15?
Alternatively, it is necessary to enter the gate electrode 15 side. If there is a space between the gate electrode 15 and the gate electrode 15, it becomes difficult for the current to flow, and the output current characteristic becomes defective. Therefore, the sidewall film 24 on the side surface of the gate electrode 15 is formed.
It is necessary to form the low-concentration diffusion layer 14 before forming.
【００１７】このデバイスの耐圧特性は、主として、高
濃度拡散層１２のエッヂ部における電界集中と、低濃度
拡散層１４の濃度、低濃度拡散層１４とゲート電極のエ
ッヂ部に生じる電界集中、さらにはゲート電極１５直下
に生じるチャンネル部でのパンチスルー耐圧などによっ
て決定される。特に、支配的なパラメータはオフセット
拡散層の寸法Ｌ３とその不純物濃度である。ここで高濃
度拡散層１２のエッヂ部とは、基板表面の端部及び基板
内部の端部の両方を指す。また電界集中は高濃度拡散層
１２に電圧を印加したときに発生する。特に電圧勾配が
急峻な所にあっては拡散層の角の部分で発生する。ま
た、低濃度拡散層１４側の電位がゲート電極１５の電位
より高い場合、電位勾配は低濃度拡散層１４とゲート電
極１５との間の距離が最も短い部分で急峻となり、電界
集中が生じる。チャンネル部でのパンチスルーはゲート
電極１５間の距離が短いか、基板濃度が薄いと生じ易
い。ドレイン拡散層の空乏層が横に伸びソース拡散層に
接触してパンチスルーが生じる。オフセット構造を持つ
高耐圧半導体装置の耐圧は主にＬ３の長さと不純物濃度
で決定される。オフセット抵抗またはピンチ抵抗と呼ば
れる低濃度拡散層１４の抵抗が、ドレイン拡散層に印加
された電圧を降下させている。抵抗の値は拡散層の両端
間の長さと抵抗率で決まる。このため寸法Ｌ３が長い程
抵抗の値は大きくなり、また不純物濃度が高い程抵抗の
値は小さくなり、電圧降下が小さくなる。The breakdown voltage characteristics of this device are mainly the electric field concentration in the edge portion of the high concentration diffusion layer 12, the concentration of the low concentration diffusion layer 14, the electric field concentration generated in the edge portion of the low concentration diffusion layer 14 and the gate electrode, and Is determined by the punch-through breakdown voltage or the like in the channel portion generated just below the gate electrode 15. Particularly, the dominant parameters are the dimension L3 of the offset diffusion layer and its impurity concentration. Here, the edge portion of the high-concentration diffusion layer 12 refers to both the end portion of the substrate surface and the end portion inside the substrate. The electric field concentration occurs when a voltage is applied to the high concentration diffusion layer 12. In particular, when the voltage gradient is steep, it occurs at the corner of the diffusion layer. When the potential on the low-concentration diffusion layer 14 side is higher than the potential on the gate electrode 15, the potential gradient becomes steep at the shortest distance between the low-concentration diffusion layer 14 and the gate electrode 15, and electric field concentration occurs. Punch through in the channel portion is likely to occur when the distance between the gate electrodes 15 is short or the substrate concentration is low. The depletion layer of the drain diffusion layer extends laterally and contacts the source diffusion layer to cause punch through. The breakdown voltage of a high breakdown voltage semiconductor device having an offset structure is mainly determined by the length of L3 and the impurity concentration. The resistance of the low concentration diffusion layer 14, which is called an offset resistance or a pinch resistance, causes the voltage applied to the drain diffusion layer to drop. The resistance value is determined by the length between both ends of the diffusion layer and the resistivity. Therefore, the longer the dimension L3, the larger the resistance value, and the higher the impurity concentration, the smaller the resistance value and the smaller the voltage drop.
【００１８】低濃度拡散層１４の不純物濃度は、イオン
注入量によってコントロールされる。イオン注入量を多
くすると、オフセット拡散層の抵抗が減少し、オフセッ
ト部での電圧降下が減り、ゲート電極１５のエッヂ部に
かかる電圧は高くなる。ゲート電極１５の耐圧は酸化膜
２１を介して半導体基板１１とゲート電極１５との間の
耐圧である。この耐圧は酸化膜２１の膜質と膜厚によっ
て決まる。耐圧が低いと酸化膜は破壊され、信頼性不良
が生じる。このためゲート電極１５に印加された電圧が
半導体基板１１中に抜けリーク電流が発生する。このよ
うにゲート電極１５のエッヂ部の耐圧によってトランジ
スタの耐圧が決定される。このためイオン注入量を多く
するとトランジスタの耐圧は減少してしまう。また、イ
オン注入量を下げると、低濃度拡散層１４の抵抗は大き
くなりオフセット部での電圧降下が大になる。このため
ゲート電極のエッヂ部に印加される電圧はゲート電極１
５のエッヂ部の耐圧より低くなる。このためトランジス
タの耐圧は向上する。しかし、イオン注入量をさらに下
げると、この耐圧は低下し始める。これは高濃度拡散層
１２のドレインエッヂ部１２ａでの低濃度拡散層１４の
濃度が薄くなりすぎ、ドレインエッヂ部１２ａでの電界
集中が大きくなるためである。これによってドレインエ
ッヂ部１２ａでの電界緩和が十分でなくなってしまう。The impurity concentration of the low concentration diffusion layer 14 is controlled by the ion implantation amount. When the ion implantation amount is increased, the resistance of the offset diffusion layer decreases, the voltage drop in the offset portion decreases, and the voltage applied to the edge portion of the gate electrode 15 increases. The breakdown voltage of the gate electrode 15 is the breakdown voltage between the semiconductor substrate 11 and the gate electrode 15 via the oxide film 21. This breakdown voltage is determined by the film quality and film thickness of the oxide film 21. If the withstand voltage is low, the oxide film is destroyed, resulting in poor reliability. Therefore, the voltage applied to the gate electrode 15 escapes into the semiconductor substrate 11 to generate a leak current. Thus, the breakdown voltage of the transistor is determined by the breakdown voltage of the edge portion of the gate electrode 15. Therefore, if the amount of ion implantation is increased, the breakdown voltage of the transistor will decrease. Further, when the ion implantation amount is reduced, the resistance of the low concentration diffusion layer 14 increases and the voltage drop in the offset portion increases. Therefore, the voltage applied to the edge portion of the gate electrode is
It becomes lower than the withstand voltage of the edge part of No. 5. Therefore, the breakdown voltage of the transistor is improved. However, when the ion implantation amount is further reduced, this breakdown voltage starts to decrease. This is because the concentration of the low concentration diffusion layer 14 in the drain edge portion 12a of the high concentration diffusion layer 12 becomes too thin, and the electric field concentration in the drain edge portion 12a becomes large. As a result, the electric field relaxation in the drain edge portion 12a becomes insufficient.
【００１９】これを防ぐには、低濃度拡散層１３をドレ
インエッヂ部１２ａの近傍のみに形成することが必要で
ある。低濃度拡散層１３によって、電界強度は緩和され
る。すなわちオフセット拡散層である低濃度拡散層１４
全体の不純物濃度が上がらないように、すなわち局所的
にドレイン拡散層のエッヂ部のみの不純物濃度を上げる
ために低濃度拡散層１３が形成されている。このとき、
低濃度拡散層１３の横方向へのはみ出し寸法Ｌ１が長く
なりすぎると、低濃度拡散層１３と低濃度拡散層１４と
の重なり部分が大きくなる。その部分では不純物濃度が
より高くなり、オフセット拡散層全体の抵抗が減少して
しまう。このためその耐圧は減少する。In order to prevent this, it is necessary to form the low concentration diffusion layer 13 only in the vicinity of the drain edge portion 12a. The low-concentration diffusion layer 13 relaxes the electric field strength. That is, the low concentration diffusion layer 14 which is an offset diffusion layer
The low-concentration diffusion layer 13 is formed so that the overall impurity concentration does not rise, that is, the impurity concentration of only the edge portion of the drain diffusion layer is locally increased. At this time,
If the lateral protrusion dimension L1 of the low-concentration diffusion layer 13 is too long, the overlapping portion between the low-concentration diffusion layer 13 and the low-concentration diffusion layer 14 becomes large. At that portion, the impurity concentration becomes higher and the resistance of the entire offset diffusion layer decreases. Therefore, the breakdown voltage is reduced.
【００２０】図２は、本発明における第２の実施例であ
る高耐圧拡散抵抗装置と高耐圧トランジスタの断面図を
示したものである。FIG. 2 is a sectional view of a high breakdown voltage diffusion resistance device and a high breakdown voltage transistor according to a second embodiment of the present invention.
【００２１】ドレインの高濃度拡散層１２の拡散深さよ
りも深い拡散深さをもつ低濃度拡散層１３を高耐圧抵抗
装置に設けている。また高耐圧トランジスタの高濃度拡
散層１２を含むまたは、覆うように設置されている。半
導体基板１１はＮ型のシリコン基板または低濃度の拡散
深さの深いＮ型ウェル拡散層である。半導体基板１１の
高耐圧トランジスタを形成する領域の所定領域に、高濃
度ドレイン拡散層となる高濃度拡散層１２が形成されて
いる。高濃度拡散層１２よりも深い拡散深さをもつ低濃
度拡散層１３が形成されている。低濃度拡散層１３は半
導体基板１１の他の高耐圧拡散抵抗装置が形成される領
域に形成されている。またそれらの高濃度不純物層１２
に隣接して、その左右にオフセット拡散層である低濃度
拡散層１４が形成されている。A low-concentration diffusion layer 13 having a diffusion depth deeper than the diffusion depth of the high-concentration diffusion layer 12 of the drain is provided in the high breakdown voltage resistance device. Further, it is installed so as to include or cover the high concentration diffusion layer 12 of the high breakdown voltage transistor. The semiconductor substrate 11 is an N-type silicon substrate or an N-type well diffusion layer having a low concentration and a deep diffusion depth. A high-concentration diffusion layer 12 serving as a high-concentration drain diffusion layer is formed in a predetermined region of the semiconductor substrate 11 where a high-voltage transistor is formed. A low-concentration diffusion layer 13 having a diffusion depth deeper than that of the high-concentration diffusion layer 12 is formed. The low-concentration diffusion layer 13 is formed in a region of the semiconductor substrate 11 where another high breakdown voltage diffusion resistance device is formed. Further, those high-concentration impurity layers 12
The low-concentration diffusion layer 14, which is an offset diffusion layer, is formed adjacent to and on the left and right.
【００２２】ここで、高耐圧拡散抵抗装置では、基板表
面に低濃度拡散層１４が形成されており、その中に低濃
度拡散層１４より深さの深い低濃度拡散層１３が形成さ
れている。一方、高耐圧トランジスタでは、高濃度拡散
層１２が低濃度拡散層１４内に形成されている。さらに
高濃度拡散層１２の周囲を囲むようにして、かつ低濃度
拡散層１４の一部を含んで低濃度拡散層１３が形成され
ている。高濃度拡散層１２の一方の側壁から低濃度拡散
層１３の同側の側壁までの距離を横方向のはみ出し寸法
Ｌ１で示す。また高濃度拡散層１２の底面から低濃度拡
散層１３の底面までの深さ方向の距離をはみ出し寸法Ｌ
２で示す。また高濃度拡散層１２の一方の側面に隣接し
た低濃度拡散層１４の横方向の距離をオフセット寸法Ｌ
３で示す。Here, in the high breakdown voltage diffusion resistance device, the low concentration diffusion layer 14 is formed on the substrate surface, and the low concentration diffusion layer 13 having a depth deeper than the low concentration diffusion layer 14 is formed therein. . On the other hand, in the high breakdown voltage transistor, the high concentration diffusion layer 12 is formed in the low concentration diffusion layer 14. Further, the low-concentration diffusion layer 13 is formed so as to surround the high-concentration diffusion layer 12 and include a part of the low-concentration diffusion layer 14. The distance from one side wall of the high concentration diffusion layer 12 to the same side wall of the low concentration diffusion layer 13 is indicated by a lateral protrusion size L1. The distance L in the depth direction from the bottom surface of the high concentration diffusion layer 12 to the bottom surface of the low concentration diffusion layer 13 is projected.
2 shows. Further, the lateral distance of the low-concentration diffusion layer 14 adjacent to one side surface of the high-concentration diffusion layer 12 is set to the offset dimension L.
3 shows.
【００２３】高耐圧拡散抵抗装置における、低濃度拡散
層１３の役割は、主に抵抗値を設定するのに用いられ
る。低濃度拡散層１３の拡散深さは、１〜３μｍであ
る。深くしすぎると高耐圧装置をウェル内に形成しよう
とする場合に、ウェルの拡散深さを十分に深くしておか
なくてはならず高温での熱処理時間を６０時間以上にし
ないと耐圧が十分に得られない。また、浅くしすぎる
と、曲率半径が小さくなり低濃度拡散層１３自身の耐圧
が出なくなる。このようなことから、低濃度拡散層１３
の拡散深さを１〜３μｍとしている。ここで本実施例で
は低濃度拡散層１３の抵抗値は約１００ｋΩとなる。The role of the low concentration diffusion layer 13 in the high breakdown voltage diffusion resistance device is mainly used for setting the resistance value. The diffusion depth of the low concentration diffusion layer 13 is 1 to 3 μm. If the depth is too deep, when the high breakdown voltage device is to be formed in the well, the diffusion depth of the well must be sufficiently deep, and the breakdown voltage is sufficient unless the heat treatment time at high temperature is set to 60 hours or more. Can't get to. If the depth is too shallow, the radius of curvature becomes small and the breakdown voltage of the low concentration diffusion layer 13 itself cannot be obtained. From this, the low-concentration diffusion layer 13
The diffusion depth of is 1 to 3 μm. Here, in this embodiment, the resistance value of the low concentration diffusion layer 13 is about 100 kΩ.
【００２４】高耐圧拡散抵抗装置において、Ｐ型の低濃
度拡散層１４を深さ０.２〜１μｍ、不純物濃度約１０
16／ｃｍ3で形成している。低濃度拡散層１４は抵抗装
置の制御用の拡散抵抗として用いる。また、Ｐ型の低濃
度拡散層１３は、深さ１〜３μｍ、不純物濃度約１０16
／ｃｍ3で形成されている。主たる機能は抵抗装置の拡
散抵抗として用いる。In the high withstand voltage diffusion resistance device, the P type low concentration diffusion layer 14 has a depth of 0.2 to 1 μm and an impurity concentration of about 10 μm.
It is formed with 16 / cm 3 . The low concentration diffusion layer 14 is used as a diffusion resistance for controlling the resistance device. The P type low concentration diffusion layer 13 has a depth of 1 to 3 μm and an impurity concentration of about 10 16.
It is formed in / cm 3. Its main function is to use it as a diffusion resistance of the resistance device.
【００２５】高耐圧抵抗装置の抵抗値は主として低濃度
拡散層１３で決定される。エッヂ部における耐圧を向上
させるために、半導体基板１１表面の浅い領域に低濃度
拡散層１４が補助的に追加され、抵抗値をも下げるよう
にコントロールされている。特に低濃度拡散層１４が表
面に形成されることで、表面側での不純物濃度が、低濃
度拡散層１３側では高くなり、印加する電圧を上げたと
きの基板バイアス効果による抵抗上昇を抑える働きをす
る。なぜなら抵抗が高すぎると、高電圧が印加されたと
き、空乏層の幅が大きくなり抵抗値が上昇するためであ
る。The resistance value of the high breakdown voltage resistance device is mainly determined by the low concentration diffusion layer 13. In order to improve the breakdown voltage in the edge portion, a low-concentration diffusion layer 14 is supplementarily added to the shallow region on the surface of the semiconductor substrate 11 and controlled so that the resistance value is also lowered. In particular, since the low-concentration diffusion layer 14 is formed on the surface, the impurity concentration on the front surface side becomes high on the low-concentration diffusion layer 13 side, and works to suppress the resistance increase due to the substrate bias effect when the applied voltage is increased. do. This is because if the resistance is too high, the width of the depletion layer increases and the resistance value increases when a high voltage is applied.
【００２６】半導体基板１１の高耐圧トランジスタには
低濃度拡散層１４から離間した位置に高濃度ソース拡散
層１６が形成されている。低濃度拡散層１４は高濃度拡
散層１２の両側に設けられているので、高濃度ソース拡
散層１６もそれぞれの低濃度拡散層１４に対して形成さ
れている。ここで電極として作用するＰ型の高濃度ソー
ス拡散層１６は、深さ０.３〜０.６μｍ、不純物濃度１
０19〜１０20／ｃｍ3で形成される。In the high breakdown voltage transistor of the semiconductor substrate 11, a high concentration source diffusion layer 16 is formed at a position separated from the low concentration diffusion layer 14. Since the low-concentration diffusion layers 14 are provided on both sides of the high-concentration diffusion layers 12, the high-concentration source diffusion layers 16 are also formed for the respective low-concentration diffusion layers 14. Here, the P-type high-concentration source diffusion layer 16 acting as an electrode has a depth of 0.3 to 0.6 μm and an impurity concentration of 1
It is formed at 0 19 to 10 20 / cm 3 .
【００２７】次に、高耐圧トランジスタと高耐圧拡散抵
抗装置とを電気的に分離するためにそれらの間に厚い酸
化膜１７が形成されている。Next, a thick oxide film 17 is formed between the high breakdown voltage transistor and the high breakdown voltage diffusion resistance device in order to electrically isolate them.
【００２８】半導体基板１１上には絶縁膜を介してゲー
ト電極１５が形成されている。高耐圧拡散抵抗装置では
低濃度拡散層１４の側端より厚い酸化膜１７にかけての
領域にゲート電極１５が形成されている。高耐圧拡散抵
抗装置では低濃度拡散層１４は低濃度拡散層１３の両側
に形成されているので、ゲート電極１５もまたそれぞれ
の低濃度拡散層１４の端部から形成されている。高耐圧
トランジスタでは、高濃度拡散層１２をドレインとし、
高濃度ソース拡散層１６をソースとするトランジスタが
形成されている。これらのソースとドレインとの間の基
板上に絶縁膜を介してゲート電極１５が形成されてい
る。ゲート電極１５の側壁にはサイドウォール膜１８が
形成されている。A gate electrode 15 is formed on the semiconductor substrate 11 via an insulating film. In the high breakdown voltage diffusion resistance device, the gate electrode 15 is formed in a region extending to the oxide film 17 thicker than the side end of the low concentration diffusion layer 14. Since the low concentration diffusion layers 14 are formed on both sides of the low concentration diffusion layer 13 in the high breakdown voltage diffusion resistance device, the gate electrodes 15 are also formed from the end portions of the respective low concentration diffusion layers 14. In the high breakdown voltage transistor, the high concentration diffusion layer 12 is used as the drain,
A transistor having the high-concentration source diffusion layer 16 as a source is formed. A gate electrode 15 is formed on the substrate between these source and drain via an insulating film. A sidewall film 18 is formed on the sidewall of the gate electrode 15.
【００２９】ここで低濃度拡散層１３，１４を作る位置
によって、低濃度拡散層１３からゲート電極１５までの
距離が短くなると、耐圧の低下が生じるが、４μｍ以上
離れておれば問題はない。Here, if the distance from the low concentration diffusion layer 13 to the gate electrode 15 is shortened depending on the position where the low concentration diffusion layers 13 and 14 are formed, the breakdown voltage is lowered, but there is no problem if the distance is 4 μm or more.
【００３０】図３は図２の上面図である。図２は図３の
一点鎖線Ａ−Ｂの部分の断面図を示してある。図３は、
高耐圧トランジスタと高耐圧拡散抵抗装置とを同時に搭
載した高耐圧半導体装置の平面図を示す。FIG. 3 is a top view of FIG. FIG. 2 shows a cross-sectional view of a portion taken along alternate long and short dash line AB in FIG. Figure 3
A plan view of a high breakdown voltage semiconductor device in which a high breakdown voltage transistor and a high breakdown voltage diffusion resistance device are simultaneously mounted is shown.
【００３１】高耐圧半導体装置は長方形のドレイン拡散
層をとりまいて低濃度拡散層１４が形成されている。そ
の周辺にゲート電極１５がリング状に形成されている。
さらにその外周にソース拡散層１６が形成されている。
ゲート電極１５はソース拡散層１６とドレイン拡散層と
の間を流れる電流を制御している。一方、高耐圧抵抗装
置は低濃度拡散層１３を取り巻いて低濃度拡散層１４が
形成されている。この周囲にゲート電極１５が形成され
ている。低濃度拡散層１３には２つの電極である高濃度
拡散層１８，１９があり、この両者の電極間で拡散抵抗
としている。高濃度拡散層１８，１９は、金属電極とコ
ンタクトをとっている。ゲート電極１５が低濃度拡散層
１３，１４の外周に形成されているのは、高耐圧部であ
る低濃度拡散層１３，１４での耐圧の低下を防止するた
めに設けられている。すなわち低濃度拡散層１４が厚い
酸化膜１７と接しないようにするために、多結晶シリコ
ンのゲート電極１５を形成している。低濃度拡散層１４
を形成する際、ゲート電極１５をマスクとしてセルフア
ライメントでイオン注入を行う。In the high breakdown voltage semiconductor device, a low concentration diffusion layer 14 is formed by surrounding a rectangular drain diffusion layer. The gate electrode 15 is formed in a ring shape on the periphery thereof.
Further, the source diffusion layer 16 is formed on the outer periphery thereof.
The gate electrode 15 controls the current flowing between the source diffusion layer 16 and the drain diffusion layer. On the other hand, in the high breakdown voltage resistance device, the low concentration diffusion layer 13 is surrounded and the low concentration diffusion layer 14 is formed. A gate electrode 15 is formed around this. The low-concentration diffusion layer 13 has two electrodes, high-concentration diffusion layers 18 and 19, and a diffusion resistance is provided between these two electrodes. The high-concentration diffusion layers 18 and 19 are in contact with the metal electrodes. The gate electrode 15 is formed on the outer periphery of the low-concentration diffusion layers 13 and 14 in order to prevent the breakdown voltage from being lowered in the low-concentration diffusion layers 13 and 14 which are high breakdown voltage portions. That is, in order to prevent the low-concentration diffusion layer 14 from coming into contact with the thick oxide film 17, the gate electrode 15 of polycrystalline silicon is formed. Low concentration diffusion layer 14
At the time of forming, the ions are implanted by self-alignment using the gate electrode 15 as a mask.
【００３２】また、ゲート電極１５が厚い酸化膜１７の
一部を覆っているが、この重なりは１μｍ以上であり、
このゲート電極１５が厚い酸化膜１７と連続した絶縁膜
上に２μｍ以上あれば耐圧が低下するのを防ぐことがで
きる。また、ゲート電極１５をリング状にしているの
は、電流を多く取るためである。また、高耐圧部のドレ
イン拡散層を中心とし周りにソース拡散層１６を配置す
ることで耐圧の低下を防ぐことができる。なぜなら高耐
圧部であるドレイン拡散層と厚い酸化膜１７とが接する
と、厚い酸化膜１７の下に形成されたチャンネルストッ
パとなる拡散層での耐圧の低下が生じるためである。Further, the gate electrode 15 covers a part of the thick oxide film 17, but the overlap is 1 μm or more,
If the gate electrode 15 is 2 μm or more on the insulating film continuous with the thick oxide film 17, the breakdown voltage can be prevented from lowering. The reason why the gate electrode 15 is formed in a ring shape is to take a large amount of current. Further, by disposing the source diffusion layer 16 around the drain diffusion layer of the high breakdown voltage portion, it is possible to prevent the breakdown voltage from lowering. This is because when the drain diffusion layer, which is a high breakdown voltage portion, and the thick oxide film 17 are in contact with each other, the breakdown voltage of the diffusion layer formed under the thick oxide film 17 and serving as a channel stopper is reduced.
【００３３】高耐圧トランジスタのゲート電極１５の両
端にサイドウォール膜１８を形成しているのは、素子の
微細化によってパンチスルー耐圧が低下するため、それ
を防止するために設けている。すなわちサイドウォール
膜１８を形成することによって、ソース拡散層とドレイ
ン拡散層の横方向への広がりを抑えている。高耐圧拡散
抵抗装置では、このサイドウォール膜１８の有無はその
性能に影響せず、サイドウォール膜１８の形成工程にお
いて同時に作られてしまう。高耐圧トランジスタではサ
イドウォール膜１８があると、十分な電流が得られなく
なる。このためサイドウォール膜１８を形成する前に低
濃度拡散層１４を形成しておく。The sidewall film 18 is formed on both ends of the gate electrode 15 of the high breakdown voltage transistor in order to prevent the punch-through breakdown voltage from being lowered due to the miniaturization of the element. That is, by forming the sidewall film 18, the lateral diffusion of the source diffusion layer and the drain diffusion layer is suppressed. In the high withstand voltage diffusion resistance device, the presence or absence of the sidewall film 18 does not affect its performance, and the sidewall film 18 is simultaneously formed in the process of forming the sidewall film 18. In the high breakdown voltage transistor, if the sidewall film 18 is provided, a sufficient current cannot be obtained. Therefore, the low-concentration diffusion layer 14 is formed before forming the sidewall film 18.
【００３４】さらに、高耐圧トランジスタにおける低濃
度拡散層１４のオフセット寸法Ｌ３、高濃度拡散層１２
に対する、低濃度拡散層１３の横方向へのはみ出し寸法
Ｌ１、深さ方向へのはみ出し寸法Ｌ２は、第１の実施例
で説明した構造と同じ位置関係をもっている。Further, the offset dimension L3 of the low concentration diffusion layer 14 and the high concentration diffusion layer 12 in the high breakdown voltage transistor
In contrast, the lateral protrusion dimension L1 and the depth protrusion dimension L2 of the low-concentration diffusion layer 13 have the same positional relationship as the structure described in the first embodiment.
【００３５】本実施例においては図３の高耐圧トランラ
ジスタは、並列に複数個並べて出力電流をとっているの
に対して、高耐圧拡散抵抗装置は１つだけあればよい。In the present embodiment, the high breakdown voltage transistor of FIG. 3 is arranged in parallel to take the output current, whereas only one high breakdown voltage diffusion resistance device is required.
【００３６】以上のように、オフセツト拡散層となる低
濃度拡散層１４は、高耐圧トランジスタだけでなく、高
耐圧拡散抵抗装置にも形成され、高耐圧拡散抵抗装置の
抵抗及び電圧依存性をコントロールしている。オフセッ
ト拡散層となる低濃度拡散層１４を低濃度拡散層１３の
上に形成することで、表面の抵抗を下げることができ
る。このことから拡散抵抗装置の電極に高電圧が印加さ
れたとき、拡散層内の空乏層の広がり方は、表面側で少
なくなり、電圧による抵抗依存性がより小さくなる。こ
のため、高電圧を印加したときでも、その抵抗が極端に
高くなることはない。低濃度拡散層１４は、既に述べた
ように高耐圧トランジスタの耐圧をも制御している。イ
オン注入量を減らし低濃度拡散層１４の抵抗を上げてい
くと耐圧は、上がる傾向にあるが、その出力電流は減
る。As described above, the low concentration diffusion layer 14 serving as the offset diffusion layer is formed not only in the high breakdown voltage transistor but also in the high breakdown voltage diffusion resistance device, and controls the resistance and voltage dependence of the high breakdown voltage diffusion resistance device. is doing. By forming the low-concentration diffusion layer 14 serving as the offset diffusion layer on the low-concentration diffusion layer 13, the surface resistance can be reduced. From this, when a high voltage is applied to the electrodes of the diffusion resistance device, the depletion layer in the diffusion layer spreads less on the surface side, and the resistance dependence due to the voltage becomes smaller. Therefore, the resistance does not become extremely high even when a high voltage is applied. The low-concentration diffusion layer 14 also controls the breakdown voltage of the high breakdown voltage transistor as described above. As the ion implantation amount is reduced and the resistance of the low-concentration diffusion layer 14 is increased, the breakdown voltage tends to increase, but the output current thereof decreases.
【００３７】このように、本発明においては、低濃度拡
散層１３とオフセット拡散層となる低濃度拡散層１４
を、それぞれの工程において同時に高耐圧拡散抵抗装置
及び高耐圧トランジスタの両方に形成し、耐圧特性と出
力電流特性とを同時に制御している。As described above, in the present invention, the low-concentration diffusion layer 13 and the low-concentration diffusion layer 14 serving as the offset diffusion layer are formed.
Are simultaneously formed in both the high withstand voltage diffusion resistance device and the high withstand voltage transistor in each process, and the withstand voltage characteristic and the output current characteristic are simultaneously controlled.
【００３８】ここで拡散抵抗装置の寸法Ｌ３は、高耐圧
トランジスタの寸法Ｌ３（＝３μｍ）よりも大きめ（４
μｍ以上）にとって余裕を持たせてもよい。Here, the dimension L3 of the diffusion resistance device is larger than the dimension L3 (= 3 μm) of the high breakdown voltage transistor (4).
(μm or more) may have a margin.
【００３９】図４は、横方向へのはみ出し寸法Ｌ１と高
耐圧トランジスタの耐圧の関係を示したものである。図
には従来の構造の半導体装置での特性も同時に示した。FIG. 4 shows the relationship between the lateral protrusion dimension L1 and the breakdown voltage of the high breakdown voltage transistor. The figure also shows the characteristics of the conventional semiconductor device.
【００４０】はみ出し寸法Ｌ１が１μｍ以下では、従来
構造に比べて耐圧の向上がみられる。はみ出し寸法Ｌ１
が１μｍ以上はみ出すと、耐圧は低下してしまうことが
分かる。When the protrusion dimension L1 is 1 μm or less, the breakdown voltage is improved as compared with the conventional structure. Overhang dimension L1
It can be seen that the withstand voltage decreases if the value exceeds 1 μm.
【００４１】これより耐圧が向上するための位置関係
は、Ｌ２＞Ｌ１、Ｌ３＞Ｌ１＞０であればよい。すなわ
ち、横方向のはみ出し寸法Ｌ１は深さ方向のはみ出し寸
法Ｌ２よりも小さく、かつオフセット寸法Ｌ３はＬ１よ
りも十分に長くしておく。The positional relationship for improving the breakdown voltage may be L2> L1 and L3>L1> 0. That is, the lateral protrusion size L1 is smaller than the depth direction protrusion size L2, and the offset size L3 is sufficiently longer than L1.
【００４２】高耐圧トランジスタ耐圧とオフセット寸法
Ｌ３との関係について、図５に示す。The relationship between the high breakdown voltage transistor breakdown voltage and the offset dimension L3 is shown in FIG.
【００４３】高耐圧トランジスタのサイズを決めている
のは、主にゲート長とこのオフセット寸法Ｌ３である。
図には従来の構造の半導体装置での特性も同時に示し
た。The size of the high breakdown voltage transistor is mainly determined by the gate length and the offset dimension L3.
The figure also shows the characteristics of the conventional semiconductor device.
【００４４】図５からオフセット寸法Ｌ３が４μｍのと
き、従来構造の高耐圧トランジスタの耐圧は６５Ｖ程度
であるが、低濃度拡散層３を形成すると、その耐圧は１
０Ｖ程度向上することを示している。From FIG. 5, when the offset dimension L3 is 4 μm, the breakdown voltage of the high breakdown voltage transistor having the conventional structure is about 65 V. However, when the low concentration diffusion layer 3 is formed, the breakdown voltage is 1.
It shows that it is improved by about 0V.
【００４５】オフセット寸法Ｌ３が４μｍで従来構造で
の耐圧は−６５Ｖ程度である。蛍光表示管を駆動する外
部からの電源電圧は、−３０Ｖ程度であるが、浮遊容量
による、パルス・ノイズの発生を考慮すると、信頼性上
必要となる耐圧は−６０Ｖ程度と考えられる。このこと
からオフセット寸法Ｌ３を３μｍ以下にすると信頼性上
の保証が困難になってくる。製造上のばらつきを考慮す
ると、オフセット寸法Ｌ３は４μｍ程度必要となり、そ
れ以下の縮小化は困難となっていた。When the offset dimension L3 is 4 μm, the breakdown voltage in the conventional structure is about −65V. The power supply voltage from the outside for driving the fluorescent display tube is about -30V, but considering the occurrence of pulse noise due to the stray capacitance, the breakdown voltage required for reliability is considered to be about -60V. Therefore, if the offset dimension L3 is 3 μm or less, it becomes difficult to guarantee reliability. Considering manufacturing variations, the offset dimension L3 needs to be about 4 μm, and it has been difficult to reduce the offset dimension L3 or less.
【００４６】本発明を用いればオフセット寸法Ｌ３を４
μｍから３μｍまで縮小することができる。そのときの
耐圧は６５Ｖ以上となりパルスノイズに対する信頼性上
の特性も保証される。すなわち高耐圧の半導体装置の寸
法をより縮小できる。According to the present invention, the offset dimension L3 is set to 4
It can be reduced from μm to 3 μm. At that time, the withstand voltage becomes 65 V or higher, and the reliability characteristic against pulse noise is also guaranteed. That is, the size of the high breakdown voltage semiconductor device can be further reduced.
【００４７】図６は、本発明における第３の実施例であ
る高耐圧半導体装置の製造方法を説明する拡散工程フロ
ーを示す。FIG. 6 shows a diffusion process flow for explaining a method of manufacturing a high breakdown voltage semiconductor device according to the third embodiment of the present invention.
【００４８】本実施例において、半導体基板２１にはＰ
型半導体を使用し比抵抗は、１０から１５Ωｃｍを用い
た。しかし、Ｎ型半導体基板を用いても構わない。Ｐ型
半導体基板２１を使用する場合は、深いＮウェルを形成
してそのなかに、Ｐ型の高耐圧半導体装置を形成するこ
とになる。Ｎ型半導体基板を使用する場合には、深いＮ
ウェルはいらない。In this embodiment, the semiconductor substrate 21 has P
Type semiconductor was used, and the specific resistance was 10 to 15 Ωcm. However, an N-type semiconductor substrate may be used. When the P type semiconductor substrate 21 is used, a deep N well is formed and a P type high breakdown voltage semiconductor device is formed therein. When using an N-type semiconductor substrate, a deep N
I don't need a well.
【００４９】図６（ａ）では、まず半導体基板２１表面
に、厚い酸化膜２２を形成する。この後深いＮ型ウェル
２３を形成する領域をエッチングし酸化膜２２を除去す
る。次に薄い酸化膜２４を形成し、厚い酸化膜２２をマ
スクとして、リンイオンをイオン注入する。レジストを
除去してから温度１２００℃で５０数時間の拡散処理を
する。In FIG. 6A, first, a thick oxide film 22 is formed on the surface of the semiconductor substrate 21. After that, the region where the deep N-type well 23 is formed is etched to remove the oxide film 22. Next, a thin oxide film 24 is formed, and phosphorus ions are ion-implanted using the thick oxide film 22 as a mask. After removing the resist, diffusion treatment is performed at a temperature of 1200 ° C. for 50 hours or more.
【００５０】次に図６（ｂ）では、表面の酸化膜２２，
２４を除去してから薄い酸化膜とＳｉＮ膜を形成し、Ｐ
型ウェル領域２５となる領域のＳｉＮ膜を除去する。こ
の後、ボロンイオンをイオン注入し、酸化性の雰囲気で
拡散する。次にＳｉＮ膜を除去し、Ｎ型ウェル領域２６
が開くようにレジストマスクで覆い、リンイオン注入を
行った後、温度１２００℃で、３から５時間程度の拡散
を行う。Next, in FIG. 6B, the oxide film 22 on the surface,
After removing 24, a thin oxide film and a SiN film are formed.
The SiN film in the region that will become the mold well region 25 is removed. After that, boron ions are ion-implanted and diffused in an oxidizing atmosphere. Next, the SiN film is removed, and the N-type well region 26
Are covered with a resist mask so as to open, and phosphorus ions are implanted, and then diffusion is performed at a temperature of 1200 ° C. for about 3 to 5 hours.
【００５１】図６（ｃ）では、高耐圧部のＰ型の低濃度
拡散層２７を形成するために、高耐圧拡散抵抗装置と高
耐圧トランジスタとの領域にレジストマスクを用いて、
ボロンイオンをイオン注入する。その後温度１２００℃
で、１時間程度の熱処理をする。この時点で深いＮ型ウ
ェル２３の拡散深さは１０μｍ程度であり、ＣＭＯＳ用
のウェル拡散層の拡散深さは３〜５μｍ、高耐圧部のＰ
型の低濃度拡散層２７の拡散深さは１〜３μｍとなるよ
うにする。In FIG. 6C, a resist mask is used in the region of the high breakdown voltage diffusion resistance device and the high breakdown voltage transistor in order to form the P type low concentration diffusion layer 27 of the high breakdown voltage portion.
Boron ions are implanted. After that temperature 1200 ℃
Then, heat treatment is performed for about 1 hour. At this time, the diffusion depth of the deep N-type well 23 is about 10 μm, the diffusion depth of the CMOS well diffusion layer is 3 to 5 μm, and the P of the high breakdown voltage portion is P.
The low-concentration diffusion layer 27 of the mold has a diffusion depth of 1 to 3 μm.
【００５２】図６（ｄ）では、分離領域用の厚い酸化膜
２８を形成した後、ゲート酸化膜２９を形成する。高耐
圧部のゲート酸化膜３０は、通常のトランジスタ部の膜
厚よりも厚くしておく。次に、ゲート電極となるポリシ
リコン膜３１を形成する。レジストをマスクとしてゲー
ト電極パターンを、エッチングで形成する。In FIG. 6D, the gate oxide film 29 is formed after forming the thick oxide film 28 for the isolation region. The gate oxide film 30 of the high breakdown voltage portion is made thicker than the film thickness of a normal transistor portion. Next, a polysilicon film 31 to be a gate electrode is formed. A gate electrode pattern is formed by etching using the resist as a mask.
【００５３】図６（ｅ）では高耐圧部のオフセット拡散
層となるＰ型の低濃度拡散層３２を形成する。このた
め、ボロンイオン注入をレジストマスクなしで、全面に
行う。In FIG. 6E, a P-type low-concentration diffusion layer 32 to be the offset diffusion layer of the high breakdown voltage portion is formed. Therefore, boron ion implantation is performed on the entire surface without using a resist mask.
【００５４】ここでオフセット拡散層である低濃度拡散
層３２の形成を、ゲート側壁のサイドウォール膜３３を
形成する前に行うのは、拡散深さをより伸ばし耐圧を向
上させると共に、高耐圧トランジスタの出力電流を多く
とるためである。The low-concentration diffusion layer 32, which is an offset diffusion layer, is formed before forming the sidewall film 33 on the side wall of the gate, so that the diffusion depth can be further extended to improve the breakdown voltage and the high breakdown voltage transistor can be formed. This is because the output current of is large.
【００５５】図６（ｆ）では、Ｎ型トランジスタの領域
にレジストの窓を開け、ＬＤＤ（Lightly Doped Drai
n）形成用のリンイオン注入を行う。その後、軽い熱処
理を行う。次に、ゲート電極の側壁にサイドウォール膜
３３を形成する。その後Ｐ型の高濃度ドレイン層３４を
形成するために、レジストをマスクとして砒素イオン注
入を行う。この後レジストを除去し、再度レジストをマ
スクとしてＢＦ2イオン注入を行う。このようにしてＰ
型の高濃度ドレイン層３４が形成される。In FIG. 6F, a resist window is opened in the region of the N-type transistor and LDD (Lightly Doped Drai) is set.
n) Perform phosphorus ion implantation for formation. After that, a light heat treatment is performed. Next, the sidewall film 33 is formed on the sidewall of the gate electrode. Thereafter, in order to form the P-type high-concentration drain layer 34, arsenic ion implantation is performed using the resist as a mask. After that, the resist is removed, and BF 2 ion implantation is performed again using the resist as a mask. In this way P
A high-concentration drain layer 34 of the mold is formed.
【００５６】つぎにレジストを除去して薄い酸化膜を形
成する。さらに薄いＳｉＮ膜を形成して、ＢＰＳＧ膜な
どの層間絶縁膜を形成する。この後、温度９００℃程度
の熱処理を行う。この層間絶縁膜にコンタクト窓を形成
し、金属配線層を形成する。その上にパッシベーション
膜を形成する。Next, the resist is removed to form a thin oxide film. Further, a thin SiN film is formed to form an interlayer insulating film such as a BPSG film. After that, heat treatment at a temperature of about 900 ° C. is performed. A contact window is formed in this interlayer insulating film, and a metal wiring layer is formed. A passivation film is formed on it.
【００５７】[0057]
【発明の効果】以上述べてきたように、本発明における
高耐圧半導体装置及びその製造方法を実施することによ
り、高耐圧半導体装置の高耐圧入出力回路の半導体装置
の寸法、特に高耐圧トランジスタの縮小化に効果があ
り、横方向へのはみ出し寸法を抑えた低濃度拡散層をド
レイン部にも形成することで、半導体装置の寸法の縮小
化が図れる。しかも耐圧特性も劣化させない高耐圧半導
体装置を提供できる。As described above, by carrying out the high withstand voltage semiconductor device and the manufacturing method thereof according to the present invention, the dimensions of the semiconductor device of the high withstand voltage input / output circuit of the high withstand voltage semiconductor device, particularly, the high withstand voltage transistor The size of the semiconductor device can be reduced by forming a low-concentration diffusion layer that is effective in reducing the size and has a lateral protrusion size suppressed also in the drain portion. Moreover, it is possible to provide a high breakdown voltage semiconductor device that does not deteriorate the breakdown voltage characteristics.
【図１】本発明による高耐圧半導体装置の実施例の拡散
構造を示す断面図FIG. 1 is a cross-sectional view showing a diffusion structure of an embodiment of a high breakdown voltage semiconductor device according to the present invention.
【図２】本発明の高耐圧拡散抵抗装置と高耐圧トランジ
スタの断面図FIG. 2 is a cross-sectional view of a high breakdown voltage diffusion resistance device and a high breakdown voltage transistor of the present invention.
【図３】本発明の高耐圧拡散抵抗装置と高耐圧トランジ
スタの上面図FIG. 3 is a top view of a high breakdown voltage diffusion resistance device and a high breakdown voltage transistor of the present invention.
【図４】高耐圧トランジスタの耐圧と横方向へのはみ出
し寸法との関係を示す図FIG. 4 is a diagram showing a relationship between a breakdown voltage of a high breakdown voltage transistor and a lateral protrusion dimension.
【図５】高耐圧トランジスタの耐圧とオフセット寸法と
の関係を示す図FIG. 5 is a diagram showing a relationship between a breakdown voltage of a high breakdown voltage transistor and an offset dimension.
【図６】本発明の実施例における製造方法の拡散工程順
断面図FIG. 6 is a sectional view showing the order of diffusion steps in the manufacturing method according to the embodiment of the present invention.
【図７】従来の高耐圧半導体装置の拡散構造を示す断面
図FIG. 7 is a sectional view showing a diffusion structure of a conventional high breakdown voltage semiconductor device.
１１ 半導体基板 １２ 高濃度拡散層 １２ａ ドレインエッヂ部 １３，１４ 低濃度拡散層 11 semiconductor substrate 12 high-concentration diffusion layer 12a drain edge part 13, 14 low-concentration diffusion layer
Claims (12)
第二の導電型の高濃度拡散層と、前記高濃度拡散層を覆
うように形成された第二の導電型の第一の低濃度拡散層
と、前記第一の低濃度拡散層の前記高濃度拡散層からの
横方向のはみ出し寸法を、前記第一の低濃度拡散層の前
記高濃度拡散層からの深さ方向のはみ出し寸法よりも短
くし、前記高濃度拡散層に隣接して形成された第二の導
電型の第二の低濃度拡散層と、前記第二の低濃度拡散層
が、前記第一の低濃度拡散層の横方向のはみ出し寸法よ
りも長く形成されていることを特徴とする高耐圧半導体
装置。1. A high-concentration diffusion layer of a second conductivity type formed in a semiconductor substrate of a first conductivity type, and a first conductivity-type first layer formed so as to cover the high-concentration diffusion layer. The low-concentration diffusion layer and the lateral protrusion size of the first low-concentration diffusion layer from the high-concentration diffusion layer, in the depth direction of the first low-concentration diffusion layer from the high-concentration diffusion layer. The second conductive type second low-concentration diffusion layer formed adjacent to the high-concentration diffusion layer and having a length smaller than the protruding dimension, and the second low-concentration diffusion layer are the first low-concentration layers. A high breakdown voltage semiconductor device, characterized in that the diffusion layer is formed to be longer than the lateral protruding dimension.
であり、その深さは０.３〜０.６μｍであることを特徴
とする請求項１記載の高耐圧半導体装置。2. The high breakdown voltage semiconductor device according to claim 1, wherein the high-concentration diffusion layer is a part of the drain diffusion layer and has a depth of 0.3 to 0.6 μm.
１０20／ｃｍ3であることを特徴とする請求項１記載の
高耐圧半導体装置。Wherein the impurity concentration of the high concentration diffusion layer is 10 19 to
The high breakdown voltage semiconductor device according to claim 1, wherein the high withstand voltage semiconductor device is 10 20 / cm 3 .
となる部分の幅が４μｍ以上であることを特徴とする請
求項２記載の高耐圧半導体装置。4. The high breakdown voltage semiconductor device according to claim 2, wherein a width of a portion of the high concentration diffusion layer, which is a part of the drain diffusion layer, is 4 μm or more.
１μｍであることを特徴とする請求項１記載の高耐圧半
導体装置。5. The depth of the second low concentration diffusion layer is 0.2 to 0.2.
The high breakdown voltage semiconductor device according to claim 1, wherein the high breakdown voltage semiconductor device has a thickness of 1 μm.
０16／ｃｍ3であることを特徴とする請求項５記載の高
耐圧半導体装置。6. The impurity concentration of the second low concentration diffusion layer is 1
6. The high breakdown voltage semiconductor device according to claim 5, wherein the high withstand voltage semiconductor device is 0 16 / cm 3 .
第二の導電型の高濃度拡散層と、前記高濃度拡散層を覆
うように形成された第二の導電型の第一の低濃度拡散層
と、前記第一の低濃度拡散層の前記高濃度拡散層からの
横方向のはみ出し寸法を、前記第一の低濃度拡散層の前
記高濃度拡散層からの深さ方向のはみ出し寸法よりも短
くし、前記高濃度拡散層に隣接して形成された第二の導
電型の第二の低濃度拡散層と、前記第二の低濃度拡散層
が、前記第一の低濃度拡散層の横方向のはみ出し寸法よ
りも長く形成されており、前記半導体基板上に絶縁膜を
介してゲート電極が形成されており、前記ゲート電極が
少なくとも前記高濃度拡散層上に形成されていることを
特徴とする高耐圧半導体装置。7. A high-concentration diffusion layer of a second conductivity type formed in a semiconductor substrate of a first conductivity type, and a first conductivity-type first layer formed so as to cover the high-concentration diffusion layer. The low-concentration diffusion layer and the lateral protrusion size of the first low-concentration diffusion layer from the high-concentration diffusion layer, in the depth direction of the first low-concentration diffusion layer from the high-concentration diffusion layer. The second conductive type second low-concentration diffusion layer formed adjacent to the high-concentration diffusion layer and having a length smaller than the protruding dimension, and the second low-concentration diffusion layer are the first low-concentration layers. The diffusion layer is formed to be longer than the lateral protrusion size, a gate electrode is formed on the semiconductor substrate via an insulating film, and the gate electrode is formed at least on the high-concentration diffusion layer. A high breakdown voltage semiconductor device characterized by the above.
前記ゲート電極の一端部と一致するか、あるいは前記ゲ
ート電極下に入り込んでいることを特徴とする請求項７
記載の高耐圧半導体装置。8. The position of one end of the second low-concentration diffusion layer coincides with one end of the gate electrode or is located under the gate electrode.
The high breakdown voltage semiconductor device described.
記ゲート電極の端部の位置との距離が少なくとも４μｍ
以上離れていることを特徴とする請求項７記載の高耐圧
半導体装置。9. The distance between the position of the end of the first low concentration diffusion layer and the position of the end of the gate electrode is at least 4 μm.
The high breakdown voltage semiconductor device according to claim 7, wherein the high breakdown voltage semiconductor devices are separated by at least the above distance.
層が形成されており、前記第一の低濃度拡散層の周辺に
ゲート電極がリング状に形成されており、前記ゲート電
極の周囲にソース拡散層が形成され、前記ソース拡散層
の周囲に少なくとも厚い酸化膜が形成されていることを
特徴とする高耐圧半導体装置。10. A low-concentration diffusion layer is formed around the drain diffusion layer, a gate electrode is formed in a ring shape around the first low-concentration diffusion layer, and the gate electrode is formed around the gate electrode. A high breakdown voltage semiconductor device, wherein a source diffusion layer is formed, and at least a thick oxide film is formed around the source diffusion layer.
第一の導電型の低濃度のウェル拡散層中に、第二の導電
型の低濃度と高濃度との拡散層をもつ高耐圧トランジス
タを形成する工程と、第二の導電型の拡散層からなる高
耐圧抵抗装置を形成する工程で、前記高濃度の拡散層よ
りも拡散深さの深い第一の低濃度拡散層を前記トランジ
スタと抵抗装置との両方に同時に、同一工程で形成する
とともに、オフセット拡散層となる第二の導電型の第二
の低濃度拡散層も前記トランジスタと抵抗装置との両方
に同時に、同一工程で形成することを特徴とする高耐圧
半導体装置の製造方法。11. A semiconductor substrate of the first conductivity type or
A step of forming a high breakdown voltage transistor having a second conductive type low concentration and a high concentration diffusion layer in a first conductive type low concentration well diffusion layer; In the step of forming the high breakdown voltage resistance device, the first low-concentration diffusion layer having a diffusion depth deeper than the high-concentration diffusion layer is simultaneously formed in both the transistor and the resistance device in the same step, A method of manufacturing a high breakdown voltage semiconductor device, wherein a second low-concentration diffusion layer of a second conductivity type, which serves as an offset diffusion layer, is simultaneously formed in both the transistor and the resistance device in the same step.
ェル拡散層及びＮ型のウェル拡散層を形成し、その後Ｃ
ＭＯＳ用のウェル拡散層を形成し、前記半導体基板中に
前記半導体基板と反対導電型の低濃度ウェル拡散層を形
成する工程と、前記低濃度ウェル拡散層中に、前記半導
体基板と反対導電型の第一の低濃度拡散層を形成し、次
いでオフセット拡散層となる前記半導体基板と反対導電
型の第二の低濃度拡散層を、ゲート電極のサイドウォー
ル膜形成前に形成した後、ゲート電極のサイドウォール
膜を形成し、その後ソース・ドレインとなる高濃度拡散
層を形成をすることを特徴とする高耐圧半導体装置の製
造方法。12. A P-type well diffusion layer and an N-type well diffusion layer are formed in a first conductivity type semiconductor substrate, and then C
Forming a well diffusion layer for MOS and forming a low-concentration well diffusion layer of a conductivity type opposite to that of the semiconductor substrate in the semiconductor substrate; and a conductivity type of the opposite conductivity type to the semiconductor substrate in the low concentration well diffusion layer. A first low concentration diffusion layer is formed, and then a second low concentration diffusion layer having a conductivity type opposite to that of the semiconductor substrate to be an offset diffusion layer is formed before forming the sidewall film of the gate electrode. Forming a sidewall film, and then forming a high-concentration diffusion layer to serve as a source / drain.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-132186 | 1992-05-25 | ||
| JP13218692 | 1992-05-25 | ||
| JP12125793A JP3265712B2 (en) | 1992-05-25 | 1993-05-24 | High breakdown voltage semiconductor device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645602A true JPH0645602A (en) | 1994-02-18 |
| JP3265712B2 JP3265712B2 (en) | 2002-03-18 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN100379950C (en) * | 2003-09-03 | 2008-04-09 | 本田技研工业株式会社 | Air valve device for multi-cylinder engine |
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1993
- 1993-05-24 JP JP12125793A patent/JP3265712B2/en not_active Expired - Fee Related
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