JPH0644537A - 抵抗素子読取り装置 - Google Patents
抵抗素子読取り装置Info
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- JPH0644537A JPH0644537A JP5066352A JP6635293A JPH0644537A JP H0644537 A JPH0644537 A JP H0644537A JP 5066352 A JP5066352 A JP 5066352A JP 6635293 A JP6635293 A JP 6635293A JP H0644537 A JPH0644537 A JP H0644537A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/02—Control of operating function, e.g. switching from recording to reproducing
- G11B15/12—Masking of heads; circuits for Selecting or switching of heads between operative and inoperative functions or between different operative functions or for selection between operative heads; Masking of beams, e.g. of light beams
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/48—Disposition or mounting of heads or head supports relative to record carriers ; arrangements of heads, e.g. for scanning the record carrier to increase the relative speed
- G11B5/49—Fixed mounting or arrangements, e.g. one head per track
- G11B5/4969—Details for track selection or addressing
- G11B5/4976—Disposition of heads, e.g. matrix arrangement
Landscapes
- Magnetic Heads (AREA)
- Digital Magnetic Recording (AREA)
- Measuring Magnetic Variables (AREA)
Abstract
(57)【要約】
【目的】 マトリックス構造の磁気抵抗読取りヘッドに
おけるマトリックスの読取り方法を改善する。 【構成】 所与の瞬間において、回路EXが、素子1.0 の
質問ポートA1.0に対して電位Ｖ0 を与えると同時に、そ
の他の質問ポートに対して電位v = 0 を加える。読取り
ポートL1.0〜L1.nが電圧検出器A1に接続される。例えば
素子1.0 の質問の際に、その他の素子（この例では、
「その他の素子」とは素子1.1 〜1.n である）の影響を
無効化するために、読取りポートL1.0〜L1.nが電位v
（例えばv= 0 ボルト）であるように、個々の読取りポ
ートL1.0〜L1.nが抵抗器Ｒを介して１つの電圧源CSに接
続される。
おけるマトリックスの読取り方法を改善する。 【構成】 所与の瞬間において、回路EXが、素子1.0 の
質問ポートA1.0に対して電位Ｖ0 を与えると同時に、そ
の他の質問ポートに対して電位v = 0 を加える。読取り
ポートL1.0〜L1.nが電圧検出器A1に接続される。例えば
素子1.0 の質問の際に、その他の素子（この例では、
「その他の素子」とは素子1.1 〜1.n である）の影響を
無効化するために、読取りポートL1.0〜L1.nが電位v
（例えばv= 0 ボルト）であるように、個々の読取りポ
ートL1.0〜L1.nが抵抗器Ｒを介して１つの電圧源CSに接
続される。
Description
【０００１】
【産業上の利用分野】本発明は、抵抗素子、特に磁気抵
抗素子、更に特にマトリックス形に配列された磁気抵抗
ヘッドの読取りのための装置に係わる。
抗素子、更に特にマトリックス形に配列された磁気抵抗
ヘッドの読取りのための装置に係わる。
【０００２】本発明は、特にコンピュータ周辺装置用の
磁気テープ上での記録に応用され、れ、本発明の目的
は、マトリックス構造を有するマルチトラック磁気抵抗
ヘッド素子の選択と読取りである。この装置は、静止し
たヘッドによって複数の並列の情報トラックを読み取る
ことを可能にする。
磁気テープ上での記録に応用され、れ、本発明の目的
は、マトリックス構造を有するマルチトラック磁気抵抗
ヘッド素子の選択と読取りである。この装置は、静止し
たヘッドによって複数の並列の情報トラックを読み取る
ことを可能にする。
【０００３】
【従来の技術】マトリックス構造の磁気抵抗読取りヘッ
ドと、このヘッドの選択と読取りの方法が、フランス特
許出願第 2 656 454号と同第 2 665 010号に説明されて
いる。
ドと、このヘッドの選択と読取りの方法が、フランス特
許出願第 2 656 454号と同第 2 665 010号に説明されて
いる。
【０００４】これらの方法は、ヘッド行に各々１つのプ
リアンプを組み合わせることと、所与の瞬間において、
先行の列に適用された選択手続きに従って、１つの素子
と、これらの行の各々１つの行だけを検査することにあ
る。
リアンプを組み合わせることと、所与の瞬間において、
先行の列に適用された選択手続きに従って、１つの素子
と、これらの行の各々１つの行だけを検査することにあ
る。
【０００５】特許出願第 2 656 454号では、非線形性
（磁気抵抗素子における極の飽和又は磁化角度）が使用
される。
（磁気抵抗素子における極の飽和又は磁化角度）が使用
される。
【０００６】特許出願第 2 665 010号では、選択すべき
列に対して電圧が印加され、それによって、各行の能動
素子の中だけしか電流が流れ得ないことが確実なものと
され、従って、このことは、トランスコンダクタンス増
幅器のような、低い入力インピーダンスを有する増幅器
の使用を可能にする。
列に対して電圧が印加され、それによって、各行の能動
素子の中だけしか電流が流れ得ないことが確実なものと
され、従って、このことは、トランスコンダクタンス増
幅器のような、低い入力インピーダンスを有する増幅器
の使用を可能にする。
【０００７】現在知られている材料及び技術において
は、一般的に磁気抵抗素子の抵抗が低い（約10オーム以
下）時には、その支配的な雑音パラメタは、その増幅器
の雑音電圧である。
は、一般的に磁気抵抗素子の抵抗が低い（約10オーム以
下）時には、その支配的な雑音パラメタは、その増幅器
の雑音電圧である。
【０００８】
【発明が解決しようとする課題】本発明は、特に磁気抵
抗センサのインピーダンスが低い場合における、改善さ
れた磁気抵抗センサのマトリックスの読取り方法を提供
することにある。
抗センサのインピーダンスが低い場合における、改善さ
れた磁気抵抗センサのマトリックスの読取り方法を提供
することにある。
【０００９】
【課題を解決するための手段】従って、本発明は、質問
電源に接続されることが可能な質問ポートと、各抵抗素
子の抵抗を測定することを可能にする電圧検出回路に接
続された読取りポートとをその抵抗素子の各々が有す
る、１組の抵抗素子の読取りのための装置に係わり、前
記装置は、 − 質問回路が、抵抗素子各々の前記質問ポートに対し
て質問電位を順次的に与えると同時に、質問電位が与え
られないその他の抵抗素子に対して基準電位を与える、 − 前記装置が、抵抗素子の前記読取りポートに接続さ
れ且つ前記読取りポートを概ね基準電位に維持する、少
なくとも１つの電圧安定化回路を含むことを特徴とす
る。
電源に接続されることが可能な質問ポートと、各抵抗素
子の抵抗を測定することを可能にする電圧検出回路に接
続された読取りポートとをその抵抗素子の各々が有す
る、１組の抵抗素子の読取りのための装置に係わり、前
記装置は、 − 質問回路が、抵抗素子各々の前記質問ポートに対し
て質問電位を順次的に与えると同時に、質問電位が与え
られないその他の抵抗素子に対して基準電位を与える、 − 前記装置が、抵抗素子の前記読取りポートに接続さ
れ且つ前記読取りポートを概ね基準電位に維持する、少
なくとも１つの電圧安定化回路を含むことを特徴とす
る。
【００１０】本発明の様々な目的及び特徴は、実施例と
して示される以下の説明と添付図面とから、より明確に
なるであろう。
して示される以下の説明と添付図面とから、より明確に
なるであろう。
【００１１】
【実施例】図１を参照して、先ず最初に、本発明の装置
の基本的な実施例を説明する。
の基本的な実施例を説明する。
【００１２】この装置は、各々に異なった抵抗値を有す
ることが可能な１組の抵抗素子1.0、1.1 、……1.n を
有する。
ることが可能な１組の抵抗素子1.0、1.1 、……1.n を
有する。
【００１３】抵抗素子1.0 、……1.n の各々は、A1.0の
ような質問ポートと、L1.0のような読取りポートを有す
る。
ような質問ポートと、L1.0のような読取りポートを有す
る。
【００１４】走査回路EXは、質問ポート（A1.0〜A1.n）
の各々に対して質問電位Ｖo を順次的に与えることを可
能にすると同時に、質問電位が与えられないその他の質
問ポートに対して電位v （例えばv = 0 ボルト）を与え
る。
の各々に対して質問電位Ｖo を順次的に与えることを可
能にすると同時に、質問電位が与えられないその他の質
問ポートに対して電位v （例えばv = 0 ボルト）を与え
る。
【００１５】図１の実施例によれば、所与の瞬間におい
て、回路EXが、素子1.0 の質問ポートA1.0に対して電位
Ｖo を与えると同時に、その他の質問ポートに対して電
位 v= 0を加える。読取りポートL1.0〜L1.nが電圧検出
器A1に接続される。
て、回路EXが、素子1.0 の質問ポートA1.0に対して電位
Ｖo を与えると同時に、その他の質問ポートに対して電
位 v= 0を加える。読取りポートL1.0〜L1.nが電圧検出
器A1に接続される。
【００１６】本発明によって、例えば素子1.0 の質問の
際に、その他の素子（この例では、「その他の素子」と
は素子1.1 〜1.n である）の影響を無効化するために、
読取りポートL1.0〜L1.nが電位v （例えばv = 0 ボル
ト）であるように、個々の読取りポートL1.0〜L1.nが抵
抗器R を介して１つの電圧源CSに接続される。
際に、その他の素子（この例では、「その他の素子」と
は素子1.1 〜1.n である）の影響を無効化するために、
読取りポートL1.0〜L1.nが電位v （例えばv = 0 ボル
ト）であるように、個々の読取りポートL1.0〜L1.nが抵
抗器R を介して１つの電圧源CSに接続される。
【００１７】従って、電流Ｉo は素子(1.0) 内を流れ
る。これとは対照的に、選択されたヘッドの信号に対し
て付加される可能性がある寄生信号を素子(1.0) 以外の
素子が発生することが不可能となるように、素子(1.0)
以外の素子の中に電流が存在しない状態を得ることが求
められる。この目的を達成するためには、素子(1.0) 以
外の素子の端子にゼロ電圧を確保することで十分であ
る。行の電位は、電圧ジェネレータVr（Vr<0）に接続さ
れた抵抗器R によって電位v とされる。上記の条件は、
v = 0 ボルトの場合に、 Ｖｏ／ｒ＝Ｖｒ／Ｒ の時に得られ、前式中でr は抵抗素子1.1 〜1.n の平均
値である。
る。これとは対照的に、選択されたヘッドの信号に対し
て付加される可能性がある寄生信号を素子(1.0) 以外の
素子が発生することが不可能となるように、素子(1.0)
以外の素子の中に電流が存在しない状態を得ることが求
められる。この目的を達成するためには、素子(1.0) 以
外の素子の端子にゼロ電圧を確保することで十分であ
る。行の電位は、電圧ジェネレータVr（Vr<0）に接続さ
れた抵抗器R によって電位v とされる。上記の条件は、
v = 0 ボルトの場合に、 Ｖｏ／ｒ＝Ｖｒ／Ｒ の時に得られ、前式中でr は抵抗素子1.1 〜1.n の平均
値である。
【００１８】本発明は、更に特に、そのヘッドの磁化状
態に応じて抵抗が変化する磁気抵抗ヘッドの読取りに応
用可能である。
態に応じて抵抗が変化する磁気抵抗ヘッドの読取りに応
用可能である。
【００１９】好ましい実施例では、抵抗（磁気抵抗）素
子が、各々の行がn 個の素子を含む、ｍ個の行を有する
マトリックスの形に配列される。プリアンプ（検出器）
A1が各々の行に備えられるか、又は、各々の行へ切り替
え可能な共通の１つのプリアンプ（検出器）A1が備えら
れる。
子が、各々の行がn 個の素子を含む、ｍ個の行を有する
マトリックスの形に配列される。プリアンプ（検出器）
A1が各々の行に備えられるか、又は、各々の行へ切り替
え可能な共通の１つのプリアンプ（検出器）A1が備えら
れる。
【００２０】図１の装置の動作の分析によって、磁気抵
抗r の僅かな抵抗変動Δr として読取り信号が表れるこ
とが明らかである。これは、電圧の僅かな不均衡によっ
て表される。プリアンプA1はこの信号を増幅する。
抗r の僅かな抵抗変動Δr として読取り信号が表れるこ
とが明らかである。これは、電圧の僅かな不均衡によっ
て表される。プリアンプA1はこの信号を増幅する。
【００２１】Δr/r = 飽和時における磁気抵抗の変化、 η = 磁気結合の効率（即ち、「再読取り信号の振
幅」と「飽和時の振幅」との間の比率）、 n = 行１つ当たりの抵抗素子の数 という記号表記法を用いる場合に、プリアンプA1の入力
信号は
幅」と「飽和時の振幅」との間の比率）、 n = 行１つ当たりの抵抗素子の数 という記号表記法を用いる場合に、プリアンプA1の入力
信号は
【００２２】
【数１】
【００２３】であり、プリアンプA1の出力信号は、当然
のことながら、 ｖｓ＝Ａｖｅ である。
のことながら、 ｖｓ＝Ａｖｅ である。
【００２４】プリアンプA1の利得A を非常に大きくして
も良い。即ち、その連続成分が既に除去されており、そ
の信号は、プリアンプのダイナミックレンジの適切な部
分を使用することが可能である。
も良い。即ち、その連続成分が既に除去されており、そ
の信号は、プリアンプのダイナミックレンジの適切な部
分を使用することが可能である。
【００２５】プリアンプA1の通過帯域に関しては、D が
読取りヘッドのビットレートであり、s がオーバサンプ
リング係数（１つの再読出りビット当たりの信号サンプ
ル数）であり、m ×n が素子1.0 〜1.n の総数である時
に、読取りプリアンプ１つ当たりのサンプル周波数は、
読取りヘッドのビットレートであり、s がオーバサンプ
リング係数（１つの再読出りビット当たりの信号サンプ
ル数）であり、m ×n が素子1.0 〜1.n の総数である時
に、読取りプリアンプ１つ当たりのサンプル周波数は、
【００２６】
【数２】
【００２７】である。
【００２８】読取りアンプの通過帯域は、連続したサン
プルの混合によるクロストークを全く生じさせないよう
に、連続した列の読取りの速度を上回らなければならな
い。この値の約５倍の通過帯域が選択され、
プルの混合によるクロストークを全く生じさせないよう
に、連続した列の読取りの速度を上回らなければならな
い。この値の約５倍の通過帯域が選択され、
【００２９】
【数３】
【００３０】である。
【００３１】雑音レベルに関しては、vbがプリアンプの
入力における雑音電圧
入力における雑音電圧
【００３２】
【数４】
【００３３】であるならば、そのアンプによって発生さ
れる実効雑音電圧は、次式によって与えられる。
れる実効雑音電圧は、次式によって与えられる。
【００３４】
【数５】
【００３５】この実効雑音電圧が支配的な雑音パラメタ
であると仮定すると、そのSN比は次式で表される。
であると仮定すると、そのSN比は次式で表される。
【００３６】
【数６】
【００３７】このシステムの特性は、r の値の安定性を
厳密に確保することが不可能であるような特性である。
その磁気抵抗素子全てに関してr が同一であることを確
保することも不可能である。１つの磁気抵抗素子の変動
Δr/r の場合には、プリアンプの入力に現れる平均電圧
と、従って、選択されない素子の端子に現れる平均電圧
は、次式で表され、
厳密に確保することが不可能であるような特性である。
その磁気抵抗素子全てに関してr が同一であることを確
保することも不可能である。１つの磁気抵抗素子の変動
Δr/r の場合には、プリアンプの入力に現れる平均電圧
と、従って、選択されない素子の端子に現れる平均電圧
は、次式で表され、
【００３８】
【数７】
【００３９】この状態から結果的に生じ得るクロストー
クが次式で与えられる。
クが次式で与えられる。
【００４０】
【数８】
【００４１】素子の変動が10％未満であることが保証さ
れるならば、そのクロストークは（n ≧10の場合に）約
−40 dB である。
れるならば、そのクロストークは（n ≧10の場合に）約
−40 dB である。
【００４２】その変動がそれよりも大きい場合、又は、
温度変動が現れる場合には、１つの素子の質問毎にVrを
個々別々に変化させることは不可能である。
温度変動が現れる場合には、１つの素子の質問毎にVrを
個々別々に変化させることは不可能である。
【００４３】図２は、各々に１つの特定の素子の質問に
対応するn 個の異なった値をVrとして発生させるために
使用されることが可能な回路を示す。２進数によって表
されるこれらの電圧Vri が、メモリME内に記憶され、適
切な瞬間において、電圧Vriを電気電圧に変換するディ
ジタル−アナログ変換器(DAC) の入力に、次から次へと
与えられる。
対応するn 個の異なった値をVrとして発生させるために
使用されることが可能な回路を示す。２進数によって表
されるこれらの電圧Vri が、メモリME内に記憶され、適
切な瞬間において、電圧Vriを電気電圧に変換するディ
ジタル−アナログ変換器(DAC) の入力に、次から次へと
与えられる。
【００４４】ドリフトが発生する場合においても、出力
における平均電圧が常に適切に補償されることを確実に
するために、前記回路は、検出回路A1の出力における平
均電圧の剰余に応じて補償電圧の値を変化させるために
使用されることが可能なフィードバックループの中に挿
入される。このループは、図３に示されるタイプであっ
てよい。本実施例では、前記回路は、アナログ−ディジ
タル変換器ADC の検出回路A1（読取り増幅器）と、係数
K（k < 0 ）による乗算器K と、加算器ADD によってル
ープされる n状態シフトレジスタ(n-state shift regis
ter)MEと、ディジタル−アナログ変換器DAC とによって
構成される。
における平均電圧が常に適切に補償されることを確実に
するために、前記回路は、検出回路A1の出力における平
均電圧の剰余に応じて補償電圧の値を変化させるために
使用されることが可能なフィードバックループの中に挿
入される。このループは、図３に示されるタイプであっ
てよい。本実施例では、前記回路は、アナログ−ディジ
タル変換器ADC の検出回路A1（読取り増幅器）と、係数
K（k < 0 ）による乗算器K と、加算器ADD によってル
ープされる n状態シフトレジスタ(n-state shift regis
ter)MEと、ディジタル−アナログ変換器DAC とによって
構成される。
【００４５】磁気抵抗ヘッドの多重化動作の結果とし
て、前記ADC は、１つの行のn 個の質問によって送り出
される信号に対応した電圧Vs1 、Vs2 、...Vsi、...Vsn
を順次的に受け取る。素子i だけを考える場合に、その
回路の働きは次の方程式によって記述されることが可能
である。
て、前記ADC は、１つの行のn 個の質問によって送り出
される信号に対応した電圧Vs1 、Vs2 、...Vsi、...Vsn
を順次的に受け取る。素子i だけを考える場合に、その
回路の働きは次の方程式によって記述されることが可能
である。
【００４６】Ｖｓk+1 ＝Ｖｅk+1 ＋Ｖｒk+1 （増幅器
が利得「１」の増幅器であると仮定される場合） Ｖｒk+1 ＝ＫＶsk＋Ｖri （Ｖrkの更新の方程
式） 前式中で、Veは、補償が無い時にヘッドi によって送り
出される電圧であり、Vsは、前記ADC の入力電圧であ
り、Vrは、前記DAC によって送り出される補償電圧であ
り、添字K 、K+1 、... は連続したサンプリング瞬間で
ある。
が利得「１」の増幅器であると仮定される場合） Ｖｒk+1 ＝ＫＶsk＋Ｖri （Ｖrkの更新の方程
式） 前式中で、Veは、補償が無い時にヘッドi によって送り
出される電圧であり、Vsは、前記ADC の入力電圧であ
り、Vrは、前記DAC によって送り出される補償電圧であ
り、添字K 、K+1 、... は連続したサンプリング瞬間で
ある。
【００４７】その回路の応答は、その式のz が未知量で
ある次の方程式によって表される。
ある次の方程式によって表される。
【００４８】
【数９】
【００４９】K が負ならば、その回路は１次ハイパスフ
ィルタ(first-order high-pass filter)として働く。従
って、その回路の入力に存在する連続成分は全て除去さ
れる。
ィルタ(first-order high-pass filter)として働く。従
って、その回路の入力に存在する連続成分は全て除去さ
れる。
【００５０】このフィルタのカットオフ周波数はK によ
って決まる。このカットオフ周波数は、読取り信号の低
周波数成分を減衰させることなしに連続成分とその緩慢
な変動とを除去するのに十分なだけ低い周波数であるよ
うに選択される。
って決まる。このカットオフ周波数は、読取り信号の低
周波数成分を減衰させることなしに連続成分とその緩慢
な変動とを除去するのに十分なだけ低い周波数であるよ
うに選択される。
【００５１】実際には、この処理は、１つの列のn 個の
素子の信号に対して順次的に行われることが可能であ
る。シフトレジスタの役割は、１つの素子i の選択の瞬
間に補償電圧Vri を送り出すことと、それに続いて、素
子i が再び読み取られるまでn個のクロックパルスの間
に、Vri の新たな値を記憶することである。こうして、
そのn 個の信号が、時間多重化方式で処理される。
素子の信号に対して順次的に行われることが可能であ
る。シフトレジスタの役割は、１つの素子i の選択の瞬
間に補償電圧Vri を送り出すことと、それに続いて、素
子i が再び読み取られるまでn個のクロックパルスの間
に、Vri の新たな値を記憶することである。こうして、
そのn 個の信号が、時間多重化方式で処理される。
【００５２】本実施例では、この回路は一次フィルタで
ある。幾つかの応用例では、より高い次数のシステムを
実現することが望ましい。当然のことながら、従来のデ
ィジタルフィルタ合成技術が使用されるならば、この実
現は困難ではない。
ある。幾つかの応用例では、より高い次数のシステムを
実現することが望ましい。当然のことながら、従来のデ
ィジタルフィルタ合成技術が使用されるならば、この実
現は困難ではない。
【００５３】従って、この回路は、高出力レベルと高SN
比とを伴った磁気抵抗素子マトリックスの多重化動作を
可能にする。連続成分が除去され、時間多重化モードで
作動する補償回路によってクロストークが消去される。
この回路は、特に、n ×m 個の素磁気抵抗ヘッドを含む
マトリックスを有する磁気ヘッドの読取りに使用される
ことが可能である。
比とを伴った磁気抵抗素子マトリックスの多重化動作を
可能にする。連続成分が除去され、時間多重化モードで
作動する補償回路によってクロストークが消去される。
この回路は、特に、n ×m 個の素磁気抵抗ヘッドを含む
マトリックスを有する磁気ヘッドの読取りに使用される
ことが可能である。
【００５４】上記の説明が単なる例示にすぎないという
ことは明らかである。磁気抵抗ヘッド読取りに対する本
発明の特定の実施例は、単なる説明を目的として取り上
げたにすぎない。
ことは明らかである。磁気抵抗ヘッド読取りに対する本
発明の特定の実施例は、単なる説明を目的として取り上
げたにすぎない。
【図１】本発明による装置の実施例を示す説明図であ
る。
る。
【図２】本発明による装置の実施例を更に詳細に示す説
明図である。
明図である。
【図３】図２の装置の変形例を示す説明図である。
1.0 、1.1 、...1.n 抵抗素子 A1.0、...A1.n 質問ポート L1.0、...L1.n 読取りポート EX 質問回路 Ｖo 質問電位 CS 電圧源 R 抵抗器 Vr 電圧ゼネレータ A1 プリアンプ（検出器） ADC アナログ−ディジタル変換器 K 乗算器 ME シフトレジスタ ADD 加算器 DAC ディジタル−アナログ変換器
Claims (8)
- 【請求項１】 質問電源に接続されることが可能な質問
ポートと、各抵抗素子の抵抗を測定することを可能にす
る電圧検出回路に接続された読取りポートとをその抵抗
素子の各々が有する、１組の抵抗素子の読取りのための
装置であって、該装置の質問回路が、前記抵抗素子各々
の前記質問ポートに対して質問電位を順次的に与えると
同時に質問電位が与えられないその他の前記抵抗素子に
対して基準電位を加え、更に前記抵抗素子の前記読取り
ポートに接続され且つ前記読取りポートを概ね基準電位
に維持する、少なくとも１つの電圧安定化回路を含むこ
とを特徴とする抵抗素子読取り装置。 - 【請求項２】 前記抵抗素子が磁気抵抗読取りヘッドで
あることを特徴とする請求項１に記載の装置。 - 【請求項３】 前記基準電位がゼロ値の電位であること
を特徴とする請求項１に記載の装置。 - 【請求項４】 前記磁気抵抗ヘッドが行列の形にマトリ
ックス形に配列され、１つの列の前記磁気抵抗ヘッドの
前記質問ポートが１つの列ワイヤに接続され、１つの行
の前記磁気抵抗ヘッドの前記読取りポートが１つの行ワ
イヤに接続され、前記質問回路が、前記列ワイヤの各々
１つに質問電位を順次的に与えると同時に質問電位が与
えられないその他の前記列ワイヤに基準電位を与え、 読取り回路が前記行ワイヤに接続され、 前記電圧安定化回路が個々の前記行ワイヤに接続される
ことを特徴とする請求項２に記載の装置。 - 【請求項５】 前記装置が前記行ワイヤの数と同数の前
記電圧安定化回路を有し、前記電圧安定化回路が各々に
１つの前記行ワイヤに接続されることを特徴とする請求
項４に記載の装置。 - 【請求項６】 前記電圧安定化回路が電圧源と抵抗器と
を含むことを特徴とする請求項１に記載の装置。 - 【請求項７】 前記装置が更にメモリを含み、前記メモ
リが、前記磁気抵抗素子の質問によって、前記ヘッド各
々１つの質問毎に検出電圧を記録し、更に、同じ前記磁
気抵抗素子に対する次回の質問の最中に、前回に検出さ
れた電圧に概ね等しい電圧を前記電圧安定化回路が前記
読取りポートに与えるように、前記電圧安定化回路を制
御することを特徴とする請求項１に記載の装置。 - 【請求項８】 検出電圧に応じて前記読取りポートに対
して前記電圧安定化回路によって与えられる電圧の値
を、各々の質問毎に変更するために、且つ、変更された
電圧を記録するために使用されることが可能な補償回路
を含むことを特徴とする請求項５に記載の装置。
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|---|---|---|---|
| FR9203717A FR2689293B1 (fr) | 1992-03-27 | 1992-03-27 | Dispositif de lecture d'un ensemble d'elements resistifs. |
| FR9203717 | 1992-03-27 |
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| Publication Number | Publication Date |
|---|---|
| JPH0644537A true JPH0644537A (ja) | 1994-02-18 |
| JP3204785B2 JP3204785B2 (ja) | 2001-09-04 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP3204785B2 (ja) |
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