JPH0644247B2 - キャッシュ記憶制御方式 - Google Patents
キャッシュ記憶制御方式Info
- Publication number
- JPH0644247B2 JPH0644247B2 JP62279750A JP27975087A JPH0644247B2 JP H0644247 B2 JPH0644247 B2 JP H0644247B2 JP 62279750 A JP62279750 A JP 62279750A JP 27975087 A JP27975087 A JP 27975087A JP H0644247 B2 JPH0644247 B2 JP H0644247B2
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- JP
- Japan
- Prior art keywords
- cache
- level
- access
- cache storage
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特にキャッシュ記憶の制
御方式に関する。
御方式に関する。
プロセッサ（例えばＣＰＵ）の処理サイクルとマススト
レージ（例えば主記憶）のアクセススピードの差を埋め
るために、キャッシュと言う概念が用いられている。こ
の概念は、比較的小容量であるが、そのアクセススピー
ドはプロセッサの処理サイクルと見合うメモリを用意
し、そのメモリにマスストレージの記憶内容のコピーを
持たせるものである。通常、キャッシュ記憶はブロック
化され、このブロックごとにマスストレージのコピーを
保持している。
レージ（例えば主記憶）のアクセススピードの差を埋め
るために、キャッシュと言う概念が用いられている。こ
の概念は、比較的小容量であるが、そのアクセススピー
ドはプロセッサの処理サイクルと見合うメモリを用意
し、そのメモリにマスストレージの記憶内容のコピーを
持たせるものである。通常、キャッシュ記憶はブロック
化され、このブロックごとにマスストレージのコピーを
保持している。
このキャッシュ記憶のブロックにどの主記憶の内容を保
持するかという方針は、要求されたマスストレージの内
容が、キャッシュ記憶内のどのブロックに含まれていな
いとき、最も以前にアクセスされたブロックの代りに、
要求されたマスストレージの内容を含むブロックをキャ
ッシュ記憶内にバッファする方法が多く用いられる。こ
れをＬＰＵ（Least Recently Used）管理方式という。
持するかという方針は、要求されたマスストレージの内
容が、キャッシュ記憶内のどのブロックに含まれていな
いとき、最も以前にアクセスされたブロックの代りに、
要求されたマスストレージの内容を含むブロックをキャ
ッシュ記憶内にバッファする方法が多く用いられる。こ
れをＬＰＵ（Least Recently Used）管理方式という。
ところが、従来のキャッシュ記憶では、全てのアクセス
要求と全てのブロックに対して、上記の管理方式を等し
く適用するので、アクセス頻度は高くないが、アクセス
スピードがシステムの性能を決めるような記憶内容（例
えば、リアリタイム制御などにおける割り込みハンドラ
など）は、上記のＬＰＵの原理で必要なときには、キャ
ッシュメモリに存在する確率は少なく、システムの性能
が低下する可能性がある。
要求と全てのブロックに対して、上記の管理方式を等し
く適用するので、アクセス頻度は高くないが、アクセス
スピードがシステムの性能を決めるような記憶内容（例
えば、リアリタイム制御などにおける割り込みハンドラ
など）は、上記のＬＰＵの原理で必要なときには、キャ
ッシュメモリに存在する確率は少なく、システムの性能
が低下する可能性がある。
また、アクセスの局所性が高いデータ（例えば命令）と
局所性が低いデータ（例えばポインタ構造）が混在する
場合、後者へのアクセスが、所謂、キャッシュミスを頻
発させ、ひいては前者のキャッシュヒット率を低下させ
る可能性がある。この場合、キャッシュ記憶の効果は後
者に対しては少なく、キャッシュの容量は後者のアクセ
スに対しては、重要な因子とはならないことが多い。
局所性が低いデータ（例えばポインタ構造）が混在する
場合、後者へのアクセスが、所謂、キャッシュミスを頻
発させ、ひいては前者のキャッシュヒット率を低下させ
る可能性がある。この場合、キャッシュ記憶の効果は後
者に対しては少なく、キャッシュの容量は後者のアクセ
スに対しては、重要な因子とはならないことが多い。
本発明のキャッシュ記憶制御方式は、キャッシュ記憶装
置へのアクセス要求に付随して、該アクセス要求がアク
セスしようとする記憶内容の該キャッシュ記憶装置にお
ける存在範囲を限定する情報を送り、該キャッシュ記憶
装置は該存在範囲を限定する情報により、該マスストレ
ージの内容をバッファリングする範囲を限定し、かつ、
該存在範囲内の該アクセスしようとしている記憶内容の
存在を示す信号を有効にするものである。
置へのアクセス要求に付随して、該アクセス要求がアク
セスしようとする記憶内容の該キャッシュ記憶装置にお
ける存在範囲を限定する情報を送り、該キャッシュ記憶
装置は該存在範囲を限定する情報により、該マスストレ
ージの内容をバッファリングする範囲を限定し、かつ、
該存在範囲内の該アクセスしようとしている記憶内容の
存在を示す信号を有効にするものである。
したがって、アクセス頻度は高くないが、アクセススピ
ードがシステムの性能を決めるようなデータのキャッシ
ュヒット率を高め、システムの性能を上げることがで
き、また、アクセスの局所性が高いデータと局所性が低
いデータが混在するような場合でも、アクセスの局所性
が高いデータと低いデータを分けることにより、後者ア
クセスのアクセスがキャッシュミスを頻発することがな
くなり、後者のアクセスによる前者のアクセスへの擾乱
を防止することができる。
ードがシステムの性能を決めるようなデータのキャッシ
ュヒット率を高め、システムの性能を上げることがで
き、また、アクセスの局所性が高いデータと局所性が低
いデータが混在するような場合でも、アクセスの局所性
が高いデータと低いデータを分けることにより、後者ア
クセスのアクセスがキャッシュミスを頻発することがな
くなり、後者のアクセスによる前者のアクセスへの擾乱
を防止することができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のキャッシュ記憶制御方式が適用された
キャッシュ記憶装置の一実施例の構成図である。ここで
は、４レベルのセットアソシアティブ方式のキャッシュ
記憶を例として説明する。
キャッシュ記憶装置の一実施例の構成図である。ここで
は、４レベルのセットアソシアティブ方式のキャッシュ
記憶を例として説明する。
キャッシュ記憶には、上位記憶（例えば演算装置）から
の要求アドレスがアドレスレジスタ２に格納されるとと
もに、その要求がキャッシュ記憶のどのレベルにあるも
のを対象としているかを示すレベルをレベル指定レジス
タ１に格納する。次に、アドレスレジスタ２の内容をも
って、アドレスアレイ５の内容との一致チェックがセッ
トアソシアティブに比較器群６によって行なわれる。比
較器群６の各出力はレベル指定レジスタ１の出力とゲー
ト群７で有効条件が取られる。ここで、もし、レベル指
定レジスタ１に指定されたレベル中のレベルで一致が見
られた場合（キャッシュ・ヒット）には、そのレベルが
ヒットレベルレジスタ８に格納され、次の段階でデータ
アレイ10のアクセスレベルとして用いられる。データア
レイ10から読出されたデータはキャッシュリードレジス
タ13に格納され要求元にデータを返却する。
の要求アドレスがアドレスレジスタ２に格納されるとと
もに、その要求がキャッシュ記憶のどのレベルにあるも
のを対象としているかを示すレベルをレベル指定レジス
タ１に格納する。次に、アドレスレジスタ２の内容をも
って、アドレスアレイ５の内容との一致チェックがセッ
トアソシアティブに比較器群６によって行なわれる。比
較器群６の各出力はレベル指定レジスタ１の出力とゲー
ト群７で有効条件が取られる。ここで、もし、レベル指
定レジスタ１に指定されたレベル中のレベルで一致が見
られた場合（キャッシュ・ヒット）には、そのレベルが
ヒットレベルレジスタ８に格納され、次の段階でデータ
アレイ10のアクセスレベルとして用いられる。データア
レイ10から読出されたデータはキャッシュリードレジス
タ13に格納され要求元にデータを返却する。
もし、ゲート群７で有効条件を取る時、レベル指定レジ
スタ１で指定されたレベル中で、比較器群６の各レベル
の出力が一致を示さないなら、「キャッシュ・ミス」状
態として、キャッシュ記憶内のブロックの入れ換えを行
なう。この時、どのブロックを入れ換えるかは、要求ア
ドレスで一意に決定されるセット内の各レベルのＬＲＵ
ブロックとしているとする。このため、キャッシュ・ヒ
ット時には、データアレイ10をアクセスするサイクルで
アドレスレジスタ４とヒットレベルレジスタ８の内容を
もって、ＬＲＵＲＡＭ９をヒットレベルレジスタ８に格
納されたレベルが最新のアクセスレベルであるように書
き換えている。キャッシュ・ミス時にはＬＲＵＲＡＭ９
を読出しデコード回路11で最も以前にアクセスしたレベ
ル（ＬＲＵレベル）を出力し、置換えレベルレジスタ12
に納めている。ただし、従来のキャッシュメモリ装置で
は、全てのレベルの中のＬＲＵレベルを置き換えるが、
本発明ではアドレスレジスタ４と同じステージのレベル
指定レジスタ３の示すレベル内でＬＲＵレベルを決定す
る。即ち、従来はＬＲＵＲＡＭ９に格納されている全て
のレベルのアクセスの前後関係から、ＬＲＵレベルを決
定したが、本発明では、デコード回路11はレベル指定レ
ジスタ３で指定されたレベル間のアクセスの前後関係か
らＬＲＵレベルを決定する。こうすることにより、ある
種の要求に対して常に同じレベル指定を付随させれば、
キャッシュ記憶内の特定のレベルにのみデータを格納す
ることができる。指定していないレベルは、その要求か
ら見れば、あたかも切り離されているように見える。
スタ１で指定されたレベル中で、比較器群６の各レベル
の出力が一致を示さないなら、「キャッシュ・ミス」状
態として、キャッシュ記憶内のブロックの入れ換えを行
なう。この時、どのブロックを入れ換えるかは、要求ア
ドレスで一意に決定されるセット内の各レベルのＬＲＵ
ブロックとしているとする。このため、キャッシュ・ヒ
ット時には、データアレイ10をアクセスするサイクルで
アドレスレジスタ４とヒットレベルレジスタ８の内容を
もって、ＬＲＵＲＡＭ９をヒットレベルレジスタ８に格
納されたレベルが最新のアクセスレベルであるように書
き換えている。キャッシュ・ミス時にはＬＲＵＲＡＭ９
を読出しデコード回路11で最も以前にアクセスしたレベ
ル（ＬＲＵレベル）を出力し、置換えレベルレジスタ12
に納めている。ただし、従来のキャッシュメモリ装置で
は、全てのレベルの中のＬＲＵレベルを置き換えるが、
本発明ではアドレスレジスタ４と同じステージのレベル
指定レジスタ３の示すレベル内でＬＲＵレベルを決定す
る。即ち、従来はＬＲＵＲＡＭ９に格納されている全て
のレベルのアクセスの前後関係から、ＬＲＵレベルを決
定したが、本発明では、デコード回路11はレベル指定レ
ジスタ３で指定されたレベル間のアクセスの前後関係か
らＬＲＵレベルを決定する。こうすることにより、ある
種の要求に対して常に同じレベル指定を付随させれば、
キャッシュ記憶内の特定のレベルにのみデータを格納す
ることができる。指定していないレベルは、その要求か
ら見れば、あたかも切り離されているように見える。
以上説明したように本発明は、キャッシュ記憶装置への
アクセス要求に付随して、そのアクセス要求がアクセス
しようとする記憶内容のキャッシュ記憶装置における存
在範囲を限定する情報を送り、キャッシュ記憶は、この
情報内でヒット・ミスの判定および置き換えレベルを決
定することにより、アクセス頻度は数ないが、アクセス
時には高いアクセススピードが要求されるようなデータ
のキャッシュヒット率を高め、アクセスの局所性が高い
データと低いデータを分けることにより、後者アクセス
による前者アクセスへの擾乱を防止することができる。
アクセス要求に付随して、そのアクセス要求がアクセス
しようとする記憶内容のキャッシュ記憶装置における存
在範囲を限定する情報を送り、キャッシュ記憶は、この
情報内でヒット・ミスの判定および置き換えレベルを決
定することにより、アクセス頻度は数ないが、アクセス
時には高いアクセススピードが要求されるようなデータ
のキャッシュヒット率を高め、アクセスの局所性が高い
データと低いデータを分けることにより、後者アクセス
による前者アクセスへの擾乱を防止することができる。
第１図は本発明のキャッシュ記憶制御方式が適用された
キャッシュ記憶装置の一実施例の構成図である。 １，３……レベル指定レジスタ、 ２，４……アドレスレジスタ、 ５……アドレスアレイ、 ６……比較器群、７……ゲート群、 ８……ヒットレベルレジスタ、 ９……ＬＲＵＲＡＭ、 10……データアレイ、 11……デコード回路、 12……置換えレベルレジスタ、 13……キャッシュリードレジスタ。
キャッシュ記憶装置の一実施例の構成図である。 １，３……レベル指定レジスタ、 ２，４……アドレスレジスタ、 ５……アドレスアレイ、 ６……比較器群、７……ゲート群、 ８……ヒットレベルレジスタ、 ９……ＬＲＵＲＡＭ、 10……データアレイ、 11……デコード回路、 12……置換えレベルレジスタ、 13……キャッシュリードレジスタ。
Claims (1)
- 【請求項１】比較的低速で大容量のマスストレージの内
容をアソシアティブにバッファリングする比較的高速で
小容量のキャッシュ記憶装置において、 該キャッシュ記憶装置へのアクセス要求に付随して、該
アクセス要求がアクセスしようとする記憶内容の該キャ
ッシュ記憶装置における存在範囲を限定する情報を送
り、該キャッシュ記憶装置は該存在範囲を限定する情報
により、該マスストレージの内容をバッファリングする
範囲を限定し、かつ、該存在範囲内の該アクセスしよう
としている記憶内容の存在を示す信号を有効にするキャ
ッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279750A JPH0644247B2 (ja) | 1987-11-04 | 1987-11-04 | キャッシュ記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62279750A JPH0644247B2 (ja) | 1987-11-04 | 1987-11-04 | キャッシュ記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01120649A JPH01120649A (ja) | 1989-05-12 |
| JPH0644247B2 true JPH0644247B2 (ja) | 1994-06-08 |
Family
ID=17615384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62279750A Expired - Lifetime JPH0644247B2 (ja) | 1987-11-04 | 1987-11-04 | キャッシュ記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644247B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105706049B (zh) * | 2014-01-27 | 2019-04-16 | 上海兆芯集成电路有限公司 | 操作系统例行程序的预测历程储存器的部分使用 |
-
1987
- 1987-11-04 JP JP62279750A patent/JPH0644247B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01120649A (ja) | 1989-05-12 |
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