JPH0641393Y2 - Diglitch D / A converter - Google Patents

Diglitch D / A converter

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JPH0641393Y2
JPH0641393Y2 JP1985018834U JP1883485U JPH0641393Y2 JP H0641393 Y2 JPH0641393 Y2 JP H0641393Y2 JP 1985018834 U JP1985018834 U JP 1985018834U JP 1883485 U JP1883485 U JP 1883485U JP H0641393 Y2 JPH0641393 Y2 JP H0641393Y2
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JP
Japan
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circuit
signal
analog
supplied
converter
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憲正 中村
和長 井田
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Pioneer Corp
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Description

【考案の詳細な説明】 技術分野 本考案は、ディジタル信号をアナログ信号に変換するD/
A(ディジタル/アナログ)変換器に関し、特に浮動小
数点形式で表現された2進コードデータ等のコードデー
タをグリッチノイズを抑制しつつアナログ信号に変換す
るディグリッチドD/A変換器に関する。
[Detailed Description of the Invention] TECHNICAL FIELD The present invention relates to a D / A that converts a digital signal into an analog signal.
The present invention relates to an A (digital / analog) converter, and more particularly to a deglitched D / A converter that converts code data such as binary code data expressed in a floating point format into an analog signal while suppressing glitch noise.

背景技術 従来この種の回路として第1図に示される回路があっ
た。同図において、浮動小数点形式で表示された例えば
2進コードデータに対応したディジタル信号のうち仮数
部に相当する信号(A)がD/A変換回路1に供給され
る。また、上記ディジタル信号のうち指数部に相当する
信号が可変利得アンプ2に供給される。D/A変換回路1
のアナログ出力信号(B)はディグリッチ回路3に供給
される。ディグリッチ回路3はディグリッチ信号(C)
に応じて閉成し上記アナログ出力信号(B)に含まれる
グリッチノイズを除去したディスクリート信号(D)を
可変利得アンプ2に供給する。可変利得アンプ2は上記
指数部の値に応じて増幅利得を変化してディグリッチ回
路3の出力信号(D)を増幅しこれをアナログ出力とし
て出力する。主要な信号のタイムチャートを第2図に示
す。
BACKGROUND ART Conventionally, there has been a circuit shown in FIG. 1 as a circuit of this type. In the figure, a signal (A) corresponding to the mantissa part of a digital signal corresponding to, for example, binary code data displayed in a floating point format is supplied to the D / A conversion circuit 1. Further, a signal corresponding to the exponent part of the digital signal is supplied to the variable gain amplifier 2. D / A conversion circuit 1
The analog output signal (B) is supplied to the deglitching circuit 3. The deglitching circuit 3 has a digglitch signal (C).
A discrete signal (D) which is closed in accordance with the above is removed of glitch noise contained in the analog output signal (B) and is supplied to the variable gain amplifier 2. The variable gain amplifier 2 changes the amplification gain according to the value of the exponent, amplifies the output signal (D) of the deglitching circuit 3, and outputs it as an analog output. A time chart of main signals is shown in FIG.

次に、第3図を参照しつつ動作について説明する。第3
図は仮数部4ビット、指数部3ビットの浮動小数点形式
で表示されたディジタル信号例である。例えば、当該信
号の仮数部が“0011"指数部が“001"である場合につい
て説明する。仮数部の“0011"が入力されたD/A変換回路
は3〔V〕を出力する。この出力はディグリッチ回路3
を介して可変利得アンプ2に供給される。また、同時
に、指数部の“001"が可変利得アンプ2に供給されて当
該アンプの利得が2に設定されて6〔V〕の出力がなさ
れる。仮数部が“0011"及び指数部が“001"で表示され
る2進数を10数進数で表示すると、(0×23+0×22
1×21+1×20)×21=6であり、可変利得アンプ2の
出力と対応する。
Next, the operation will be described with reference to FIG. Third
The figure shows an example of a digital signal displayed in a floating point format with a mantissa part 4 bits and an exponent part 3 bits. For example, a case where the mantissa part of the signal is “0011” and the exponent part is “001” will be described. The D / A conversion circuit to which the mantissa “0011” is input outputs 3 [V]. This output is the deglitching circuit 3
Is supplied to the variable gain amplifier 2 via. At the same time, "001" in the exponent part is supplied to the variable gain amplifier 2 to set the gain of the amplifier to 2 and output 6 [V]. When a binary number whose mantissa part is displayed as “0011” and exponent part is displayed as “001” is displayed as a decimal number, (0 × 2 3 + 0 × 2 2 +
1 × 2 1 + 1 × 2 0 ) × 2 1 = 6, which corresponds to the output of the variable gain amplifier 2.

このように構成された従来回路では、指数部の値に応じ
て利得を変化する可変利得アンプ或いはアナログ乗算器
等を必要とするが、かかる装置は回路構成が複雑で部品
数も多いので消費電力が多く、かつ高価格であるという
不具合を有するのである。
The conventional circuit configured in this way requires a variable gain amplifier or an analog multiplier that changes the gain according to the value of the exponent, but such a device has a complicated circuit configuration and a large number of parts, and therefore consumes less power. However, it has the disadvantage of being expensive and expensive.

考案の概要 よって、本考案の目的とするところは、比較的に安価で
ありかつ低消費電力で作用し得る浮動小数点形式で表現
されたディジタル信号をアナログ信号に変換するD/A変
換器を提供することである。
SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a D / A converter that converts a digital signal expressed in a floating point format into an analog signal, which is relatively inexpensive and can operate with low power consumption. It is to be.

上記目的を達成する為に本考案のD/A変換器において
は、入力コードデータ信号の仮数部の値をD/A変換して
得られたアナログ信号を間欠的に通過せしめるスイッチ
ング回路の閉成期間を指数部の値に応じて制御し、この
スイッチング回路を通過したアナログ信号の平均値を得
る構成としている。
In order to achieve the above object, in the D / A converter of the present invention, the switching circuit is closed to intermittently pass the analog signal obtained by D / A converting the value of the mantissa part of the input code data signal. The period is controlled according to the value of the exponent, and the average value of the analog signals that have passed through this switching circuit is obtained.

実施例 本考案の実施例を第4図を参照しつつ説明する。同図に
おいて、第1図に示す従来回路と同等部分は同一符号に
て示す。浮動小数点形式で表示された2進コードデータ
のうちの仮数部分に相当するディジタル信号(A)はD/
A変換回路1に供給されてアナログ出力信号(B)に変
換される。このアナログ出力信号(B)はディグリッチ
回路3に供給される。一方、指数部分に相当するディジ
タル信号は制御回路4に供給される。また、制御回路4
にはディグリッチ信号(C)が供給される。制御回路4
はディグリッチ信号(C)のパルスの立ち上がりで発生
しパルス幅が上記指数部分のディジタル信号値に比例し
て変化する制御パルス信号(E)を発生し、この制御パ
ルス信号(E)をディグリッチ回路3の制御入力端子に
供給する。第5図に、基準となるディグリッチ信号
(C)のパルス幅に対して制御パルス信号(E)のパル
ス幅を変えた例を示す。ディグリッチ回路3は、上記制
御パルス信号(E)が供給されるときのみ上記アナログ
出力信号(B)を平均値回路5に中継し、その他のとき
は所定基準レベルとして、例えば接地電圧を出力する。
平均値回路5は供給される信号電圧レベルの平均レベル
値、例えば制御パルス信号(E)の最大パルス幅に相当
する期間における当該レベルの平均値を出力する。
Embodiment An embodiment of the present invention will be described with reference to FIG. In the figure, parts equivalent to those of the conventional circuit shown in FIG. The digital signal (A) corresponding to the mantissa part of the binary code data displayed in the floating point format is D /
It is supplied to the A conversion circuit 1 and converted into an analog output signal (B). This analog output signal (B) is supplied to the deglitching circuit 3. On the other hand, the digital signal corresponding to the exponent part is supplied to the control circuit 4. In addition, the control circuit 4
Is supplied with a deglitch signal (C). Control circuit 4
Generates a control pulse signal (E) which is generated at the rising edge of the pulse of the deglitching signal (C) and whose pulse width changes in proportion to the digital signal value of the exponent part, and which generates the control pulse signal (E). Supply to the control input terminal of. FIG. 5 shows an example in which the pulse width of the control pulse signal (E) is changed with respect to the pulse width of the reference deglitch signal (C). The digglitch circuit 3 relays the analog output signal (B) to the average value circuit 5 only when the control pulse signal (E) is supplied, and otherwise outputs a predetermined reference level, for example, a ground voltage.
The average value circuit 5 outputs the average level value of the supplied signal voltage level, for example, the average value of the level in the period corresponding to the maximum pulse width of the control pulse signal (E).

さらに、第6図を参照しつつ回路の動作を説明する。第
6図は、第3図に示される浮動小数点形式で表示された
2進数データが実施例の回路に順次供給されたときのデ
ィグリッチ回路3の出力波形を示す。同図において、供
給される2進数値の仮数部が“0011"であり、指数部が
“001"であるときは、例えばD/A変換回路1の出力は
3、制御パルス信号(E)のパルス幅は21=2であるの
でディグリッチ回路3の出力はパルス信号(a)とな
る。同様にして、仮数部が“0101"、指数部が“000"の
ときは、振幅が5でパルス幅が1であるパルス信号
(b)となる。また、仮数部が“1011"で指数部が“01
0"であるときは、振幅が11でパルス幅が4であるパルス
信号(c)となる。これらのパルス信号(a),(b)
及び(c)の平均値は、例えば最大パルス幅を4とする
とそれぞれ1.5,1.25及び11となり、第3図に示される各
アナログ出力の1/4の値として平均値回路5から出力さ
れる。上記各平均値を第6図中に点線にて示す。このよ
うにして、浮動小数点形式で表示されたディジタル信号
の値に比例したアナログ値を得ることが可能である。
Further, the operation of the circuit will be described with reference to FIG. FIG. 6 shows an output waveform of the deglitching circuit 3 when the binary data displayed in the floating point format shown in FIG. 3 is sequentially supplied to the circuit of the embodiment. In the figure, when the mantissa part of the supplied binary value is "0011" and the exponent part is "001", for example, the output of the D / A conversion circuit 1 is 3, and the control pulse signal (E) is Since the pulse width is 2 1 = 2, the output of the deglitching circuit 3 is the pulse signal (a). Similarly, when the mantissa part is “0101” and the exponent part is “000”, the pulse signal (b) has an amplitude of 5 and a pulse width of 1. Also, the mantissa part is “1011” and the exponent part is “01”.
When it is 0 ", the pulse signal (c) has an amplitude of 11 and a pulse width of 4. These pulse signals (a), (b)
The average values of (c) and (c) are 1.5, 1.25 and 11, respectively, when the maximum pulse width is 4, and are output from the average value circuit 5 as 1/4 of each analog output shown in FIG. Each of the above average values is shown by a dotted line in FIG. In this way it is possible to obtain an analog value proportional to the value of the digital signal displayed in floating point format.

なお、供給される浮動小数点形式のコードデータは2進
コードに限らず、予め供給されるコードに対応したアナ
ログ出力値が定められていれば良い。
The supplied floating-point code data is not limited to the binary code, and any analog output value corresponding to the supplied code may be set in advance.

考案の効果 以上説明したように、本考案によるディグリッチドD/A
変換器においては、供給される浮動小数点形式で表示さ
れたコードデータに対応するディジタル信号のうち仮数
部の値をD/A変換して得られたアナログ信号を指数部の
値に応じた長さの期間だけ出力し、さらにこの出力の平
均値を出力する構成としているので、従来の浮動小数点
形式の2進数をアナログ信号に変換するD/A変換器に比
して、回路構成が簡単で安価であり、かつ消費電力が少
なくて好ましいのである。
Effect of the Invention As described above, the deglitched D / A according to the present invention
In the converter, the analog signal obtained by D / A converting the value of the mantissa part of the digital signal corresponding to the supplied code data displayed in floating point format has a length corresponding to the value of the exponent part. Since it is configured to output only the period of time and output the average value of this output, the circuit configuration is simpler and less expensive than the conventional D / A converter that converts a binary number in the floating point format into an analog signal. In addition, the power consumption is low, which is preferable.

【図面の簡単な説明】[Brief description of drawings]

第1図は、従来回路のブロック図、第2図は、主要な信
号のタイムチャート、第3図は、従来回路の動作を説明
する為の図、第4図は、本考案の一実施例を示すブロッ
ク図、第5図は、制御回路のディグリッチパルス信号
(C)及び制御パルス信号(E)を示す波形図、第6図
は、ディグリッチ回路出力の波形図である。 主要部分の符号の説明 1……D/A変換回路 2……可変利得アンプ 3……ディグリッチ回路 4……制御回路 5……平均値回路
FIG. 1 is a block diagram of a conventional circuit, FIG. 2 is a time chart of main signals, FIG. 3 is a diagram for explaining the operation of the conventional circuit, and FIG. 4 is an embodiment of the present invention. FIG. 5 is a waveform diagram showing the deglitching pulse signal (C) and control pulse signal (E) of the control circuit, and FIG. 6 is a waveform diagram of the deglitching circuit output. Explanation of symbols of main parts 1 …… D / A conversion circuit 2 …… Variable gain amplifier 3 …… Diglitch circuit 4 …… Control circuit 5 …… Average value circuit

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−151106(JP,A) 特開 昭56−10738(JP,A) 特開 昭57−23321(JP,A) 特開 昭60−100831(JP,A) ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-58-151106 (JP, A) JP-A-56-10738 (JP, A) JP-A-57-23321 (JP, A) JP-A-60- 100831 (JP, A)

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項1】ディグリッチパルスに応じてグリッチノイ
ズ発生を防止つつ供給される仮数部と指数部からなるコ
ードデータに対応したアナログ値を出力するディグリッ
チドD/A変換器であって、 前記コードデータの仮数部のディジタル値に応じたアナ
ログ信号を出力するD/A変換回路と、 前記ディグリッチパルスに同期しかつ前記指数部の値に
応じてパルス幅が変化する制御パルス信号を出力する制
御回路と、 前記制御パルス信号に応じて前記アナログ信号を間欠的
に通過せしめるスイッチング回路と、 前記スイッチング回路を通過した信号の平均値を出力す
る平均値回路とを備えたことを特徴とするディグリッチ
ドD/A変換器。
1. A deglitched D / A converter which outputs an analog value corresponding to code data consisting of a mantissa part and an exponent part which are supplied while preventing glitch noise from being generated in response to a deglitch pulse. A D / A conversion circuit that outputs an analog signal according to the digital value of the mantissa part of the A switching circuit that intermittently passes the analog signal according to the control pulse signal, and an average value circuit that outputs an average value of the signal that has passed through the switching circuit. A converter.
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JPS5610738A (en) * 1979-07-09 1981-02-03 Yokogawa Hokushin Electric Corp Digital-to-analog converter
JPS5723321A (en) * 1980-07-17 1982-02-06 Sanyo Electric Co Ltd Digital-to-analog converter
JPS58151106A (en) * 1982-03-04 1983-09-08 Mitsubishi Electric Corp Fader circuit

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