JPH0637326A - Nonvolatile semiconductor storage device and manufacture thereof - Google Patents
Nonvolatile semiconductor storage device and manufacture thereofInfo
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- JPH0637326A JPH0637326A JP4188120A JP18812092A JPH0637326A JP H0637326 A JPH0637326 A JP H0637326A JP 4188120 A JP4188120 A JP 4188120A JP 18812092 A JP18812092 A JP 18812092A JP H0637326 A JPH0637326 A JP H0637326A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、一般的には電気的に
書込および消去を行なうことが可能な不揮発性半導体記
憶装置に関し、より特定的にはフラッシュメモリの素子
特性の向上を可能とした不揮発性半導体記憶装置および
その製造方法を提供することにある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to a non-volatile semiconductor memory device capable of electrically writing and erasing, and more specifically, it enables improvement of element characteristics of a flash memory. Another object of the present invention is to provide a nonvolatile semiconductor memory device and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】データを自由に書込むことができ、書込
まれた情報電荷を電気的に消去することが可能なフラッ
シュメモリが知られている。2. Description of the Related Art There is known a flash memory in which data can be freely written and information charges written can be electrically erased.
【０００３】図１７は、フラッシュメモリの一般的な構
成を示すブロック図である。図においてフラッシュメモ
リは、行列状に配置されたメモリセルマトリックス１０
０と、Ｘアドレスデコーダ２００と、Ｙゲート３００
と、Ｙアドレスデコーダ４００と、アドレスバッファ５
００と、書込回路６００と、センスアンプ７００と、入
出力バッファ８００と、コントロールロジック９００と
を含む。メモリセルマトリックス１００は行列状に配置
された複数個のメモリトランジスタをその内部に有して
いる。メモリセルマトリックス１００の行および列を選
択するためにＸアドレスデコーダ２００とＹゲート３０
０とが接続されている。Ｙゲート３００には、列の選択
情報を与えるＹアドレスデコーダ４００が接続されてい
る。Ｘアドレスデコーダ２００とＹアドレスデコーダ４
００には、それぞれアドレス情報が一時格納されるアド
レスバッファ５００が接続されている。Ｙゲート３００
には、データ入力時に書込動作を行なうための書込回路
６００と、データ出力時に流れる電流値から“０”と
“１”を判定するセンスアンプ７００が接続されてい
る。書込回路６００とセンスアンプ７００にはそれぞれ
入出力データを一時格納する入出力バッファ８００が接
続されている。アドレスバッファ５００と入出力バッフ
ァ８００には、フラッシュメモリの動作制御を行なうた
めのコントロールロジック９００が接続されている。コ
ントロールロジック９００は、チップイネーブル信号、
アウトプットイネーブル信号およびプログラム信号に基
づいた制御を行なう。FIG. 17 is a block diagram showing a general structure of a flash memory. In the figure, the flash memory is a memory cell matrix 10 arranged in a matrix.
0, X address decoder 200, Y gate 300
, Y address decoder 400, and address buffer 5
00, a write circuit 600, a sense amplifier 700, an input / output buffer 800, and a control logic 900. The memory cell matrix 100 has therein a plurality of memory transistors arranged in a matrix. An X address decoder 200 and a Y gate 30 for selecting rows and columns of the memory cell matrix 100.
0 and 0 are connected. The Y-gate 300 is connected to a Y-address decoder 400 which gives column selection information. X address decoder 200 and Y address decoder 4
An address buffer 500 for temporarily storing address information is connected to 00. Y gate 300
A write circuit 600 for performing a write operation at the time of data input and a sense amplifier 700 for determining "0" or "1" from the value of a current flowing at the time of data output are connected to the. An input / output buffer 800 for temporarily storing input / output data is connected to each of the writing circuit 600 and the sense amplifier 700. A control logic 900 for controlling the operation of the flash memory is connected to the address buffer 500 and the input / output buffer 800. The control logic 900 includes a chip enable signal,
Control is performed based on the output enable signal and the program signal.
【０００４】図１８は、図１７に示されたメモリセルマ
トリックス１００の概略構成を示す等価回路図である。
図において、行方向に延びる複数本のワード線ＷＬ1 ，
ＷＬ 2 ，…，ＷＬi と、列方向に延びる複数本のビット
線ＢＬ1 ，ＢＬ2 ，…，ＢＬ j とが互いに直交するよう
に配置され、マトリックスを構成している。各ワード線
と各ビット線の交点には、それぞれフローティングゲー
トを有するメモリトランジスタＱ11，Ｑ12，…，Ｑijが
配置されている。各メモリトランジスタのドレインは各
ビット線に接続されている。メモリトランジスタのソー
スは各ソース線Ｓ1 ，Ｓ2 ，…に接続されている。同一
行に属するメモリトランジスタのソースは、図に示され
るように相互に接続されている。図１９は、上記のよう
なフラッシュメモリを構成する１つのメモリトランジス
タの断面構造を示す部分断面図である。図１９に示され
るフラッシュメモリはスタックゲート型フラッシュメモ
リと呼ばれている。図２０は、従来のスタックゲート型
フラッシュメモリの平面的配置を示す概略平面図であ
る。図２１は、図２０のＹ−Ｙ線矢視断面図である。こ
れらの図を参照して、従来のフラッシュメモリの構造に
ついて説明する。FIG. 18 is a block diagram of the memory selma shown in FIG.
FIG. 6 is an equivalent circuit diagram showing a schematic configuration of the trick 100.
In the figure, a plurality of word lines WL extending in the row direction1，
WL 2,,, WLiAnd multiple bits extending in the column direction
Line BL1, BL2,…, BL jSo that and are orthogonal to each other
Are arranged in a matrix. Each word line
At the intersection of
Memory transistor Q having11, Q12,,, QijBut
It is arranged. The drain of each memory transistor is
It is connected to the bit line. Memory transistor saw
Each source line S1, S2,…It is connected to the. Same
The sources of the memory transistors belonging to the row are shown in the figure
Are connected to each other. Figure 19 is as above
Memory transistor that makes up a simple flash memory
FIG. 3 is a partial cross-sectional view showing the cross-sectional structure of the rotor. Shown in Figure 19
Flash memory is a stack gate type flash memory
It is called Li. FIG. 20 shows a conventional stack gate type.
FIG. 3 is a schematic plan view showing a planar arrangement of the flash memory.
It 21 is a cross-sectional view taken along the line YY of FIG. This
Referring to these figures, the structure of the conventional flash memory
explain about.
【０００５】主表面を有するｐ型半導体基板１と、この
ｐ型半導体基板１の主表面にＳｉＯ 2 よりなる絶縁膜２
を介してｍ行ｎ列のマトリックス状に配置された（ｍ×
ｎ）個の電荷蓄積電極３が配置されている。この電荷蓄
積電極３の隣接する２列にまたがる各列間毎には素子分
離領域４が形成されている。また電荷蓄積電極３上に
は、ＳｉＯ2 などよりなる絶縁膜５を介して各行毎に形
成されたｍ本のワード線からなる制御電極６が形成され
ている。A p-type semiconductor substrate 1 having a main surface, and
SiO is formed on the main surface of the p-type semiconductor substrate 1. 2Insulating film 2
Are arranged in a matrix of m rows and n columns (m ×
n) charge storage electrodes 3 are arranged. This charge storage
For each row between the adjacent two rows of the stacked electrodes 3, there is an element
A separation area 4 is formed. On the charge storage electrode 3
Is SiO2Each row is formed through an insulating film 5 made of
A control electrode 6 composed of m word lines is formed.
ing.
【０００６】素子分離領域４および電荷蓄積領域３によ
り囲まれた領域の半導体基板１の主表面から所定の深さ
にかけて不純物濃度５×１０19／ｃｍ3 、シート抵抗８
０Ω／□からなるｎ型のドレイン領域７が形成されてい
る。また、このドレイン領域７を挟む電荷蓄積電極３の
外側の領域の半導体基板１の主表面から所定の深さにか
けて不純物濃度１×１０21／ｃｍ3 、シート抵抗５０Ω
／□からなるｎ型のソース領域８が形成されている。An impurity concentration of 5 × 10 19 / cm 3 and a sheet resistance of 8 from a main surface of the semiconductor substrate 1 in a region surrounded by the element isolation region 4 and the charge storage region 3 to a predetermined depth.
An n-type drain region 7 of 0Ω / □ is formed. Further, the impurity concentration is 1 × 10 21 / cm 3 and the sheet resistance is 50 Ω from the main surface of the semiconductor substrate 1 in a region outside the charge storage electrode 3 sandwiching the drain region 7 to a predetermined depth.
An n-type source region 8 made of / □ is formed.
【０００７】また、電荷蓄積電極３および制御電極６を
覆い、かつ上記ドレイン領域７に一部が重なるように形
成された第３の層間絶縁膜１０が形成されている。Further, a third interlayer insulating film 10 is formed so as to cover the charge storage electrode 3 and the control electrode 6 and partially overlap the drain region 7.
【０００８】上記ドレイン領域７あるいはソース領域８
上には、第３の層間絶縁膜１０の側壁に沿って形成さ
れ、かつ、ドレイン領域７とソース領域８の各々に電気
的に接続されたポリシリコンよりなる第１の導電層１１
が設けられている。この第１の導電層１１には、ドレイ
ン領域８においてさらに、上向きに延びるように高融点
金属材料たとえばタングステン（Ｗ）などからなる第２
の導電層１３が設けられている。この第２の導電層１３
は、上記第３の絶縁膜１０および第１の導電層１１を覆
うように堆積された層間絶縁膜１２を介して形成された
ｎ本のビット線１４にそれぞれ接続されている。The drain region 7 or the source region 8
A first conductive layer 11 made of polysilicon and formed along the sidewall of the third interlayer insulating film 10 and electrically connected to each of the drain region 7 and the source region 8 is formed thereover.
Is provided. The first conductive layer 11 further includes a second refractory metal material such as tungsten (W) so as to extend upward in the drain region 8.
Conductive layer 13 is provided. This second conductive layer 13
Are respectively connected to n bit lines 14 formed through an interlayer insulating film 12 deposited so as to cover the third insulating film 10 and the first conductive layer 11.
【０００９】上記のように構成されたフラッシュメモリ
の動作について、図１９を参照して説明する。The operation of the flash memory configured as described above will be described with reference to FIG.
【００１０】まず書込動作においては、ｎ型ドレイン領
域７に３〜７Ｖ程度の電圧ＶD 、制御電極６に９〜１３
Ｖ程度の電圧ＶG が印加される。さらにｎ型ソース領域
８とｐ型半導体基板１は接地電位に保たれる。このと
き、メモリトランジスタのチャネルには数百μＡの電流
が流れる。ソースからドレインに流れた電子のうちドレ
イン近傍で加速された電子は、この近傍で高いエネルギ
を有する電子、すなわちチャネルホットエレクトロンと
なる。この電子の一部は、酸化膜とシリコン基板界面の
エネルギ障壁を越え、図中矢印Ａに示されるように、電
荷蓄積電極３に注入される。このようにして、電荷蓄積
電極３に電子の蓄積が行なわれると、メモリトランジス
タのしきい値電圧Ｖthが高くなる。このしきい値電圧Ｖ
thが所定の値よりも高くなった状態が書込まれた状態、
“０”と呼ばれる。First, in the writing operation, the voltage V D of about 3 to 7 V is applied to the n-type drain region 7 and 9 to 13 is applied to the control electrode 6.
A voltage V G of about V is applied. Further, the n-type source region 8 and the p-type semiconductor substrate 1 are kept at the ground potential. At this time, a current of several hundred μA flows through the channel of the memory transistor. Among the electrons flowing from the source to the drain, the electrons accelerated in the vicinity of the drain become electrons having high energy in this vicinity, that is, channel hot electrons. Some of the electrons cross the energy barrier at the interface between the oxide film and the silicon substrate and are injected into the charge storage electrode 3 as indicated by arrow A in the figure. When electrons are stored in the charge storage electrode 3 in this way, the threshold voltage V th of the memory transistor increases. This threshold voltage V
A state in which a state in which th is higher than a predetermined value is written,
It is called "0".
【００１１】次に、消去動作においては、ｎ型ソース領
域８に７〜１３Ｖ程度の電圧ＶS が印加され、制御電極
６とｐ型半導体基板１は接地電位に保持される。さらに
ｎ型ドレイン領域７は解放される。ｎ型ソース領域８に
印加された電圧ＶS による電荷により、図中矢印Ｂに示
されるように電荷蓄積電極３中の電子は、薄いゲート電
極２をトンネル現象によって通過する。このようにし
て、電荷蓄積電極３中の電子が引抜かれることにより、
メモリトランジスタのしきい値電圧Ｖthが低くなる。こ
のしきい値電圧Ｖthが所定の値よりも低い状態が、消去
された状態、“１”と呼ばれる。各メモリトランジスタ
のソースは、図１８に示されるように接続されているの
で、この消去動作によって、すべてのメモリセルを一括
消去できる。Next, in the erase operation, a voltage V S of about 7 to 13 V is applied to the n-type source region 8 and the control electrode 6 and the p-type semiconductor substrate 1 are held at the ground potential. Further, the n-type drain region 7 is released. Due to the charges due to the voltage V S applied to the n-type source region 8, the electrons in the charge storage electrode 3 pass through the thin gate electrode 2 by the tunnel phenomenon as shown by the arrow B in the figure. In this way, the electrons in the charge storage electrode 3 are extracted,
The threshold voltage V th of the memory transistor becomes low. A state in which the threshold voltage V th is lower than a predetermined value is called an erased state, “1”. Since the sources of the memory transistors are connected as shown in FIG. 18, all memory cells can be collectively erased by this erase operation.
【００１２】さらに、読出動作においては、制御電極６
に５Ｖ程度の電圧ＶG ′、ｎドレイン領域に１〜２Ｖ程
度の電圧ＶD ′が印加される。このとき、メモリトラン
ジスタのチャネル領域に電流が流れるかどうか、すなわ
ちメモリトランジスタがオン状態かオフ状態かによって
上記の“１”、“０”の判定が行なわれる。Further, in the read operation, the control electrode 6
Voltage V G of about 5V ', the voltage V D of about 1~2V the n drain region' is applied to. At this time, the determination of "1" or "0" is made depending on whether or not a current flows in the channel region of the memory transistor, that is, whether the memory transistor is in the on state or the off state.
【００１３】次に、上記構造よりなるスタックゲート型
フラッシュメモリの製造工程について図２２ないし図３
３を参照して説明する。図２２〜図３３は、図２１に示
された断面構造に従って従来のスタックゲート型フラッ
シュメモリの製造方法を工程順に示す断面図である。Next, the manufacturing process of the stack gate type flash memory having the above structure will be described with reference to FIGS.
This will be described with reference to FIG. 22 to 33 are cross-sectional views showing a method of manufacturing the conventional stack gate type flash memory in the order of steps according to the cross-sectional structure shown in FIG.
【００１４】まず、図２２を参照して、ｐ型シリコン基
板１の上面に１００Å程度の酸化膜よりなる第１の絶縁
膜２を形成する。この第１の絶縁膜２の上に１０００Å
程度のポリシリコン層３を形成する。このポリシリコン
層３の上に第２の絶縁膜５を形成しパターニングする。
この第２の絶縁膜５は３層の積層膜となっており、図に
は示していないが、膜厚１００Å程度の酸化膜とその上
ＣＶＤ法により膜厚１００Å程度の窒化膜を形成し、さ
らにこの窒化膜の上に膜厚１００Å程度の酸化膜を形成
することにより第２の絶縁膜５が形成されている。First, referring to FIG. 22, a first insulating film 2 made of an oxide film of about 100 Å is formed on the upper surface of p-type silicon substrate 1. 1000 Å on the first insulating film 2
A polysilicon layer 3 having a certain degree is formed. A second insulating film 5 is formed on the polysilicon layer 3 and patterned.
The second insulating film 5 is a laminated film of three layers, and although not shown in the figure, an oxide film having a film thickness of about 100 Å and a nitride film having a film thickness of about 100 Å are formed thereon by the CVD method. Further, the second insulating film 5 is formed by forming an oxide film having a film thickness of about 100Å on the nitride film.
【００１５】さらに、この第２の絶縁膜５の上に、厚さ
２５００Å程度の第２のポリシリコン層６を形成し、こ
の第２のポリシリコン層６の上に酸化膜１０を形成す
る。その後この酸化膜１０の上に所定のパターン形状を
有するレジスト７１を形成する。Further, a second polysilicon layer 6 having a thickness of about 2500Å is formed on the second insulating film 5, and an oxide film 10 is formed on the second polysilicon layer 6. After that, a resist 71 having a predetermined pattern shape is formed on the oxide film 10.
【００１６】次に、図２３を参照して、このレジスト膜
７１をマスクとして異方性エッチングを行ない酸化膜１
０、第２のポリシリコン層６、第２の絶縁膜５、第１の
ポリシリコン層３を順次エッチングし、電荷蓄積電極３
と制御電極４を形成する。Next, referring to FIG. 23, anisotropic etching is performed using the resist film 71 as a mask to form the oxide film 1.
0, the second polysilicon layer 6, the second insulating film 5, and the first polysilicon layer 3 are sequentially etched to form the charge storage electrode 3
And the control electrode 4 is formed.
【００１７】次に、図２４を参照して、レジスト膜７１
を除去した後、ソース領域となる基板上にレジスト膜７
２を形成し、このレジスト膜７２と電荷蓄積電極３と制
御電極６をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，
５×１０14／ｃｍ2 の条件で導入し、濃度５×１０19／
ｃｍ3 、シート抵抗８０Ω／□のｎ型不純物領域からな
るドレイン領域７を形成する。Next, referring to FIG. 24, a resist film 71
After removing the resist film, a resist film 7 is formed on the substrate to be the source region.
2 is formed, and using the resist film 72, the charge storage electrode 3, and the control electrode 6 as a mask, arsenic (As) is supplied at 35 keV,
Introduced under the condition of 5 × 10 14 / cm 2 , the concentration of 5 × 10 19 /
A drain region 7 composed of an n-type impurity region having a cm 3 and a sheet resistance of 80Ω / □ is formed.
【００１８】次に、図２５を参照して、レジスト膜７２
を除去した後、再びドレイン領域７の表面をレジスト膜
７３で覆い、このレジスト膜７３と電荷蓄積電極３と制
御電極６をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，
１×１０16／ｃｍ2 の条件で導入し、濃度１×１０21／
ｃｍ3 、シート抵抗５０Ω／□のｎ型不純物領域からな
るソース領域８を形成する。次に、図２６を参照して、
レジスト膜７３を除去した後、基板上全面に酸化膜１０
を形成する。その後異方性エッチングにより酸化膜１０
をエッチングする。これにより、図２７に示す酸化膜か
らなるサイドウォール１０が完成する。Next, referring to FIG. 25, a resist film 72
After removing the resist, the surface of the drain region 7 is covered again with a resist film 73, and the resist film 73, the charge storage electrode 3 and the control electrode 6 are used as masks to remove arsenic (As) at 35 keV
Introduced under the condition of 1 × 10 16 / cm 2 , the concentration of 1 × 10 21 /
A source region 8 composed of an n-type impurity region having a cm 3 and a sheet resistance of 50Ω / □ is formed. Next, referring to FIG.
After removing the resist film 73, the oxide film 10 is formed on the entire surface of the substrate.
To form. Then, the oxide film 10 is formed by anisotropic etching.
To etch. As a result, the sidewall 10 made of the oxide film shown in FIG. 27 is completed.
【００１９】次に、図２８を参照して、シリコン基板表
面全面にポリシリコン１１を堆積する。その後、図２９
を参照して、このポリシリコン１１の上面に所定形状に
パターニングしたレジスト膜７４を形成する。その後、
異方性エッチングによりポリシリコン１１をエッチング
して、図に示すようにその底部においてドレイン領域７
あるいはソース領域８とサイドウォール１０の側壁に沿
った第１の導電層１１を形成する。Next, referring to FIG. 28, polysilicon 11 is deposited on the entire surface of the silicon substrate. Then, FIG.
Referring to, a resist film 74 patterned into a predetermined shape is formed on the upper surface of polysilicon 11. afterwards,
The polysilicon 11 is etched by anisotropic etching, and the drain region 7 is formed at the bottom as shown in the figure.
Alternatively, the first conductive layer 11 is formed along the sidewalls of the source region 8 and the sidewall 10.
【００２０】次に、図３０を参照して、半導体基板上全
面にＴＥＯＳなどを用いて層間絶縁膜１２を堆積し、約
９００℃ウェットリフローを３０分行なった後、表面の
平坦化を行ない、図３１に示す層間絶縁膜１２を形成す
る。Next, referring to FIG. 30, an interlayer insulating film 12 is deposited on the entire surface of the semiconductor substrate using TEOS or the like, and wet reflow is performed at about 900 ° C. for 30 minutes, and then the surface is flattened. The interlayer insulating film 12 shown in FIG. 31 is formed.
【００２１】次に、図３２を参照して、層間絶縁膜１２
の上に、ドレイン領域７上方に所定の穴があいたパター
ンを有するレジスト膜７５を形成する。その後、異方性
エッチングにより、この層間絶縁膜１２をエッチング
し、コンタクトホール１３ａを形成する。Next, referring to FIG. 32, the interlayer insulating film 12
A resist film 75 having a pattern having a predetermined hole is formed above the drain region 7. Then, this interlayer insulating film 12 is etched by anisotropic etching to form a contact hole 13a.
【００２２】次に、図３３を参照して、コンタクトホー
ル１３ａの内部に、高融点金属たとえばタングステン
（Ｗ）などからなる第２の導電層１３を形成させ、その
後、ビット線１４を形成することにより、この発明に基
づいたスタックゲート型フラッシュメモリが完成する。Referring to FIG. 33, second conductive layer 13 made of a refractory metal such as tungsten (W) is formed inside contact hole 13a, and bit line 14 is then formed. Thus, the stack gate type flash memory based on the present invention is completed.
【００２３】[0023]
【発明が解決しようとする課題】しかしながら、上記不
揮発性半導体装置においては、以下に示す問題点を有し
ている。However, the above-mentioned nonvolatile semiconductor device has the following problems.
【００２４】再び図３０および図３１を参照して、半導
体基板の上にＴＥＯＳなどを用いて層間絶縁膜１２を堆
積し、その後約９００℃のウェットリフローを３０分間
行ない、層間絶縁膜１２の平坦化を行なっている。この
熱処理時に、Ｏ2 などのいわゆる酸化種が層間絶縁膜１
２およびサイドウォール１０内を拡散し、制御電極６，
電荷蓄積電極３さらには半導体基板１の表面を酸化して
しまい、図３４中に○印Ａに示すように、第１の絶縁膜
２および第２の絶縁膜５の各電極のエッジ部の膜厚が増
加してしまう。このために、メモリの消去時において、
トンネル現象を利用するフラッシュメモリにおいては、
所定の消去動作が行なえなくなるなどのメモリセル特性
に悪影響を与えている。Referring again to FIGS. 30 and 31, interlayer insulating film 12 is deposited on the semiconductor substrate using TEOS or the like, and then wet reflow at about 900 ° C. is performed for 30 minutes to flatten interlayer insulating film 12. Are being converted. During this heat treatment, so-called oxidizing species such as O 2 is generated in the interlayer insulating film 1.
2 and the inside of the sidewall 10 are diffused, and the control electrodes 6,
The charge storage electrode 3 and further the surface of the semiconductor substrate 1 are oxidized, and as shown by the mark A in FIG. 34, the film of the edge portion of each electrode of the first insulating film 2 and the second insulating film 5 is formed. The thickness will increase. Therefore, when erasing the memory,
In flash memory that uses the tunnel phenomenon,
This adversely affects the memory cell characteristics such that a predetermined erase operation cannot be performed.
【００２５】この発明は、上記問題点を解決するために
なされたもので、層間絶縁膜のリフロー時における酸化
種の拡散を防止することにより、メモリセルの特性に悪
影響を与えない不揮発性半導体メモリおよびその製造方
法を提供することを目的とする。The present invention has been made in order to solve the above problems, and prevents diffusion of oxidizing species during reflow of an interlayer insulating film, thereby not adversely affecting the characteristics of memory cells. And a method for manufacturing the same.
【００２６】[0026]
【課題を解決するための手段】この発明に基づいた不揮
発性半導体装置においては、半導体基板と、半導体基板
の上に第１の絶縁膜を介して形成された電荷蓄積電極
と、この電荷蓄積電極の上に第２の絶縁膜を介して形成
された制御電極と、この制御電極の上面から半導体基板
の表面の所定箇所にかけてこの前記制御電極の側面およ
び電荷蓄積電極の側面を覆うように形成された第３の絶
縁膜と、電荷蓄積電極と制御電極の側面側であって、第
３の絶縁膜を介して設けられた耐酸化性膜と、電荷蓄積
電極を両側から挟む位置の半導体基板の表面から所定の
深さに形成された不純物領域とを有している。In a nonvolatile semiconductor device based on the present invention, a semiconductor substrate, a charge storage electrode formed on the semiconductor substrate via a first insulating film, and this charge storage electrode A control electrode formed on the upper surface of the control electrode via a second insulating film, and formed to cover a side surface of the control electrode and a side surface of the charge storage electrode from a top surface of the control electrode to a predetermined portion of a surface of the semiconductor substrate. The third insulating film, the side surface of the charge storage electrode and the control electrode, and the oxidation resistant film provided via the third insulating film, and the semiconductor substrate at a position sandwiching the charge storage electrode from both sides. And an impurity region formed to a predetermined depth from the surface.
【００２７】次に、この発明に基づいた不揮発性半導体
記憶装置の製造方法によれば、半導体基板の表面に第１
の絶縁膜が形成される。この第１の絶縁膜の上に第１の
電極層が形成される。この第１の電極層の上に第２の絶
縁膜が形成される。この第２の絶縁膜の上に第２の電極
層が形成される。第１の電極層と第２の電極層を同一マ
スクで各々所定の形状にエッチングし、電荷蓄積電極と
制御電極が形成される。制御電極とレジストをマスクと
して半導体基板の表面に不純物を導入し不純物領域が形
成される。制御電極の上方から半導体基板の表面の所定
箇所にかけて制御電極および電荷蓄積電極の側面を覆う
ように第３の絶縁膜が形成される。この第３の絶縁膜の
上面に沿って耐酸化性膜を形成し、その後この耐酸化性
膜に所定の異方性エッチングを行なうことにより制御電
極および電荷蓄積電極の側面側にサイドウォールが形成
される。Next, according to the method for manufacturing a nonvolatile semiconductor memory device in accordance with the present invention, the first semiconductor layer is formed on the surface of the semiconductor substrate.
Is formed. A first electrode layer is formed on the first insulating film. A second insulating film is formed on the first electrode layer. A second electrode layer is formed on this second insulating film. The first electrode layer and the second electrode layer are each etched into a predetermined shape using the same mask to form a charge storage electrode and a control electrode. Impurities are introduced into the surface of the semiconductor substrate using the control electrode and the resist as a mask to form an impurity region. A third insulating film is formed from above the control electrode to a predetermined position on the surface of the semiconductor substrate so as to cover the side surfaces of the control electrode and the charge storage electrode. An oxidation resistant film is formed along the upper surface of the third insulating film, and then the oxidation resistant film is subjected to predetermined anisotropic etching to form sidewalls on the side surfaces of the control electrode and the charge storage electrode. To be done.
【００２８】[0028]
【作用】この発明に基づいた不揮発性半導体装置および
その製造方法によれば、電荷蓄積電極と制御電極の側面
側において、第３の絶縁膜を介して耐酸化性膜が形成さ
れている。According to the non-volatile semiconductor device and the method of manufacturing the same according to the present invention, the oxidation resistant film is formed on the side surfaces of the charge storage electrode and the control electrode via the third insulating film.
【００２９】この耐酸化性膜により、層間絶縁膜のリフ
ローの熱処理時に酸化種の拡散を防止する。これによ
り、電荷蓄積電極および制御電極の酸化による第１の絶
縁膜および第２の絶縁膜の膜厚の増加を防止することが
可能となる。This oxidation resistant film prevents the diffusion of oxidizing species during the heat treatment for reflowing the interlayer insulating film. This makes it possible to prevent the film thickness of the first insulating film and the second insulating film from increasing due to the oxidation of the charge storage electrode and the control electrode.
【００３０】[0030]
【実施例】以下、この発明に基づいた一実施例について
図面を参照して説明する。図１は、図２０において説明
したスタックゲート型フラッシュメモリの平面配置図中
Ｙ−Ｙ線矢視断面に対応する部分断面図である。なお、
本実施例においても平面配置図は図２０と同様であるた
めにここでの記載は省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment according to the present invention will be described below with reference to the drawings. FIG. 1 is a partial cross-sectional view corresponding to a cross section taken along the line YY in the plan layout view of the stack gate type flash memory described in FIG. In addition,
Also in this embodiment, the plan layout is the same as that in FIG. 20, and therefore the description thereof is omitted here.
【００３１】図１および図２０を参照して、主表面を有
するｐ型半導体基板１と、このｐ型半導体基板１の主表
面にＳｉＯ2 よりなる第１の絶縁膜２を介してｍ行ｎ列
のマトリックス状に配置された（ｍ×ｎ）個の電荷蓄積
電極３が配置されている。この電荷蓄積電極３の隣接す
る２列にまたがる各列間毎には素子分離領域４が形成さ
れている。また、電荷蓄積電極３上には、ＳｉＯ2 など
よりなる第２の絶縁膜５を介して各行毎に形成されたｍ
本のワード線からなる制御電極６が形成されている。Referring to FIGS. 1 and 20, p type semiconductor substrate 1 having a main surface, and m rows n through a first insulating film 2 made of SiO 2 on the main surface of p type semiconductor substrate 1. (M × n) charge storage electrodes 3 are arranged in a matrix of columns. Element isolation regions 4 are formed between the adjacent columns of the charge storage electrode 3 and between the adjacent columns. In addition, m formed on each row on the charge storage electrode 3 via a second insulating film 5 made of SiO 2 or the like.
A control electrode 6 composed of a word line is formed.
【００３２】素子分離領域４および電荷蓄積電極３によ
り囲まれた領域の半導体基板１の主表面から所定の深さ
にかけて不純物濃度５×１０19／ｃｍ3 、シート抵抗８
０Ω／□からなるｎ型のドレイン領域７が形成されてい
る。また、このドレイン領域７を挟む電荷蓄積電極３の
外側の領域の半導体基板１の主表面から所定の深さにか
けて不純物濃度１×１０21／ｃｍ3 、シート抵抗５０Ω
／□からなるｎ型のソース領域８が形成されている。An impurity concentration of 5 × 10 19 / cm 3 and a sheet resistance of 8 from a main surface of the semiconductor substrate 1 in a region surrounded by the element isolation region 4 and the charge storage electrode 3 to a predetermined depth.
An n-type drain region 7 of 0Ω / □ is formed. Further, the impurity concentration is 1 × 10 21 / cm 3 and the sheet resistance is 50 Ω from the main surface of the semiconductor substrate 1 in a region outside the charge storage electrode 3 sandwiching the drain region 7 to a predetermined depth.
An n-type source region 8 made of / □ is formed.
【００３３】電荷蓄積電極３および制御電極６は、制御
電極６の上面から半導体基板１の表面の所定箇所にかけ
て電荷蓄積電極３および制御電極６の側面が第３の絶縁
膜９により覆われている。さらに、電荷蓄積電極３およ
び制御電極６の側面側において、第３の絶縁膜９を介し
て窒化膜からなる耐酸化性膜２０が形成されている。In the charge storage electrode 3 and the control electrode 6, the side surfaces of the charge storage electrode 3 and the control electrode 6 are covered with a third insulating film 9 from the upper surface of the control electrode 6 to a predetermined position on the surface of the semiconductor substrate 1. . Further, an oxidation resistant film 20 made of a nitride film is formed on the side surfaces of the charge storage electrode 3 and the control electrode 6 with the third insulating film 9 interposed therebetween.
【００３４】上記ドレイン領域７上には、耐酸化性膜２
０および第３の絶縁膜９の表面に沿って形成され、かつ
このドレイン領域７と電気的に接続されたポリシリコン
よりなる第１の導電層１１が設けられている。この第１
の導電層１１には、さらに上向きに伸びるように高融点
金属材料たとえばタングステン（Ｗ）などからなる第２
の導電層１３が設けられている。この第２の導電層１３
は、上記第３の絶縁膜９および第１の導電層１１を覆う
ように堆積された層間絶縁膜１２を介して形成されたｎ
本のビット線１４にそれぞれ接続されている。An oxidation resistant film 2 is formed on the drain region 7.
A first conductive layer 11 made of polysilicon formed along the surfaces of the zero and third insulating films 9 and electrically connected to the drain region 7 is provided. This first
The second conductive layer 11 is made of a refractory metal material such as tungsten (W) so as to extend further upward.
Conductive layer 13 is provided. This second conductive layer 13
Is formed through the interlayer insulating film 12 deposited so as to cover the third insulating film 9 and the first conductive layer 11.
The respective bit lines 14 are connected to each other.
【００３５】ここで、上記構造において、耐酸化性膜２
０は、電荷蓄積電極３、制御電極６および半導体基板１
に対し第３の絶縁膜９を介して設けられている。これ
は、直接半導体基板１の表面または電荷蓄積電極３およ
び制御電極６の表面に接するように窒化膜からなる耐酸
化性膜２０を設けた場合、窒化膜にストレスが発生して
しまうからである。つまり、窒化膜のストレスの発生
は、シリコン窒化膜とシリコン基板との収縮率（熱膨脹
率）の違いでシリコン窒化膜とシリコン基板の界面に生
ずる応力に起因する。通常、窒化膜はＣＶＤ法により７
５０℃前後の温度で堆積するが、この時点ではストレス
は発生しない。その後、ＣＶＤ炉から引出して常温にま
で低下する間に、収縮率の大きい窒化膜はシリコン基板
よりも早く収縮し、シリコン基板を押し縮めようとす
る。このことは、窒化膜だけではなく酸化膜などにおい
ても、表１に示すようにシリコン基板に対し収縮率の違
いからストレスが発生する。Here, in the above structure, the oxidation resistant film 2
0 is the charge storage electrode 3, the control electrode 6 and the semiconductor substrate 1.
On the other hand, it is provided via the third insulating film 9. This is because when the oxidation resistant film 20 made of a nitride film is provided so as to directly contact the surface of the semiconductor substrate 1 or the surfaces of the charge storage electrode 3 and the control electrode 6, stress is generated in the nitride film. . That is, the stress of the nitride film is caused by the stress generated at the interface between the silicon nitride film and the silicon substrate due to the difference in shrinkage rate (thermal expansion coefficient) between the silicon nitride film and the silicon substrate. Normally, the nitride film is
It is deposited at a temperature of around 50 ° C., but no stress is generated at this point. After that, while being pulled out from the CVD furnace and being cooled to room temperature, the nitride film having a large shrinkage rate shrinks faster than the silicon substrate, and tries to shrink the silicon substrate. This means that not only the nitride film but also the oxide film, as shown in Table 1, stress is generated in the silicon substrate due to the difference in shrinkage rate.
【００３６】[0036]
【表１】 [Table 1]
【００３７】また、その応力の向きも図２に示すよう
に、シリコン基板上に堆積する膜の種類により引張応力
（ａ）と押し縮め応力（ｂ）の２種類が存在する。した
がって、窒化膜を堆積する場合には、基板と窒化膜の界
面に応力の向きが窒化膜と逆向きの膜を適用する方法が
通常用いられている。また、応力の大きさも窒化膜はそ
の他の膜に比べて大きく、酸化膜が持つ外部からの応力
を緩和するという性質を窒化膜はあまり持ちあわせてい
ないので、応力が同じ向きでも酸化膜（ＴＥＯＳ系）を
敷く方が、直接半導体基板上に窒化膜を堆積するよりも
よいことが知られている。たとえば、図３（ａ）に示す
ようにシリコン基板の上にシリコン酸化膜を形成し、そ
の上に窒化膜を形成して図に示す矢印の向きに応力が発
生した場合、基板に生じるストレスは小さいが、窒化膜
とシリコン酸化膜の間は応力が非常に大きくなるために
窒化膜が剥れる心配が生じる。また一方、図３（ｂ）に
示すように、シリコン基板の上に積層された酸化膜と窒
化膜に生じるストレスの向きが図に示す矢印の方向であ
れば、窒化膜のストレスは酸化膜で緩和され、基板には
酸化膜のストレスのみが影響することがわかる。Further, as shown in FIG. 2, there are two kinds of stress directions, that is, a tensile stress (a) and a compressive stress (b) depending on the kind of the film deposited on the silicon substrate. Therefore, when depositing a nitride film, a method is generally used in which a film whose stress direction is opposite to that of the nitride film is applied to the interface between the substrate and the nitride film. In addition, the magnitude of the stress of the nitride film is larger than that of the other films, and the nitride film does not have the property of relaxing the external stress of the oxide film, so that the oxide film (TEOS It is known that laying a system) is better than depositing a nitride film directly on the semiconductor substrate. For example, when a silicon oxide film is formed on a silicon substrate as shown in FIG. 3A and a nitride film is formed on the silicon oxide film to generate stress in the direction of the arrow shown in the figure, the stress generated on the substrate is Although the stress is small, the stress between the nitride film and the silicon oxide film is very large, so that the nitride film may peel off. On the other hand, as shown in FIG. 3B, if the stress generated in the oxide film and the nitride film laminated on the silicon substrate is in the direction of the arrow shown in the figure, the stress of the nitride film is the oxide film. It can be seen that the stress is relaxed and only the stress of the oxide film affects the substrate.
【００３８】以上により、本実施例においても、窒化膜
とシリコン基板間のストレスの緩和を図るために第３の
絶縁膜９を介して窒化膜２０が設けられている。As described above, also in this embodiment, the nitride film 20 is provided via the third insulating film 9 in order to reduce the stress between the nitride film and the silicon substrate.
【００３９】次に、この図面に従ったスタックゲート型
フラッシュメモリの製造方法について説明する。図４〜
図１６は、図１に示された断面構造に従ってこの発明の
フラッシュメモリの製造方法を工程順に示す断面図であ
る。Next, a method of manufacturing the stack gate type flash memory according to this drawing will be described. Figure 4-
FIG. 16 is a cross-sectional view showing the method of manufacturing the flash memory of the present invention in the order of steps in accordance with the cross-sectional structure shown in FIG.
【００４０】まず図４を参照して、ｐ型シリコン基板１
の上面に１００Å程度の酸化膜よりなる第１の絶縁膜２
を形成する。さらにこの第１の絶縁膜２の上に１０００
Å程度のポリシリコン層３を堆積しパターニングする。
このポリシリコン層３の上面に第２の絶縁膜５を形成す
る。この第２の絶縁膜５は、３層の積層膜（図示せず）
となっており、通常膜厚１００Å程度の酸化膜を形成
し、その上にＣＶＤ法により膜厚１００Å程度の窒化膜
を形成して、さらにその窒化膜の上に膜厚１００Å程度
の酸化膜を形成することで得られている。First, referring to FIG. 4, p-type silicon substrate 1
First insulating film 2 consisting of 100 Å oxide film on the upper surface of the
To form. Furthermore, 1000 is formed on the first insulating film 2.
A polysilicon layer 3 having a thickness of about Å is deposited and patterned.
A second insulating film 5 is formed on the upper surface of the polysilicon layer 3. The second insulating film 5 is a three-layer laminated film (not shown).
In general, an oxide film with a film thickness of about 100Å is formed, a nitride film with a film thickness of about 100Å is formed on the oxide film by CVD, and an oxide film with a film thickness of about 100Å is further formed on the nitride film. It is obtained by forming.
【００４１】さらに引続き第２の絶縁膜５の上に厚さ２
５００Å程度の第２のポリシリコン層６を形成し、この
第２のポリシリコン層６の上に絶縁膜９′を形成する。
その後、この絶縁膜９′の上に所定のパターン形状を有
するレジスト膜７１を形成する。Subsequently, the second insulating film 5 has a thickness of 2
A second polysilicon layer 6 having a thickness of about 500 Å is formed, and an insulating film 9'is formed on the second polysilicon layer 6.
Then, a resist film 71 having a predetermined pattern shape is formed on the insulating film 9 '.
【００４２】次に、図５を参照して、レジスト膜７１を
マスクとして、異方性エッチングを行ない絶縁膜９′と
第２のポリシリコン６と第２の絶縁膜５と第１のポリシ
リコン３と第１の絶縁膜２を順次エッチングし、電荷蓄
積電極３と制御電極６を形成する。Then, referring to FIG. 5, anisotropic etching is performed using resist film 71 as a mask to form insulating film 9 ', second polysilicon 6, second insulating film 5 and first polysilicon. 3 and the first insulating film 2 are sequentially etched to form the charge storage electrode 3 and the control electrode 6.
【００４３】次に、図６を参照して、レジスト７１を除
去した後、ソース領域となる基板上にレジスト膜７２を
形成し、このレジスト膜７２と電荷蓄積電極３と制御電
極６をマスクとして砒素（Ａｓ）を３５ｋｅＶ，５×１
０14／ｃｍ2 の条件で導入し、濃度５×１０19／ｃ
ｍ3 、シート抵抗８０Ω／□のｎ型不純物領域からなる
ドレイン領域７を形成する。Next, referring to FIG. 6, after removing the resist 71, a resist film 72 is formed on the substrate to be the source region, and the resist film 72, the charge storage electrode 3 and the control electrode 6 are used as a mask. Arsenic (As) 35 keV, 5 × 1
Introduced under the condition of 0 14 / cm 2 , the concentration is 5 × 10 19 / c
A drain region 7 composed of an n-type impurity region having a sheet resistance of m 3 and a sheet resistance of 80Ω / □ is formed.
【００４４】次に、図７を参照して、レジスト膜７２を
除去した後、ドレイン領域７の表面をレジスト膜７３で
覆い、このレジスト膜７３と電荷蓄積電極３と制御電極
６をマスクとして、砒素（Ａｓ）を３５ｋｅＶ，１×１
０16／ｃｍ2 の条件で導入し、濃度１×１０21／ｃ
ｍ3 、シート抵抗５０Ω／□のｎ型不純物領域からなる
ソース領域８を形成する。Next, referring to FIG. 7, after removing the resist film 72, the surface of the drain region 7 is covered with a resist film 73, and the resist film 73, the charge storage electrode 3 and the control electrode 6 are used as a mask. Arsenic (As) 35keV, 1 × 1
Introduced under the condition of 0 16 / cm 2 and a concentration of 1 × 10 21 / c
A source region 8 composed of an n-type impurity region with m 3 and a sheet resistance of 50Ω / □ is formed.
【００４５】次に、図８を参照して、基板表面全面にＣ
ＶＤ法により１００Å程度の酸化膜９を堆積する。Next, referring to FIG. 8, C is formed on the entire surface of the substrate.
An oxide film 9 of about 100 Å is deposited by the VD method.
【００４６】次に、図９を参照して、さらにこの酸化膜
９の上面に窒化膜２０をＣＶＤ法により２０００Å程度
堆積する。Next, referring to FIG. 9, a nitride film 20 is further deposited on the upper surface of the oxide film 9 by the CVD method to a thickness of about 2000 Å.
【００４７】次に、図１０を参照して、異方性エッチン
グにより、窒化膜２０をエッチングする。これにより、
図に示すように半導体基板１および電荷蓄積電極３およ
び制御電極６に対して酸化膜９を介して窒化膜２０から
なるサイドウォールを形成する。さらに、基板全面上に
絶縁膜を形成し、所定の箇所のみをエッチングし開孔す
る。Next, referring to FIG. 10, the nitride film 20 is etched by anisotropic etching. This allows
As shown in the figure, a sidewall made of a nitride film 20 is formed on the semiconductor substrate 1, the charge storage electrode 3, and the control electrode 6 with an oxide film 9 interposed therebetween. Further, an insulating film is formed on the entire surface of the substrate, and only predetermined portions are etched to form holes.
【００４８】次に、図１１を参照して、シリコン基板表
面全面にポリシリコン１１を堆積する。その後、図１２
を参照して、ポリシリコン１１の上面に所定形状にパタ
ーニングしたレジスト７４を形成する。次に、異方性エ
ッチングによりポリシリコン１１をエッチングして、図
に示すようにその底部においてドレイン領域７あるいは
ソース領域８と電気的に接続し耐酸化性膜２０の側壁に
沿った第１の導電層１１を形成する。Next, referring to FIG. 11, polysilicon 11 is deposited on the entire surface of the silicon substrate. After that, FIG.
Referring to, a resist 74 patterned into a predetermined shape is formed on the upper surface of the polysilicon 11. Next, the polysilicon 11 is etched by anisotropic etching to electrically connect to the drain region 7 or the source region 8 at the bottom thereof as shown in the figure and to form a first trench along the sidewall of the oxidation resistant film 20. The conductive layer 11 is formed.
【００４９】次に、図１３を参照して、半導体基板上全
面にＴＥＯＳなどを用いて層間絶縁膜１２を堆積し、約
９００℃ウェットリフローを３０分行なった後、表面の
平坦化を行ない、図１４に示す層間絶縁膜１２を形成す
る。Next, referring to FIG. 13, an interlayer insulating film 12 is deposited on the entire surface of the semiconductor substrate by using TEOS or the like, and wet reflow is performed at about 900 ° C. for 30 minutes, and then the surface is flattened. The interlayer insulating film 12 shown in FIG. 14 is formed.
【００５０】次に、図１５を参照して、層間絶縁膜１２
の上にドレイン領域８上方に所定の穴があいたパターン
を有するレジスト膜７５を形成する。その後、異方性エ
ッチングによりこの層間絶縁膜１２をエッチングしコン
タクトホール１３ａを形成する。Next, referring to FIG. 15, the interlayer insulating film 12 is formed.
A resist film 75 having a pattern having a predetermined hole is formed above the drain region 8. Then, this interlayer insulating film 12 is etched by anisotropic etching to form a contact hole 13a.
【００５１】次に、コンタクトホール１３ａの内部に、
高融点金属たとえばタングステン（Ｗ）などからなる第
２の導電層１３を形成させ、その後、ビット線１４を形
成することにより、図１に示すこの発明に基づいた不揮
発性半導体記憶装置が完成する。Next, inside the contact hole 13a,
By forming second conductive layer 13 made of a refractory metal such as tungsten (W), and then forming bit line 14, the nonvolatile semiconductor memory device according to the present invention shown in FIG. 1 is completed.
【００５２】以上この実施例における不揮発性半導体装
置およびその製造方法によれば、電荷蓄積電極と制御電
極の側面側において第３の絶縁膜を介して耐酸化性膜が
形成されている。この耐酸化性膜により、層間絶縁膜の
リフローの熱処理時に酸化種の拡散を防止する。さら
に、電荷蓄積電極および制御電極の酸化による第１の絶
縁膜および第２の絶縁膜の膜厚の増加を防止することが
でき、フラッシュメモリの消去時におけるトンネル現象
に影響を与えることがないために、メモリトランジスタ
の良好な特性を得ることが可能となる。According to the non-volatile semiconductor device and the method of manufacturing the same in this embodiment, the oxidation resistant film is formed on the side surfaces of the charge storage electrode and the control electrode via the third insulating film. This oxidation resistant film prevents the diffusion of oxidizing species during the heat treatment for reflowing the interlayer insulating film. Further, it is possible to prevent an increase in the film thickness of the first insulating film and the second insulating film due to the oxidation of the charge storage electrode and the control electrode, and it does not affect the tunnel phenomenon during erasing of the flash memory. In addition, good characteristics of the memory transistor can be obtained.
【００５３】[0053]
【発明の効果】この発明に基づいた不揮発性半導体装置
およびその製造方法によれば、半導体基板表面および電
荷蓄積電極と制御電極の側面側において第３の絶縁膜を
介して耐酸化性膜が形成されている。According to the non-volatile semiconductor device and the method of manufacturing the same according to the present invention, the oxidation resistant film is formed on the semiconductor substrate surface and the side faces of the charge storage electrode and the control electrode via the third insulating film. Has been done.
【００５４】この耐酸化性膜により層間絶縁膜のリフロ
ーの熱処理時に酸化種の拡散を防止する。これにより電
荷蓄積電極および制御電極の酸化による第１の絶縁膜お
よび第２の絶縁膜の膜厚の増加を防止することができ、
フラッシュメモリの消去時におけるトンネル動作に影響
を与えることなく良好な特性を得ることができ、信頼性
の高い不揮発性半導体装置の提供が可能となる。This oxidation resistant film prevents diffusion of oxidizing species during heat treatment for reflowing the interlayer insulating film. Accordingly, it is possible to prevent the film thickness of the first insulating film and the second insulating film from increasing due to the oxidation of the charge storage electrode and the control electrode,
Good characteristics can be obtained without affecting the tunnel operation at the time of erasing the flash memory, and a highly reliable nonvolatile semiconductor device can be provided.
【図１】この発明に基づいた不揮発性半導体装置の構造
を示す部分断面図である。FIG. 1 is a partial cross-sectional view showing the structure of a non-volatile semiconductor device according to the present invention.
【図２】（ａ）は、シリコン基板とシリコン基板上に堆
積した膜の引張応力の関係を示す模式図であり、（ｂ）
は、シリコン基板とシリコン基板上に堆積した膜の押し
縮め応力の関係を示す模式図である。FIG. 2A is a schematic diagram showing the relationship between tensile stress of a silicon substrate and a film deposited on the silicon substrate, and FIG.
FIG. 4 is a schematic diagram showing the relationship between the compressive stress of a silicon substrate and a film deposited on the silicon substrate.
【図３】（ａ）および（ｂ）は、シリコン基板上に成膜
された応力の状態を示す模式図である。3A and 3B are schematic diagrams showing a state of stress formed on a silicon substrate.
【図４】この発明に基づいた不揮発性半導体装置の製造
方法における第１工程を示す図である。FIG. 4 is a diagram showing a first step in a method for manufacturing a nonvolatile semiconductor device based on the present invention.
【図５】この発明に基づいた不揮発性半導体装置の製造
方法における第２工程を示す図である。FIG. 5 is a diagram showing a second step in the method for manufacturing a nonvolatile semiconductor device based on the present invention.
【図６】この発明に基づいた不揮発性半導体装置の製造
方法における第３工程を示す図である。FIG. 6 is a diagram showing a third step in the method for manufacturing a nonvolatile semiconductor device based on the present invention.
【図７】この発明に基づいた不揮発性半導体装置の製造
方法における第４工程を示す図である。FIG. 7 is a diagram showing a fourth step in the method for manufacturing a nonvolatile semiconductor device based on the present invention.
【図８】この発明に基づいた不揮発性半導体装置の製造
方法における第５工程を示す図である。FIG. 8 is a diagram showing a fifth step in the method for manufacturing a nonvolatile semiconductor device based on the present invention.
【図９】この発明に基づいた不揮発性半導体装置の製造
方法における第６工程を示す図である。FIG. 9 is a diagram showing a sixth step in the method for manufacturing a nonvolatile semiconductor device based on the present invention.
【図１０】この発明に基づいた不揮発性半導体装置の製
造方法における第７工程を示す図である。FIG. 10 is a diagram showing a seventh step in the method for manufacturing a nonvolatile semiconductor device according to the present invention.
【図１１】この発明に基づいた不揮発性半導体装置の製
造方法における第８工程を示す図である。FIG. 11 is a diagram showing an eighth step in the method for manufacturing a nonvolatile semiconductor device based on the present invention.
【図１２】この発明に基づいた不揮発性半導体装置の製
造方法における第９工程を示す図である。FIG. 12 is a diagram showing a ninth step in the method for manufacturing a nonvolatile semiconductor device based on the present invention.
【図１３】この発明に基づいた不揮発性半導体装置の製
造方法における第１０工程を示す図である。FIG. 13 is a diagram showing a tenth step in the method for manufacturing a nonvolatile semiconductor device based on the present invention.
【図１４】この発明に基づいた不揮発性半導体装置の製
造方法における第１１工程を示す図である。FIG. 14 is a diagram showing an eleventh step in the method for manufacturing a nonvolatile semiconductor device based on the present invention.
【図１５】この発明に基づいた不揮発性半導体装置の製
造方法における第１２工程を示す図である。FIG. 15 is a diagram showing a twelfth step in the method for manufacturing a nonvolatile semiconductor device based on the present invention.
【図１６】この発明に基づいた不揮発性半導体装置の製
造方法における第１３工程を示す図である。FIG. 16 is a diagram showing a thirteenth step in the method for manufacturing a nonvolatile semiconductor device based on the present invention.
【図１７】従来のフラッシュメモリの一般的な構成を示
すブロック図である。FIG. 17 is a block diagram showing a general configuration of a conventional flash memory.
【図１８】図１７に示すメモリセルマトリックス１００
の概略構成を示す等価回路図である。FIG. 18 is a memory cell matrix 100 shown in FIG.
2 is an equivalent circuit diagram showing a schematic configuration of FIG.
【図１９】従来の一例として挙げたフラッシュメモリを
示す断面図である。FIG. 19 is a cross-sectional view showing a flash memory taken as an example of the related art.
【図２０】従来のフラッシュメモリを示す平面概略図で
ある。FIG. 20 is a schematic plan view showing a conventional flash memory.
【図２１】図２０におけるＹ−Ｙ線矢視断面図である。21 is a sectional view taken along the line YY in FIG.
【図２２】従来技術における不揮発性半導体装置の製造
方法における第１工程を示す図である。FIG. 22 is a diagram showing a first step in a method for manufacturing a nonvolatile semiconductor device in the prior art.
【図２３】従来技術における不揮発性半導体装置の製造
方法における第２工程を示す図である。FIG. 23 is a diagram showing a second step in the method for manufacturing a nonvolatile semiconductor device according to the conventional technique.
【図２４】従来技術における不揮発性半導体装置の製造
方法における第３工程を示す図である。FIG. 24 is a diagram showing a third step in the method for manufacturing a nonvolatile semiconductor device according to the conventional technique.
【図２５】従来技術における不揮発性半導体装置の製造
方法における第４工程を示す図である。FIG. 25 is a diagram showing a fourth step in the method for manufacturing a nonvolatile semiconductor device according to the conventional technique.
【図２６】従来技術における不揮発性半導体装置の製造
方法における第５工程を示す図である。FIG. 26 is a diagram showing a fifth step in the method for manufacturing a nonvolatile semiconductor device in the conventional technique.
【図２７】従来技術における不揮発性半導体装置の製造
方法における第６工程を示す図である。FIG. 27 is a diagram showing a sixth step in the method for manufacturing a nonvolatile semiconductor device in the prior art.
【図２８】従来技術における不揮発性半導体装置の製造
方法における第７工程を示す図である。FIG. 28 is a diagram showing a seventh step of the method for manufacturing a nonvolatile semiconductor device in the conventional technique.
【図２９】従来技術における不揮発性半導体装置の製造
方法における第８工程を示す図である。FIG. 29 is a diagram showing an eighth step of the method for manufacturing a nonvolatile semiconductor device in the prior art.
【図３０】従来技術における不揮発性半導体装置の製造
方法における第９工程を示す図である。FIG. 30 is a diagram showing a ninth step in the method for manufacturing a nonvolatile semiconductor device in the conventional technique.
【図３１】従来技術における不揮発性半導体装置の製造
方法における第１０工程を示す図である。FIG. 31 is a diagram showing a tenth step in the method for manufacturing a nonvolatile semiconductor device in the conventional technique.
【図３２】従来技術における不揮発性半導体装置の製造
方法における第１１工程を示す図である。FIG. 32 is a diagram showing an eleventh step in the method for manufacturing a nonvolatile semiconductor device in the prior art.
【図３３】従来技術における不揮発性半導体装置の製造
方法における第１２工程を示す図である。FIG. 33 is a diagram showing a twelfth step in the method for manufacturing a nonvolatile semiconductor device in the prior art.
【図３４】従来技術における不揮発性半導体装置の問題
点を示す模式図である。FIG. 34 is a schematic diagram showing a problem of a non-volatile semiconductor device in the related art.
１ 半導体基板 ２ 第１の絶縁膜 ３ 電荷蓄積電極 ５ 第２の絶縁膜 ６ 制御電極 ９ 第３の絶縁膜 １１ 第１の導電層 １２ 層間絶縁膜 １３ 第２の導電層 １４ ビット線 ２０ 耐酸化性膜 なお、各図中、同一符号は同一または相当部分を示す。 1 semiconductor substrate 2 first insulating film 3 charge storage electrode 5 second insulating film 6 control electrode 9 third insulating film 11 first conductive layer 12 interlayer insulating film 13 second conductive layer 14 bit line 20 oxidation resistance In each figure, the same reference numerals indicate the same or corresponding parts.
Claims (2)
電荷蓄積電極と、 この電荷蓄積電極の上に第２の絶縁膜を介して形成され
た制御電極と、 この制御電極の上面から前記半導体基板の表面の所定箇
所にかけて前記電荷蓄積電極の側面および前記制御電極
の側面を覆うように形成された第３の絶縁膜と、 前記電荷蓄積電極と前記制御電極の側面側であって、前
記第３の絶縁膜を介して設けられた耐酸化性膜と、 前記電荷蓄積電極を両側から挟む位置であって、前記半
導体基板の表面から所定の深さに形成された不純物領域
と、 を備えた不揮発性半導体記憶装置。1. A semiconductor substrate, a charge storage electrode formed on the semiconductor substrate via a first insulating film, and a control formed on the charge storage electrode via a second insulating film. An electrode, a third insulating film formed to cover a side surface of the charge storage electrode and a side surface of the control electrode from an upper surface of the control electrode to a predetermined position on the surface of the semiconductor substrate, the charge storage electrode and the third insulating film. On the side surface of the control electrode, at a position sandwiching the oxidation resistant film provided via the third insulating film and the charge storage electrode from both sides, and having a predetermined depth from the surface of the semiconductor substrate. A non-volatile semiconductor memory device comprising: an impurity region formed in.
する工程と、 前記第１の絶縁膜の上に第１の電極層を形成する工程
と、 前記第１の電極層の上に第２の絶縁膜を形成する工程
と、 この第２の絶縁膜の上に第２の電極層を形成する工程
と、 前記第１の導電極と前記第２の電極層を同一マスクで各
々所定の形状にエッチングし、電荷蓄積電極と制御電極
を同時に形成する工程と、 前記制御電極とレジストをマスクとして半導体基板の表
面に不純物を導入し不純物領域を形成する工程と、 前記制御電極の上方から前記半導体基板の表面の所定箇
所にかけて前記電荷蓄積電極および前記制御電極の側面
を覆うように第３の絶縁膜を形成する工程と、 前記第３の絶縁膜の上面に沿って耐酸化性膜を形成し、
その後この耐酸化性膜に所定の異方性エッチングを行な
うことにより前記電荷蓄積電極および前記制御電極の側
面側にサイドウォールを形成する工程と、 を備えた不揮発性半導体記憶装置の製造方法。2. A step of forming a first insulating film on the surface of a semiconductor substrate, a step of forming a first electrode layer on the first insulating film, and a step of forming a first electrode layer on the first electrode layer. A step of forming a second insulating film; a step of forming a second electrode layer on the second insulating film; and a step of forming the first conductive electrode and the second electrode layer with the same mask. Etching the shape of the charge storage electrode and the control electrode at the same time, a step of introducing impurities into the surface of the semiconductor substrate by using the control electrode and the resist as a mask to form an impurity region, and from above the control electrode. Forming a third insulating film over a predetermined portion of the surface of the semiconductor substrate so as to cover side surfaces of the charge storage electrode and the control electrode; and forming an oxidation resistant film along an upper surface of the third insulating film. Formed,
Then, a step of forming a sidewall on the side surface side of the charge storage electrode and the control electrode by performing a predetermined anisotropic etching on the oxidation resistant film, a method of manufacturing a nonvolatile semiconductor memory device.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4188120A JP2975484B2 (en) | 1992-07-15 | 1992-07-15 | Nonvolatile semiconductor memory device and method of manufacturing the same |
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| Application Number | Priority Date | Filing Date | Title |
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| JP4188120A JP2975484B2 (en) | 1992-07-15 | 1992-07-15 | Nonvolatile semiconductor memory device and method of manufacturing the same |
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| Publication Number | Publication Date |
|---|---|
| JPH0637326A true JPH0637326A (en) | 1994-02-10 |
| JP2975484B2 JP2975484B2 (en) | 1999-11-10 |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2975484B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5948963A (en) * | 1997-05-20 | 1999-09-07 | Ngk Insulators, Ltd. | Gas sensor |
| US6082175A (en) * | 1996-10-14 | 2000-07-04 | Ngk Spark Plug Co., Ltd. | Electronic component having terminal connecting leads with a high temperature ceramic element and a method of making the same |
| KR100372328B1 (en) * | 1998-08-04 | 2003-02-17 | 닛본 덴기 가부시끼가이샤 | Semiconductor storage device |
| JP2006190935A (en) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | Method for manufacturing flash memory element |
| JP4718007B2 (en) * | 1998-03-27 | 2011-07-06 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Method of manufacturing an integrated circuit with self-aligned contacts |
-
1992
- 1992-07-15 JP JP4188120A patent/JP2975484B2/en not_active Expired - Fee Related
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| JP2975484B2 (en) | 1999-11-10 |
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