JPH0635184Y2 - FFT analyzer - Google Patents

FFT analyzer

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JPH0635184Y2
JPH0635184Y2 JP8474988U JP8474988U JPH0635184Y2 JP H0635184 Y2 JPH0635184 Y2 JP H0635184Y2 JP 8474988 U JP8474988 U JP 8474988U JP 8474988 U JP8474988 U JP 8474988U JP H0635184 Y2 JPH0635184 Y2 JP H0635184Y2
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JP
Japan
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output
signal
memory
converter
fft
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JP8474988U
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JPH026267U (en
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宏明 田中
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Yokogawa Electric Corp
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Yokogawa Electric Corp
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Description

【考案の詳細な説明】 イ.「考案の目的」 〔産業上の利用分野〕 本考案は、FFTアナライザのハードウェアの簡素化に関
するものである。
[Detailed Description of Device] a. [Purpose of Invention] [Industrial Application Field] The present invention relates to simplification of hardware of an FFT analyzer.

〔従来の技術〕[Conventional technology]

第4図はズーミング機能を持つ従来のFFTアナライザを
示した構成ブロック図である。入力端子10に印加された
アナログ入力信号ViはAD変換器1でデジタル信号に変換
され、乗算器31および32において局部発振器4の互いに
90°異なる出力とそれぞれミキシングされ、それぞれデ
ジタルフィルタ51および52を通過してFPP(Floating Po
int Processor:浮動小数点プロセッサ)6でFFT(Fast
Fourier Transform:高速フーリエ変換)演算が行われ、
ズーミングした周波数スペクトルがディスプレイ8上に
表示される。
FIG. 4 is a configuration block diagram showing a conventional FFT analyzer having a zooming function. The analog input signal Vi applied to the input terminal 10 is converted into a digital signal by the AD converter 1, and the multipliers 31 and 32 convert the local oscillator 4 to each other.
Outputs that differ by 90 ° are mixed and passed through digital filters 51 and 52, respectively, and FPP (Floating Pos.
int Processor: FFT (Fast) with 6
Fourier Transform: fast Fourier transform)
The zoomed frequency spectrum is displayed on the display 8.

〔考案が解決しようとする問題点〕[Problems to be solved by the invention]

しかしながら、ズーミング機能を持ったFFTアナライザ
ではズーミング用に専用のハードウェアが必要となる。
例えば、第4図に示すように入力を1チャネルとする場
合でも、ズーミング用に2つのデジタルフィルタが必要
である。一般にデジタルフィルタは高価なので、FFTア
ナライザを低価格で製作する場合にはこの点が大きな問
題となる。
However, an FFT analyzer with a zooming function requires dedicated hardware for zooming.
For example, as shown in FIG. 4, even when the input is one channel, two digital filters are required for zooming. Generally, a digital filter is expensive, and this is a big problem when manufacturing an FFT analyzer at a low price.

本考案は上記の問題を解決するためになされたもので、
デジタルフィルタの使用数を減らして低価格化を図った
FFTアナライザを実現することを目的とする。
The present invention has been made to solve the above problems,
Reduced the number of digital filters used to lower prices
The purpose is to realize an FFT analyzer.

ロ.「考案の構成」 〔問題点を解決するための手段〕 本提案に係るFFTアナライザは、入力信号をデジタル信
号に変換するAD変換器と、 このAD変換器から出力されたデジタル信号を記憶する第
1のメモリ手段と、 位相が互いに90°異なる第1および第2の信号を出力す
る発振器と、 前記AD変換器の出力と発振器より得られる第1の信号と
の乗算演算又は前記第1のメモリの出力と前記発振器よ
り得られる第2の信号との乗算演算を行う乗算器と、 この乗算器からの演算結果を入力し、その乗算結果のう
ち必要な周波数成分を出力するデジタルフィルタを介し
た信号を直接又は高速フーリエ変換手段により変換して
一時的に保持することで高速フーリエ演算を行う演算手
段と具備し、 この演算手段からの出力を表示するようにしたことを特
徴とする。
B. [Constitution of Device] [Means for Solving Problems] The FFT analyzer according to the present proposal stores an AD converter for converting an input signal into a digital signal and a digital signal output from the AD converter. 1 memory means, an oscillator for outputting first and second signals having phases different from each other by 90 °, a multiplication operation of the output of the AD converter and a first signal obtained from the oscillator, or the first memory Through a digital filter that inputs the operation result from this multiplier and outputs a necessary frequency component of the multiplication result. It is characterized in that it is provided with an operation means for performing a fast Fourier operation by directly or holding a signal directly or by the fast Fourier conversion means and displaying the output from this operation means.

〔作用〕[Action]

メモリ手段を用いてズーミングのための周波数シフトを
時分割で行うことにより、入力1チャネルについて1つ
のデジタルフィルタを時分割で使用することができる。
By performing the frequency shift for zooming in time division using the memory means, one digital filter can be used in time division for one input channel.

〔実施例〕〔Example〕

以下、図面を用いて本考案を詳しく説明する。 Hereinafter, the present invention will be described in detail with reference to the drawings.

第1図は本考案に係るFFTアナライザの一実施例で1チ
ャネルの場合を示す構成ブロック図である。10はアナロ
グ入力信号Viが印加される入力端子、1は入力信号Viを
デジタル信号に変換するAD変換器、11はこのAD変換器1
の出力を制御する出力バッファ、12はこの出力バッファ
11が接続するバス、2はこのバス12にそのI/Oポートが
接続する第1のメモリ、3は前記バス12が一方の入力に
接続する乗算器、4は位相が互いに90°異なる2つの信
号を出力し、その出力がこの乗算器3の他方の入力とな
る周波数シフトのための局部発振器(LO)、5は乗算器
3の出力を入力して不要な周波数成分を除去するデジタ
ルフィルタ、6はデジタルフィルタ5の出力を入力して
FFT演算等を行うFPP、61はこのFPP6が内蔵する第2のメ
モリ、8はFPP6のズーミングした周波数スペクトル出力
を表示するディスプレイである。
FIG. 1 is a block diagram showing the configuration of one channel of an FFT analyzer according to the present invention. 10 is an input terminal to which the analog input signal Vi is applied, 1 is an AD converter for converting the input signal Vi into a digital signal, and 11 is this AD converter 1
Output buffer to control the output of, 12 is this output buffer
11 is a bus connected to, 2 is a first memory to which the I / O port is connected to this bus 12, 3 is a multiplier to which the bus 12 is connected to one input, and 4 is a phase difference of 90 ° from each other. A local oscillator (LO) for frequency shifting, which outputs a signal and whose output is the other input of the multiplier 3, 5 is a digital filter for inputting the output of the multiplier 3 to remove unnecessary frequency components, 6 inputs the output of the digital filter 5
FPP for performing FFT calculation and the like, 61 is a second memory incorporated in this FPP6, and 8 is a display for displaying the zoomed frequency spectrum output of the FPP6.

上記のような構成の装置の動作を第2図を用いて説明す
る。
The operation of the apparatus having the above configuration will be described with reference to FIG.

まず動作は第2図(A)のように行われる。この第1の
モードでは、バッファ11は出力イネーブルとなり、発振
器4の出力はcosωtとなる。その結果AD変換器1の
出力波形(t)はバッファ11およびバス12を介してメ
モリ2に書込まれ、同時に乗算器3の一方の入力となっ
てcosωtを掛けられる。両者の積からなる信号がデ
ジタルフィルタ5を通過した波形がFPP6のFFT演算手段6
2によりFFT演算されてメモリ61に書込まれる。このとき
メモリ61に書込まれるデータは、デジタルフィルタの伝
達関数をH(ω) とし、 F(ω)=▲∫ -∞▼(t)exp(−jωt)dt …
(1) とおくと、 (1/2)H(ω){F(ω−ω)+F(ω+ω)}
…(2) となる。
First, the operation is performed as shown in FIG. In this first mode, the output of the buffer 11 is enabled and the output of the oscillator 4 becomes cosω 0 t. As a result, the output waveform (t) of the AD converter 1 is written in the memory 2 via the buffer 11 and the bus 12, and simultaneously becomes one input of the multiplier 3 and is multiplied by cosω 0 t. The waveform obtained by passing the signal of the product of the both through the digital filter 5 is the FFT calculation means 6 of the FPP 6.
FFT operation is performed by 2 and written in the memory 61. At this time, the data written in the memory 61 is F (ω) = ▲ ∫ -∞ ▼ (t) exp (-jωt) dt with the transfer function of the digital filter as H (ω).
Letting (1) be, (1/2) H (ω) {F (ω−ω 0 ) + F (ω + ω 0 )}
… (2)

第2図(B)に示す第2モードでは、バッファ11は出力
ディセーブル、発振器4の出力はsinωtとなる。こ
の状態ではメモリ2の内容がバス12を介して読みだされ
て乗算器3の一方の入力となり、sinωtを掛けられ
て、デジタルフィルタ5を通過した波形がFPP6のFFT演
算手段62によりFFT演算される。このときFFT演算手段62
から出力されるデータは、 (1/2j)H(ω){F(ω−ω)+F(ω+ω)}
…(3) となる。FPP6における演算手段63によりFFT演算手段62
からの(3)式のデータにjを掛けてメモリ61からの
(2)式のデータを加える演算を行えば、ズーミングし
た周波数スペクトルであるズーミングスペクトル H(ω){F(ω−ω)} …(4) が得られる。このズーミングスペクトルがディスプレイ
8上に表示される。実際には上記第2モードで、FFT演
算手段62の出力をFFP6内のメモリ61の他の領域にいった
ん格納し、その内容を演算手段63の入力データとして利
用することができる。
In the second mode shown in FIG. 2B, the output of the buffer 11 is disabled and the output of the oscillator 4 is sinω 0 t. In this state, the contents of the memory 2 are read out via the bus 12 and become one input of the multiplier 3, multiplied by sin ω 0 t, and the waveform passed through the digital filter 5 is FFT calculated by the FFT calculation means 62 of the FPP 6. Is calculated. At this time, the FFT calculation means 62
The data output from is (1 / 2j) H (ω) {F (ω−ω 0 ) + F (ω + ω 0 )}
… (3) FFT calculation means 62 by calculation means 63 in FPP6
By multiplying the data of the formula (3) from j by j and adding the data of the formula (2) from the memory 61, a zooming spectrum H (ω) {F (ω-ω 0 ) which is a zoomed frequency spectrum is obtained. } (4) is obtained. This zooming spectrum is displayed on the display 8. Actually, in the second mode, the output of the FFT calculating means 62 can be temporarily stored in another area of the memory 61 in the FFP 6, and the contents can be used as the input data of the calculating means 63.

このような構成のFFTアナライザによれば、AD変換器の
後にメモリを挿入し、ズーミングを行う際に周波数シフ
トを時分割で行うことにより、デジタルフィルタを時分
割で使用することができ、高価なデジタルフィルタの数
を半減することができる。また乗算器の数も半減する。
According to the FFT analyzer having such a configuration, the memory is inserted after the AD converter, and the frequency shift is performed in time division when performing zooming, so that the digital filter can be used in time division, which is expensive. The number of digital filters can be halved. Also, the number of multipliers is halved.

第3図は本考案に係るFFTアナライザの他の実施例の動
作を示す説明図である。構成は第1図と同じであるが、
デジタルフィルタ5の出力を直接メモリ61に格納した
後、複素FFT演算を行わせる点で動作が異なる。すなわ
ち第3図(A)(B)に示すように、第1,第2のモード
では第2図(A)(B)と異なり、デジタルフィルタ5
の出力が直接メモリ61に格納される。次に第3図(C)
に示すように、第3のモードでメモリ61の内容がFFP6内
の複素FFT演算手段64により複素FFT演算され、そのズー
ミングスペクトル出力がディスプレイ8上に表示され
る。
FIG. 3 is an explanatory view showing the operation of another embodiment of the FFT analyzer according to the present invention. The configuration is the same as in Fig. 1,
The operation is different in that the output of the digital filter 5 is directly stored in the memory 61 and then the complex FFT operation is performed. That is, as shown in FIGS. 3A and 3B, in the first and second modes, unlike the case of FIGS. 2A and 2B, the digital filter 5 is used.
Is directly stored in the memory 61. Next, FIG. 3 (C)
In the third mode, the contents of the memory 61 are subjected to complex FFT operation by the complex FFT operation means 64 in the FFP 6, and the zooming spectrum output is displayed on the display 8, as shown in FIG.

ハ.「考案の効果」 以上の説明から明らかなように、本願考案によれば、デ
ジタルフィルタの使用数を減らして低価格化を図ったFF
Tアナライザを簡単な構成で実現することができる。
C. [Effect of Device] As is apparent from the above description, according to the present invention, the number of digital filters used is reduced to reduce the cost.
A T analyzer can be realized with a simple configuration.

【図面の簡単な説明】[Brief description of drawings]

第1図は本考案に係るFFTアナライザの一実施例を示す
構成ブロック図、第2図は第1図装置の動作を示す説明
図、第3図は本考案に係るFFTアナライザの他の実施例
の動作を示す説明図、第4図はFFTアナライザの従来例
を示す構成ブロック図である。 1……AD変換器、2……第1のメモリ手段、3……乗算
手段、4……発振手段、5……デジタルフィルタ手段、
61……第2のメモリ手段、Vi……入力信号。
FIG. 1 is a block diagram showing the configuration of an embodiment of the FFT analyzer according to the present invention, FIG. 2 is an explanatory diagram showing the operation of the apparatus shown in FIG. 1, and FIG. 3 is another embodiment of the FFT analyzer according to the present invention. FIG. 4 is a block diagram showing the configuration of a conventional example of an FFT analyzer. 1 ... AD converter, 2 ... first memory means, 3 ... multiplication means, 4 ... oscillation means, 5 ... digital filter means,
61 …… Second memory means, Vi …… input signal.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項1】入力信号をデジタル信号に変換するAD変換
器と、 このAD変換器から出力されたデジタル信号を記憶する第
1のメモリ手段と、 位相が互いに90°異なる第1および第2の信号を出力す
る発振器と、 前記AD変換器の出力と発振器より得られる第1の信号と
の乗算演算又は前記第1のメモリの出力と前記発振器よ
り得られる第2の信号との乗算演算を行う乗算器と、 この乗算器からの演算結果を入力し、その乗算結果のう
ち必要な周波数成分を出力するデジタルフィルタを介し
た信号を直接又は高速フーリエ変換手段により変換して
一時的に保持することで高速フーリエ演算を行う演算手
段と具備し、 この演算手段からの出力を表示するようにしたFFTアナ
ライザ。
1. An AD converter for converting an input signal into a digital signal, a first memory means for storing a digital signal output from the AD converter, and first and second phases differing in phase from each other by 90 °. A multiplication operation of an oscillator outputting a signal and an output of the AD converter and a first signal obtained from the oscillator or a multiplication operation of the output of the first memory and a second signal obtained from the oscillator A multiplier and a calculation result from this multiplier are input, and a signal that has passed through a digital filter that outputs a necessary frequency component of the multiplication result is converted directly or by a fast Fourier transform means and temporarily held. An FFT analyzer that is equipped with a calculation means for performing fast Fourier calculation in and displays the output from this calculation means.
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