JPH06350433A - Ｂｉ−ＣＭＯＳ出力回路 - Google Patents
Ｂｉ−ＣＭＯＳ出力回路Info
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- JPH06350433A JPH06350433A JP5140492A JP14049293A JPH06350433A JP H06350433 A JPH06350433 A JP H06350433A JP 5140492 A JP5140492 A JP 5140492A JP 14049293 A JP14049293 A JP 14049293A JP H06350433 A JPH06350433 A JP H06350433A
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Abstract
(57)【要約】
【目的】 コンデンサとダイオードを組み合わせた回路
を用いることにより、バス接続が可能なＢｉ−ＣＭＯＳ
出力回路を実現する。 【構成】 ＮＰＮトランジスタ電流増幅回路３での電圧
降下と等しくなるように、ダイオードクランプ回路4aを
挿入し、出力部７とダイオードクランプ回路4aの間にコ
ンデンサ電荷保持回路4bを挿入し、ＮＰＮトランジスタ
電流増幅回路３のベース・エミッタ間電圧を一定にす
る。ＰＭＯＳトランジスタスイッチ１とＮＭＯＳトラン
ジスタスイッチ２をオフにしたとき、出力部７は開放状
態となるが、このとき外部から出力部７の電位を変動さ
せたとしても、ＮＰＮトランジスタ電流増幅回路３には
逆バイアスがかからないため、トランジスタの破壊は防
がれる。これによりバス接続が可能なＢｉ−ＣＭＯＳ出
力回路が得られる。
を用いることにより、バス接続が可能なＢｉ−ＣＭＯＳ
出力回路を実現する。 【構成】 ＮＰＮトランジスタ電流増幅回路３での電圧
降下と等しくなるように、ダイオードクランプ回路4aを
挿入し、出力部７とダイオードクランプ回路4aの間にコ
ンデンサ電荷保持回路4bを挿入し、ＮＰＮトランジスタ
電流増幅回路３のベース・エミッタ間電圧を一定にす
る。ＰＭＯＳトランジスタスイッチ１とＮＭＯＳトラン
ジスタスイッチ２をオフにしたとき、出力部７は開放状
態となるが、このとき外部から出力部７の電位を変動さ
せたとしても、ＮＰＮトランジスタ電流増幅回路３には
逆バイアスがかからないため、トランジスタの破壊は防
がれる。これによりバス接続が可能なＢｉ−ＣＭＯＳ出
力回路が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、高速でかつチップ占有
面積が小さく、バスライン接続のための開放出力を可能
としたＢｉ−ＣＭＯＳの出力回路に関するものである。
面積が小さく、バスライン接続のための開放出力を可能
としたＢｉ−ＣＭＯＳの出力回路に関するものである。
【０００２】
【従来の技術】従来の出力回路は、図１０に示すよう
に、ＰＭＯＳトランジスタ1aとＮＭＯＳトランジスタ2a
の縦続接続によるものが多く使用されてきた。この回路
で、制御入力φ1とφ2がローレベルのとき、ＰＭＯＳト
ランジスタ1aのみが導通し、電流が高電位電源８からＰ
ＭＯＳトランジスタ1aを介して出力部７に流れ込み、出
力電位はハイレベルとなる。
に、ＰＭＯＳトランジスタ1aとＮＭＯＳトランジスタ2a
の縦続接続によるものが多く使用されてきた。この回路
で、制御入力φ1とφ2がローレベルのとき、ＰＭＯＳト
ランジスタ1aのみが導通し、電流が高電位電源８からＰ
ＭＯＳトランジスタ1aを介して出力部７に流れ込み、出
力電位はハイレベルとなる。
【０００３】次に、制御入力φ1とφ2がハイレベルのと
き、ＮＭＯＳトランジスタ2aのみが導通し、出力部７に
寄生した容量に蓄積した電荷がＮＭＯＳトランジスタ2a
を介してグランドに抜け、出力電位はローレベルとな
る。
き、ＮＭＯＳトランジスタ2aのみが導通し、出力部７に
寄生した容量に蓄積した電荷がＮＭＯＳトランジスタ2a
を介してグランドに抜け、出力電位はローレベルとな
る。
【０００４】次に、制御入力φ1がハイレベルでφ2がロ
ーレベルのとき、ＭＯＳトランジスタは共に遮断され、
出力部７は開放状態、すなわちハイインピーダンス状態
となる。
ーレベルのとき、ＭＯＳトランジスタは共に遮断され、
出力部７は開放状態、すなわちハイインピーダンス状態
となる。
【０００５】この出力回路は、出力部７の寄生容量が大
きい場合や、高速性が重要視される場合は、ＭＯＳトラ
ンジスタのサイズがかなり大きくなるのが欠点である。
しかも、ＭＯＳトランジスタのサイズを大きくすると、
ゲート・ソース間、ゲート・ドレイン間の寄生容量もほ
ぼ比例して大きくなり、そのＭＯＳトランジスタを駆動
するためのバッファ・アンプも高駆動にしなくてはなら
ないため、限界がある。
きい場合や、高速性が重要視される場合は、ＭＯＳトラ
ンジスタのサイズがかなり大きくなるのが欠点である。
しかも、ＭＯＳトランジスタのサイズを大きくすると、
ゲート・ソース間、ゲート・ドレイン間の寄生容量もほ
ぼ比例して大きくなり、そのＭＯＳトランジスタを駆動
するためのバッファ・アンプも高駆動にしなくてはなら
ないため、限界がある。
【０００６】占有面積の点から言えば、図１１に示すよ
うに、ＰＭＯＳトランジスタをＮＰＮトランジスタ3aに
置き換えたＢｉ−ＣＭＯＳ出力回路の方が有利である。
同面積で比較すると、ＮＰＮトランジスタの方がＰＭＯ
Ｓトランジスタよりも電流供給能力に優れているからで
ある。
うに、ＰＭＯＳトランジスタをＮＰＮトランジスタ3aに
置き換えたＢｉ−ＣＭＯＳ出力回路の方が有利である。
同面積で比較すると、ＮＰＮトランジスタの方がＰＭＯ
Ｓトランジスタよりも電流供給能力に優れているからで
ある。
【０００７】図１０におけるＰＭＯＳトランジスタ1a
は、キャリアの移動度の違いで、サイズがＮＭＯＳトラ
ンジスタ2aの約２倍となり、出力回路の占有面積の６割
以上を占めているため、その部分の面積の削減効果は大
きい。したがって、負荷が重い場合や高速で動作させる
ときにはこのＢｉ−ＣＭＯＳ出力回路が用いられる。し
かし、この回路はバス接続ができないという欠点があ
る。出力部７を開放状態にするためには、ＮＰＮトラン
ジスタ3aのベースとＮＭＯＳトランジスタ2aのゲートの
両方にローレベルを入力する必要がある。このとき、出
力部７がバスからハイレベルが加えられると、ＮＰＮト
ランジスタのベース・エミッタ間に逆バイアスがかか
る。ベース・エミッタ間の逆耐圧は小さいため、このＮ
ＰＮトランジスタ3aは破壊される危険性が大きい。この
理由により、このＢｉ−ＣＭＯＳ出力回路はバス接続が
できないのである。
は、キャリアの移動度の違いで、サイズがＮＭＯＳトラ
ンジスタ2aの約２倍となり、出力回路の占有面積の６割
以上を占めているため、その部分の面積の削減効果は大
きい。したがって、負荷が重い場合や高速で動作させる
ときにはこのＢｉ−ＣＭＯＳ出力回路が用いられる。し
かし、この回路はバス接続ができないという欠点があ
る。出力部７を開放状態にするためには、ＮＰＮトラン
ジスタ3aのベースとＮＭＯＳトランジスタ2aのゲートの
両方にローレベルを入力する必要がある。このとき、出
力部７がバスからハイレベルが加えられると、ＮＰＮト
ランジスタのベース・エミッタ間に逆バイアスがかか
る。ベース・エミッタ間の逆耐圧は小さいため、このＮ
ＰＮトランジスタ3aは破壊される危険性が大きい。この
理由により、このＢｉ−ＣＭＯＳ出力回路はバス接続が
できないのである。
【０００８】
【発明が解決しようとする課題】このため、高速あるい
は重い負荷がかかる出力回路が必要な場合、バス接続が
必要か、それとも省面積を取るかの二者選択を強いられ
てきた。
は重い負荷がかかる出力回路が必要な場合、バス接続が
必要か、それとも省面積を取るかの二者選択を強いられ
てきた。
【０００９】本発明は上記の問題点を鑑みてなされたも
ので、省面積、高速で高ドライブ能力をもち、バス接続
が可能なＢｉ−ＣＭＯＳ出力回路を提供することを目的
とする。
ので、省面積、高速で高ドライブ能力をもち、バス接続
が可能なＢｉ−ＣＭＯＳ出力回路を提供することを目的
とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
の本発明は、ＰＭＯＳトランジスタスイッチのドレイン
がＮＰＮトランジスタ電流増幅回路のベースに接続さ
れ、前記ＮＰＮトランジスタ電流増幅回路のエミッタと
ＮＭＯＳトランジスタスイッチを接続し、その接続点を
出力部としたＢｉ−ＣＭＯＳ出力回路に、ダイオードク
ランプ回路とコンデンサ電荷保持回路から構成されるブ
ートストラップ回路を設けたものである。
の本発明は、ＰＭＯＳトランジスタスイッチのドレイン
がＮＰＮトランジスタ電流増幅回路のベースに接続さ
れ、前記ＮＰＮトランジスタ電流増幅回路のエミッタと
ＮＭＯＳトランジスタスイッチを接続し、その接続点を
出力部としたＢｉ−ＣＭＯＳ出力回路に、ダイオードク
ランプ回路とコンデンサ電荷保持回路から構成されるブ
ートストラップ回路を設けたものである。
【００１１】その構成は、ＮＰＮトランジスタ電流増幅
回路のベースとＮＭＯＳトランジスタスイッチのドレイ
ンとの間に前記ダイオードクランプ回路を挿入し、前記
出力部と前記ダイオードクランプ回路をコンデンサ電荷
保持回路で接続したことを特徴とするものである。
回路のベースとＮＭＯＳトランジスタスイッチのドレイ
ンとの間に前記ダイオードクランプ回路を挿入し、前記
出力部と前記ダイオードクランプ回路をコンデンサ電荷
保持回路で接続したことを特徴とするものである。
【００１２】
【作用】この出力回路は制御入力φ１とφ２で、ＰＭＯ
ＳトランジスタスイッチおよびＮＭＯＳトランジスタス
イッチをオンオフさせることで、出力部が制御される。
ＰＭＯＳトランジスタスイッチのみがオンしたときは、
出力部はハイレベルとなり、ＮＭＯＳトランジスタスイ
ッチのみがオンしたときは、出力部はローレベルとな
る。出力部を駆動するのに電流供給能力の高いＮＰＮト
ランジスタ電流増幅回路を用いているので、出力部の出
力電位の立ち上がりが高速になる。また、ＰＭＯＳトラ
ンジスタスイッチを貫通する電流が大幅に減少するの
で、ＰＭＯＳトランジスタスイッチのサイズはかなり小
さいもので済む。したがって、チップの省面積化が図ら
れる。
ＳトランジスタスイッチおよびＮＭＯＳトランジスタス
イッチをオンオフさせることで、出力部が制御される。
ＰＭＯＳトランジスタスイッチのみがオンしたときは、
出力部はハイレベルとなり、ＮＭＯＳトランジスタスイ
ッチのみがオンしたときは、出力部はローレベルとな
る。出力部を駆動するのに電流供給能力の高いＮＰＮト
ランジスタ電流増幅回路を用いているので、出力部の出
力電位の立ち上がりが高速になる。また、ＰＭＯＳトラ
ンジスタスイッチを貫通する電流が大幅に減少するの
で、ＰＭＯＳトランジスタスイッチのサイズはかなり小
さいもので済む。したがって、チップの省面積化が図ら
れる。
【００１３】ＰＭＯＳトランジスタスイッチとＮＭＯＳ
トランジスタスイッチの両方をオフした場合は、ＮＰＮ
トランジスタ電流増幅回路の入力部分が開放状態とな
り、出力部は開放状態になる。ここで、ＮＰＮトランジ
スタ電流増幅回路の電圧降下と同じ電圧降下を持つダイ
オードクランプ回路をＮＰＮトランジスタ電流増幅回路
のベースとＮＭＯＳトランジスタスイッチのドレインと
の間に挿入し、ダイオードクランプ回路と出力部との間
にコンデンサ電荷保持回路を挿入している。このダイオ
ードクランプ回路とコンデンサ電荷保持回路より構成さ
れるブートストラップ回路で、一定値の電位差を作り出
す。このブートストラップ回路の働きで、常にＮＰＮト
ランジスタの入力部と出力部の電位差が一定となるた
め、ＮＰＮトランジスタ電流増幅回路に逆バイアスが生
じない。したがって、ＮＰＮトランジスタの破壊が防が
れるので、この回路はバス接続可能となる。
トランジスタスイッチの両方をオフした場合は、ＮＰＮ
トランジスタ電流増幅回路の入力部分が開放状態とな
り、出力部は開放状態になる。ここで、ＮＰＮトランジ
スタ電流増幅回路の電圧降下と同じ電圧降下を持つダイ
オードクランプ回路をＮＰＮトランジスタ電流増幅回路
のベースとＮＭＯＳトランジスタスイッチのドレインと
の間に挿入し、ダイオードクランプ回路と出力部との間
にコンデンサ電荷保持回路を挿入している。このダイオ
ードクランプ回路とコンデンサ電荷保持回路より構成さ
れるブートストラップ回路で、一定値の電位差を作り出
す。このブートストラップ回路の働きで、常にＮＰＮト
ランジスタの入力部と出力部の電位差が一定となるた
め、ＮＰＮトランジスタ電流増幅回路に逆バイアスが生
じない。したがって、ＮＰＮトランジスタの破壊が防が
れるので、この回路はバス接続可能となる。
【００１４】以上に加えて、請求項２に関する発明で
は、ダイオードクランプ回路のカソードと出力部とを直
接接続することにより、出力部がローレベルからハイレ
ベルに遷移するときに、出力部へ供給される電流が、Ｎ
ＰＮトランジスタ電流増幅回路のエミッタ出力から直接
出力部に供給されるものに、ダイオードクランプ回路を
通過するものが加わるため、出力の立ち上がりが速くな
るといった効果が生じる。
は、ダイオードクランプ回路のカソードと出力部とを直
接接続することにより、出力部がローレベルからハイレ
ベルに遷移するときに、出力部へ供給される電流が、Ｎ
ＰＮトランジスタ電流増幅回路のエミッタ出力から直接
出力部に供給されるものに、ダイオードクランプ回路を
通過するものが加わるため、出力の立ち上がりが速くな
るといった効果が生じる。
【００１５】
【実施例】（実施例１）本発明の請求項１に関する概念
ブロック図を図１に示し、その実施例１を図３を参照し
ながら説明する。
ブロック図を図１に示し、その実施例１を図３を参照し
ながら説明する。
【００１６】実施例１の出力回路はＰＭＯＳトランジス
タＱ１と、ＮＭＯＳトランジスタＱ2aとＱ2bと、ＮＰＮ
トランジスタＱ３と、ダイオードＤ１と、コンデンサＣ
１からなる。
タＱ１と、ＮＭＯＳトランジスタＱ2aとＱ2bと、ＮＰＮ
トランジスタＱ３と、ダイオードＤ１と、コンデンサＣ
１からなる。
【００１７】高電位電圧源８には、Ｑ１のソースと、Ｑ
３のコレクタとが接続されている。グランドには、Ｑ2a
とＱ2bのソースが接続されている。Ｑ１のドレインに
は、Ｑ３のベースと、Ｄ１を介してＱ2aのドレインとが
接続されている。出力部７には、Ｑ2bのドレインと、Ｑ
３のエミッタと、Ｃ１を介してＤ１のアノードに接続さ
れている。また、Ｑ１のゲートは制御入力φ１、Ｑ2aと
Ｑ2bのゲートには制御入力φ２が入力される。ここで、
Ｑ３とＤ１は、しきい値電圧がほぼ等しくＶT（約0.7
Ｖ）であるように設計する。
３のコレクタとが接続されている。グランドには、Ｑ2a
とＱ2bのソースが接続されている。Ｑ１のドレインに
は、Ｑ３のベースと、Ｄ１を介してＱ2aのドレインとが
接続されている。出力部７には、Ｑ2bのドレインと、Ｑ
３のエミッタと、Ｃ１を介してＤ１のアノードに接続さ
れている。また、Ｑ１のゲートは制御入力φ１、Ｑ2aと
Ｑ2bのゲートには制御入力φ２が入力される。ここで、
Ｑ３とＤ１は、しきい値電圧がほぼ等しくＶT（約0.7
Ｖ）であるように設計する。
【００１８】次に、本回路の動作について説明する。Ｃ
１の端子間電圧をＶC1、出力部の電位をＶOとし、数値
例として高電位電源電圧ＶCC＝５Ｖ、ＶT＝0.7Ｖとす
る。
１の端子間電圧をＶC1、出力部の電位をＶOとし、数値
例として高電位電源電圧ＶCC＝５Ｖ、ＶT＝0.7Ｖとす
る。
【００１９】φ１とφ２がローレベル（０Ｖ）のとき、
Ｑ１とＱ３はオン、Ｑ2aとＱ2bはオフとなる。このとき
出力電位ＶOは、５−0.7＝4.3Ｖで、Ｃ１の端子間電圧
ＶC1は、５−4.3＝0.7Ｖとなる。ここで、Ｑ３の電流増
幅率をβとすると、Ｑ３のベース電流は、コレクタ電流
の１／βになるため、Ｑ１のサイズは図１０のＰＭＯＳ
トランジスタ1aに比べて１／β程度に小さくなり、Ｑ３
のサイズも図１０のＰＭＯＳトランジスタ1aに比べると
小さいため、占有面積が図１０の場合と比べると削減さ
れている。
Ｑ１とＱ３はオン、Ｑ2aとＱ2bはオフとなる。このとき
出力電位ＶOは、５−0.7＝4.3Ｖで、Ｃ１の端子間電圧
ＶC1は、５−4.3＝0.7Ｖとなる。ここで、Ｑ３の電流増
幅率をβとすると、Ｑ３のベース電流は、コレクタ電流
の１／βになるため、Ｑ１のサイズは図１０のＰＭＯＳ
トランジスタ1aに比べて１／β程度に小さくなり、Ｑ３
のサイズも図１０のＰＭＯＳトランジスタ1aに比べると
小さいため、占有面積が図１０の場合と比べると削減さ
れている。
【００２０】次に、φ１とφ２がハイレベル（５Ｖ）の
とき、Ｑ１とＱ３はオフ、Ｑ2aとＱ2bはオンとなる。こ
のとき出力電位ＶOは０Ｖで、Ｃ１の端子間電圧ＶC1は
0.7Ｖとなる。このように、出力電位ＶOは０Ｖから4.3
Ｖまで動くが、Ｃ１の端子間電圧ＶC1は0.7Ｖで一定と
なる。ＶC1が一定電圧になるのは、Ｑ３のＶTとＤ１の
ＶTが等しいためで、Ｄ１を付加して得られた特徴であ
る。
とき、Ｑ１とＱ３はオフ、Ｑ2aとＱ2bはオンとなる。こ
のとき出力電位ＶOは０Ｖで、Ｃ１の端子間電圧ＶC1は
0.7Ｖとなる。このように、出力電位ＶOは０Ｖから4.3
Ｖまで動くが、Ｃ１の端子間電圧ＶC1は0.7Ｖで一定と
なる。ＶC1が一定電圧になるのは、Ｑ３のＶTとＤ１の
ＶTが等しいためで、Ｄ１を付加して得られた特徴であ
る。
【００２１】今度は、φ１にハイレベルを、φ２にロー
レベルを入力する。このとき、Ｑ１、Ｑ2a、Ｑ2b、Ｑ３
のすべてのトランジスタがオフになる。このとき、出力
端子は開放状態となる。ここで、出力端子ＶOに外部か
ら０〜4.3Ｖの電圧を加える。このとき、Ｑ３のベース
電位はＣ１の蓄積電荷の効果で、ＶOよりもＶC1＝0.7Ｖ
高くなる。すなわち、Ｑ３のベース・エミッタ間に逆バ
イアスが加わることを防ぎ、Ｑ３を破壊から保護してい
ることになる。したがって、この出力回路はバス接続が
可能となる。これまでの動作の様子は、図４と図５に示
している。
レベルを入力する。このとき、Ｑ１、Ｑ2a、Ｑ2b、Ｑ３
のすべてのトランジスタがオフになる。このとき、出力
端子は開放状態となる。ここで、出力端子ＶOに外部か
ら０〜4.3Ｖの電圧を加える。このとき、Ｑ３のベース
電位はＣ１の蓄積電荷の効果で、ＶOよりもＶC1＝0.7Ｖ
高くなる。すなわち、Ｑ３のベース・エミッタ間に逆バ
イアスが加わることを防ぎ、Ｑ３を破壊から保護してい
ることになる。したがって、この出力回路はバス接続が
可能となる。これまでの動作の様子は、図４と図５に示
している。
【００２２】このように、ダイオードＤ１とコンデンサ
Ｃ１を図３のように接続することにより、ＮＰＮトラン
ジスタの高電流供給性、ＣＭＯＳの高遮断性を活かしつ
つ、ＮＰＮトランジスタの逆バイアスによる破壊の危険
性を克服した、バス接続可能な出力回路が構成できる。
Ｃ１を図３のように接続することにより、ＮＰＮトラン
ジスタの高電流供給性、ＣＭＯＳの高遮断性を活かしつ
つ、ＮＰＮトランジスタの逆バイアスによる破壊の危険
性を克服した、バス接続可能な出力回路が構成できる。
【００２３】（実施例２）本発明の請求項１に関する実
施例２を図６（ａ）を参照しながら説明する。
施例２を図６（ａ）を参照しながら説明する。
【００２４】実施例１の出力回路はＰＭＯＳトランジス
タＱ１と、ＮＭＯＳトランジスタＱ2aとＱ2bと、ＮＰＮ
トランジスタＱ３と、ダイオードＤ１〜Ｄ３、コンデン
サＣ１、抵抗Ｒ１からなる。高電位電圧源には、Ｑ１の
ソースと、Ｒ１を介してＱ３のコレクタとが接続されて
いる。グランドには、Ｑ2aとＱ2bのソースが接続されて
いる。Ｑ１のドレインには、Ｄ１とＤ２を介してＱ2aの
ドレインと、Ｄ３を介してＱ３のベースとが接続されて
いる。
タＱ１と、ＮＭＯＳトランジスタＱ2aとＱ2bと、ＮＰＮ
トランジスタＱ３と、ダイオードＤ１〜Ｄ３、コンデン
サＣ１、抵抗Ｒ１からなる。高電位電圧源には、Ｑ１の
ソースと、Ｒ１を介してＱ３のコレクタとが接続されて
いる。グランドには、Ｑ2aとＱ2bのソースが接続されて
いる。Ｑ１のドレインには、Ｄ１とＤ２を介してＱ2aの
ドレインと、Ｄ３を介してＱ３のベースとが接続されて
いる。
【００２５】出力部７には、Ｑ2bのドレインと、Ｑ３の
エミッタと、Ｃ１を介してＤ１のアノードに接続されて
いる。また、Ｑ１のゲートは入力信号φ１、Ｑ2aのゲー
トには入力信号φ2aが、Ｑ2bのゲートには入力信号φ2b
が入力される。ここで、Ｑ３とＤ１〜Ｄ３は、しきい値
電圧がみなほぼ等しくＶT（約0.7Ｖ）であるように設計
する。
エミッタと、Ｃ１を介してＤ１のアノードに接続されて
いる。また、Ｑ１のゲートは入力信号φ１、Ｑ2aのゲー
トには入力信号φ2aが、Ｑ2bのゲートには入力信号φ2b
が入力される。ここで、Ｑ３とＤ１〜Ｄ３は、しきい値
電圧がみなほぼ等しくＶT（約0.7Ｖ）であるように設計
する。
【００２６】次に、本回路の動作について説明する。Ｃ
１の端子間電圧をＶC1、出力部の電位をＶOとし、数値
例として高電位電源電圧ＶCC＝５Ｖ、ＶT＝0.7Ｖとす
る。φ１とφ2a、φ2bがローレベル（０Ｖ）のとき、Ｑ
１とＱ３はオン、Ｑ2aとＱ2bはオフとなる。このとき出
力電位ＶOは、５−0.7−0.7＝3.6Ｖで、Ｃ１の端子間電
圧ＶC1は、５−3.6＝1.4Ｖとなる。
１の端子間電圧をＶC1、出力部の電位をＶOとし、数値
例として高電位電源電圧ＶCC＝５Ｖ、ＶT＝0.7Ｖとす
る。φ１とφ2a、φ2bがローレベル（０Ｖ）のとき、Ｑ
１とＱ３はオン、Ｑ2aとＱ2bはオフとなる。このとき出
力電位ＶOは、５−0.7−0.7＝3.6Ｖで、Ｃ１の端子間電
圧ＶC1は、５−3.6＝1.4Ｖとなる。
【００２７】次に、φ１とφ2a、φ2bがハイレベル（５
Ｖ）のとき、Ｑ１とＱ３はオフ、Ｑ2aとＱ2bはオンとな
る。このとき出力電位ＶOは０Ｖで、Ｃ１の端子間電圧
ＶC1は1.4Ｖとなる。このように、出力電位ＶOは０Ｖか
ら3.6Ｖまで動くが、Ｃ１の端子間電圧ＶC1は1.4Ｖで一
定となる。ＶC1が一定電圧になるのは、Ｑ３とＤ３のＶ
Tの和と、Ｄ１とＤ２のＶTの和が等しいためで、Ｄ１と
Ｄ２を付加して得られた特徴である。逆に言えば、ＶC1
を一定にするように、ダイオードを縦続接続させる必要
がある。
Ｖ）のとき、Ｑ１とＱ３はオフ、Ｑ2aとＱ2bはオンとな
る。このとき出力電位ＶOは０Ｖで、Ｃ１の端子間電圧
ＶC1は1.4Ｖとなる。このように、出力電位ＶOは０Ｖか
ら3.6Ｖまで動くが、Ｃ１の端子間電圧ＶC1は1.4Ｖで一
定となる。ＶC1が一定電圧になるのは、Ｑ３とＤ３のＶ
Tの和と、Ｄ１とＤ２のＶTの和が等しいためで、Ｄ１と
Ｄ２を付加して得られた特徴である。逆に言えば、ＶC1
を一定にするように、ダイオードを縦続接続させる必要
がある。
【００２８】今度は、φ１にハイレベルを、φ2a、φ2b
にローレベルを入力する。すると、Ｑ１、Ｑ2a、Ｑ2b、
Ｑ３のすべてのトランジスタがオフになる。このとき、
出力端子は開放状態となる。ここで、出力端子ＶOに外
部から０〜3.6Ｖの電圧を加える。このとき、Ｑ３のベ
ース電位はＣ１の蓄積電荷の効果で、ＶOよりもＶC1＝
1.4Ｖ高くなり、Ｑ３のベース・エミッタ間に逆バイア
スが加わることを防ぎ、Ｑ３を破壊から守っている。こ
のように、ダイオードＤ１とＤ２、およびコンデンサＣ
１を図６（ａ）のように接続することにより、実施例１
と同様に、バス接続可能な出力回路が構成できる。
にローレベルを入力する。すると、Ｑ１、Ｑ2a、Ｑ2b、
Ｑ３のすべてのトランジスタがオフになる。このとき、
出力端子は開放状態となる。ここで、出力端子ＶOに外
部から０〜3.6Ｖの電圧を加える。このとき、Ｑ３のベ
ース電位はＣ１の蓄積電荷の効果で、ＶOよりもＶC1＝
1.4Ｖ高くなり、Ｑ３のベース・エミッタ間に逆バイア
スが加わることを防ぎ、Ｑ３を破壊から守っている。こ
のように、ダイオードＤ１とＤ２、およびコンデンサＣ
１を図６（ａ）のように接続することにより、実施例１
と同様に、バス接続可能な出力回路が構成できる。
【００２９】なお、図６（ｂ）から図６（ｄ）に示すよ
うに、ダイオードＤ１〜Ｄ３、コンデンサＣ１を置き直
したり、Ｑ2aとＱ2bの制御入力を同じ入力φ２にしても
同様な効果が得られる。また、Ｑ３のベース側に直列に
抵抗を挿入したり、Ｒ１を除いて高電位電圧源とＱ３の
コレクタを直接接続しても同様な効果が得られる。
うに、ダイオードＤ１〜Ｄ３、コンデンサＣ１を置き直
したり、Ｑ2aとＱ2bの制御入力を同じ入力φ２にしても
同様な効果が得られる。また、Ｑ３のベース側に直列に
抵抗を挿入したり、Ｒ１を除いて高電位電圧源とＱ３の
コレクタを直接接続しても同様な効果が得られる。
【００３０】（実施例３）本発明の請求項１に関する実
施例３を図７（ａ）を参照しながら説明する。実施例３
は、実施例１のＮＰＮトランジスタを、ダーリントン接
続した２個のＮＰＮトランジスタに置き換えた構成とな
っている。前段のＮＰＮトランジスタＱ3aのベースとＮ
ＭＯＳトランジスタＱ2aのドレインの間にはダイオード
が２段（Ｄ１、Ｄ２）、後段のＮＰＮトランジスタＱ3b
のベースとＮＭＯＳトランジスタＱ2bのドレインの間に
はダイオードが１段（Ｄ３）挿入してある。コンデンサ
は、出力部とＤ１のアノード（Ｃ１）、Ｄ１のアノード
とＤ３のアノード（Ｃ２）、出力部とＤ３のアノード
（Ｃ３）にそれぞれ接続している。
施例３を図７（ａ）を参照しながら説明する。実施例３
は、実施例１のＮＰＮトランジスタを、ダーリントン接
続した２個のＮＰＮトランジスタに置き換えた構成とな
っている。前段のＮＰＮトランジスタＱ3aのベースとＮ
ＭＯＳトランジスタＱ2aのドレインの間にはダイオード
が２段（Ｄ１、Ｄ２）、後段のＮＰＮトランジスタＱ3b
のベースとＮＭＯＳトランジスタＱ2bのドレインの間に
はダイオードが１段（Ｄ３）挿入してある。コンデンサ
は、出力部とＤ１のアノード（Ｃ１）、Ｄ１のアノード
とＤ３のアノード（Ｃ２）、出力部とＤ３のアノード
（Ｃ３）にそれぞれ接続している。
【００３１】次に、本回路の動作について説明する。Ｃ
１、Ｃ２、Ｃ３の端子間電圧をそれぞれＶC1、ＶC2、Ｖ
C3とし、出力部の電位をＶOとする。ここで数値例とし
て高電位電源電圧ＶCC＝５Ｖ、ＶT＝0.7Ｖとする。φ１
とφ２がローレベル（０Ｖ）のとき、出力電位ＶOは、
５−0.7−0.7＝3.6Ｖで、ＶC1＝1.4Ｖ、ＶC2＝ＶC3＝0.
7Ｖとなる。また、φ１とφ２がハイレベル（５Ｖ）の
とき、ＶO＝０Ｖで、ＶC1＝1.4Ｖ、ＶC2＝ＶC3＝0.7Ｖ
となる。このように、ＶC1、ＶC2、ＶC3は出力電位ＶO
にかかわらず一定となる。
１、Ｃ２、Ｃ３の端子間電圧をそれぞれＶC1、ＶC2、Ｖ
C3とし、出力部の電位をＶOとする。ここで数値例とし
て高電位電源電圧ＶCC＝５Ｖ、ＶT＝0.7Ｖとする。φ１
とφ２がローレベル（０Ｖ）のとき、出力電位ＶOは、
５−0.7−0.7＝3.6Ｖで、ＶC1＝1.4Ｖ、ＶC2＝ＶC3＝0.
7Ｖとなる。また、φ１とφ２がハイレベル（５Ｖ）の
とき、ＶO＝０Ｖで、ＶC1＝1.4Ｖ、ＶC2＝ＶC3＝0.7Ｖ
となる。このように、ＶC1、ＶC2、ＶC3は出力電位ＶO
にかかわらず一定となる。
【００３２】次に、φ１にハイレベルを、φ２にローレ
ベルを入力すると、出力端子は開放状態となる。ここ
で、出力端子ＶOに外部から０〜3.6Ｖの電圧を加える。
このとき、Ｑ3aとＱ3bのベース電位は、それぞれＱ3aと
Ｑ3bのエミッタ電位よりも0.7Ｖ高くなり、ベース・エ
ミッタ間に逆バイアスが加わることを防いでいる。した
がって、バス接続可能な出力回路となっている。
ベルを入力すると、出力端子は開放状態となる。ここ
で、出力端子ＶOに外部から０〜3.6Ｖの電圧を加える。
このとき、Ｑ3aとＱ3bのベース電位は、それぞれＱ3aと
Ｑ3bのエミッタ電位よりも0.7Ｖ高くなり、ベース・エ
ミッタ間に逆バイアスが加わることを防いでいる。した
がって、バス接続可能な出力回路となっている。
【００３３】本実施例では、ＮＰＮトランジスタをダー
リントン接続して電流増幅率がβの２乗となったため、
実施例１の場合に比べて、Ｑ１のサイズをさらに小さく
でき、なおかつ出力ドライブ能力が大きくなるといった
効果が生じる。
リントン接続して電流増幅率がβの２乗となったため、
実施例１の場合に比べて、Ｑ１のサイズをさらに小さく
でき、なおかつ出力ドライブ能力が大きくなるといった
効果が生じる。
【００３４】なお、コンデンサはＣ１のみ、あるいはＣ
２とＣ３のみ、Ｃ１とＣ２のみ、Ｃ１とＣ３のみといっ
た構成でも同様の効果を有することができる。また、図
７（ｂ）のような構成でも同様の効果を有することがで
きる。
２とＣ３のみ、Ｃ１とＣ２のみ、Ｃ１とＣ３のみといっ
た構成でも同様の効果を有することができる。また、図
７（ｂ）のような構成でも同様の効果を有することがで
きる。
【００３５】（実施例４）本発明の請求項２に関する概
念ブロック図を図２に示し、その実施例４を図８を参照
しながら説明する。本実施例は、実施例１の図３のＮＭ
ＯＳトランジスタＱ2a〜Ｑ2bを１つのトランジスタＱ２
にまとめたものと等価である。動作は実施例２の場合と
同様であるが、出力がハイレベルで出力部７に電流を供
給するとき、実施例１ではＱ３のエミッタのみからであ
ったが、本実施例ではＱ１のドレインからもＤ１を介し
て出力部７に供給することができるので、出力の立ち上
がりのスピードアップが図られるという効果が生じる。
念ブロック図を図２に示し、その実施例４を図８を参照
しながら説明する。本実施例は、実施例１の図３のＮＭ
ＯＳトランジスタＱ2a〜Ｑ2bを１つのトランジスタＱ２
にまとめたものと等価である。動作は実施例２の場合と
同様であるが、出力がハイレベルで出力部７に電流を供
給するとき、実施例１ではＱ３のエミッタのみからであ
ったが、本実施例ではＱ１のドレインからもＤ１を介し
て出力部７に供給することができるので、出力の立ち上
がりのスピードアップが図られるという効果が生じる。
【００３６】（実施例５）本発明の請求項２に関する実
施例５を図９を参照しながら説明する。本実施例は、実
施例３の図７（ａ）のＮＭＯＳトランジスタＱ2a〜Ｑ2c
を１つのトランジスタＱ２にまとめたものと等価であ
る。動作は実施例３の場合と同様であるが、出力がハイ
レベルで出力部７に電流を供給するとき、実施例３では
Ｑ３のエミッタのみからであったが、本実施例ではＱ１
のドレインやＱ3aのエミッタからもＤ１〜Ｄ３を介して
出力部７に供給することができるので、出力の立ち上が
りのスピードアップが図られるという効果が生じる。
施例５を図９を参照しながら説明する。本実施例は、実
施例３の図７（ａ）のＮＭＯＳトランジスタＱ2a〜Ｑ2c
を１つのトランジスタＱ２にまとめたものと等価であ
る。動作は実施例３の場合と同様であるが、出力がハイ
レベルで出力部７に電流を供給するとき、実施例３では
Ｑ３のエミッタのみからであったが、本実施例ではＱ１
のドレインやＱ3aのエミッタからもＤ１〜Ｄ３を介して
出力部７に供給することができるので、出力の立ち上が
りのスピードアップが図られるという効果が生じる。
【００３７】
【発明の効果】以上のように、ＮＰＮトランジスタの前
段にＰＭＯＳトランジスタを設け、ＮＰＮトランジスタ
のベースとＮＭＯＳトランジスタのドレインをダイオー
ドを介して接続し、出力部と前記ダイオードのアノード
にコンデンサを接続することにより、高速・高ドライブ
入力で、占有面積が小さく、バス接続が可能なＢｉ−Ｃ
ＭＯＳ出力回路が構成できる。
段にＰＭＯＳトランジスタを設け、ＮＰＮトランジスタ
のベースとＮＭＯＳトランジスタのドレインをダイオー
ドを介して接続し、出力部と前記ダイオードのアノード
にコンデンサを接続することにより、高速・高ドライブ
入力で、占有面積が小さく、バス接続が可能なＢｉ−Ｃ
ＭＯＳ出力回路が構成できる。
【図１】本願の請求項１記載の発明の構成を示すブロッ
ク図
ク図
【図２】本願の請求項２記載の発明の構成を示すブロッ
ク図
ク図
【図３】本願の請求項１記載の発明の第１実施例を示す
回路図
回路図
【図４】同実施例の制御入力と出力の関係図
【図５】同実施例の制御入力と出力のタイミングチャー
ト図
ト図
【図６】本願の請求項１記載の発明の第２実施例を示す
回路図
回路図
【図７】本願の請求項１記載の発明の第３実施例を示す
回路図
回路図
【図８】本願の請求項２記載の発明の実施例を示す回路
図
図
【図９】本願の請求項２記載の発明の他の実施例を示す
回路図
回路図
【図１０】ＣＭＯＳインバータによる出力回路の従来例
を示す回路図
を示す回路図
【図１１】Ｂｉ−ＣＭＯＳインバータによる出力回路の
従来例を示す回路図
従来例を示す回路図
１ ＰＭＯＳトランジスタスイッチ ２ ＮＭＯＳトランジスタスイッチ ３ ＮＰＮトランジスタ電流増幅回路 ４ ブートストラップ回路 ４ａ ダイオード・クランプ回路 ４ｂ コンデンサ電荷保持回路 ５ 制御入力φ１ ６ 制御入力φ２ ６ａ 制御入力φ2a ６ｂ 制御入力φ2b ７ 出力部 ８ 高電位電圧源 ９ 低電位電圧源 １０ インバータ・バッファ 1a、Ｑ１ ＰＭＯＳトランジスタ 2a、Ｑ２、Ｑ2a〜Ｑ2c ＮＭＯＳトランジスタ 3a、Ｑ３、Ｑ3a、Ｑ3b ＮＰＮトランジスタ Ｄ１〜Ｄ３ ダイオード Ｃ１〜Ｃ３ コンデンサ Ｒ１ 抵抗
Claims (2)
- 【請求項１】ＰＭＯＳトランジスタスイッチと、ＮＭＯ
Ｓトランジスタスイッチと、ＮＰＮトランジスタ電流増
幅回路と、ブートストラップ回路を具備し、前記ブート
ストラップ回路はダイオードクランプ回路とコンデンサ
電荷保持回路を具備し、前記ダイオードクランプ回路と
前記コンデンサ電荷保持回路が接続され、前記ＰＭＯＳ
トランジスタスイッチのソースと前記ＮＰＮトランジス
タ電流増幅回路のコレクタには高電位電圧源が接続さ
れ、前記ＮＭＯＳトランジスタスイッチのソースには低
電位電圧源が接続され、前記ＰＭＯＳトランジスタスイ
ッチのゲートと前記ＮＭＯＳトランジスタスイッチのゲ
ートにはそれぞれ制御入力部を有し、前記ＰＭＯＳトラ
ンジスタスイッチのドレインと前記ＮＰＮトランジスタ
電流増幅回路の初段ベース入力部が接続され、前記ＮＰ
Ｎトランジスタ電流増幅回路のベースと前記ダイオード
クランプ回路のアノードと前記コンデンサ電荷保持回路
とが接続され、前記ダイオードクランプ回路のカソード
と前記ＮＭＯＳトランジスタスイッチのドレインが接続
され、前記ＮＰＮトランジスタ電流増幅回路の最終段エ
ミッタ出力部と前記ＮＭＯＳトランジスタスイッチのド
レインと前記コンデンサ電荷保持回路とが出力部に接続
されていることを特徴とするＢｉ−ＣＭＯＳ出力回路。 - 【請求項２】ダイオードクランプ回路のカソードと出力
部とが同一のＮＭＯＳトランジスタスイッチのドレイン
に接続されていることを特徴とした請求項１記載のＢｉ
−ＣＭＯＳ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140492A JPH06350433A (ja) | 1993-06-11 | 1993-06-11 | Ｂｉ−ＣＭＯＳ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140492A JPH06350433A (ja) | 1993-06-11 | 1993-06-11 | Ｂｉ−ＣＭＯＳ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350433A true JPH06350433A (ja) | 1994-12-22 |
Family
ID=15269885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5140492A Pending JPH06350433A (ja) | 1993-06-11 | 1993-06-11 | Ｂｉ−ＣＭＯＳ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017200217A (ja) * | 2002-12-25 | 2017-11-02 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
-
1993
- 1993-06-11 JP JP5140492A patent/JPH06350433A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017200217A (ja) * | 2002-12-25 | 2017-11-02 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
| JP2017229074A (ja) * | 2002-12-25 | 2017-12-28 | 株式会社半導体エネルギー研究所 | シフトレジスタ、半導体装置及び表示装置 |
| US10121448B2 (en) | 2002-12-25 | 2018-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US10373581B2 (en) | 2002-12-25 | 2019-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US10867576B2 (en) | 2002-12-25 | 2020-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
| US11217200B2 (en) | 2002-12-25 | 2022-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device and electronic device utilizing the same |
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