JPH06350394A - サーキュレータ - Google Patents
サーキュレータInfo
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- JPH06350394A JPH06350394A JP13634693A JP13634693A JPH06350394A JP H06350394 A JPH06350394 A JP H06350394A JP 13634693 A JP13634693 A JP 13634693A JP 13634693 A JP13634693 A JP 13634693A JP H06350394 A JPH06350394 A JP H06350394A
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- JP
- Japan
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- fet
- line
- drain
- gate
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Abstract
(57)【要約】
【目的】 進行波増幅器の理論に従って、能動サーキュ
レータの一般的な構造を提供する。 【構成】 ２本のライン１，２とからなる伝送ラインを
有し、ライン１は入出力ポート２４に接続され、ライン
１，２の接続点はＦＥＴ５のゲートに接続され、ＦＥＴ
５のドレインは４本のラインよりなるクロス部に接続さ
れている。このクロス部の一端は入出力ポート２５に接
続され、他の一端は第２のＦＥＴ７のゲートに接続され
ている。ＦＥＴ７のドレインは４本のラインよりなるク
ロス部に接続され、クロス部の一端は第３のＦＥＴ１０
のゲートに接続されている。第１のＦＥＴのドレインと
第３のＦＥＴのゲートとの間にはフィルタ２３が接続さ
れている。第３のＦＥＴのドレインは、２本のライン１
１，１２の接続点に接続され、ライン１２は第３の入出
力ポートに接続されている。
レータの一般的な構造を提供する。 【構成】 ２本のライン１，２とからなる伝送ラインを
有し、ライン１は入出力ポート２４に接続され、ライン
１，２の接続点はＦＥＴ５のゲートに接続され、ＦＥＴ
５のドレインは４本のラインよりなるクロス部に接続さ
れている。このクロス部の一端は入出力ポート２５に接
続され、他の一端は第２のＦＥＴ７のゲートに接続され
ている。ＦＥＴ７のドレインは４本のラインよりなるク
ロス部に接続され、クロス部の一端は第３のＦＥＴ１０
のゲートに接続されている。第１のＦＥＴのドレインと
第３のＦＥＴのゲートとの間にはフィルタ２３が接続さ
れている。第３のＦＥＴのドレインは、２本のライン１
１，１２の接続点に接続され、ライン１２は第３の入出
力ポートに接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＭＩＣおよびＭＩＣ
回路のサーキュレータに関する。
回路のサーキュレータに関する。
【０００２】
【従来の技術】サーキュレータはマルチ・ポート・デバ
イスであり、その動作は第１のポートから第２のポート
へ、他のポートへ影響を与えることなく電力を伝送する
ことである。たとえば、３ポート構造の場合、信号が第
１のポートに入力すると、信号は第２のポートから出力
されるが第３のポート３からは出力されない。同様に、
信号が第２のポートに入力すると、信号は第３のポート
から出力されるが第１のポート１からは出力されない。
ＭＩＣまたはＭＭＩＣ用の従来のサーキュレータは、受
動構造であり、一般に伝送ラインを使用している（Ｍｉ
ｃｒｏｗａｖｅｔｒａｎｓｍｉｓｓｉｏｎ ｃｏｕｐｌ
ｅｒｓ，Ｍａｌｈｅｒｂｅ Ｊ．Ａ．Ｇ．，Ａｒｔｅｃ
ｈ Ｈｏｕｓｅ参照）。
イスであり、その動作は第１のポートから第２のポート
へ、他のポートへ影響を与えることなく電力を伝送する
ことである。たとえば、３ポート構造の場合、信号が第
１のポートに入力すると、信号は第２のポートから出力
されるが第３のポート３からは出力されない。同様に、
信号が第２のポートに入力すると、信号は第３のポート
から出力されるが第１のポート１からは出力されない。
ＭＩＣまたはＭＭＩＣ用の従来のサーキュレータは、受
動構造であり、一般に伝送ラインを使用している（Ｍｉ
ｃｒｏｗａｖｅｔｒａｎｓｍｉｓｓｉｏｎ ｃｏｕｐｌ
ｅｒｓ，Ｍａｌｈｅｒｂｅ Ｊ．Ａ．Ｇ．，Ａｒｔｅｃ
ｈ Ｈｏｕｓｅ参照）。
【０００３】最近、幾つかのマイクロ波能動サーキュレ
ータが提案されている（Ａ ｎｅｗｔｙｐｅ ｏｆ ｅ
ｌｅｃｔｒｏｎｉｃ ｃｉｒｃｕｌａｔｏｒ ａｔ ８
００ＭＨｚ ｂａｎｄ，１０ｔｈ ＥＭＣ １９８０，
Ｇａａｓ ｍｏｎｏｌｉｔｈｉｃ ｉｍｐｌｅｍｅｎｔ
ａｔｉｏｎ ｏｆ ａｃｔｉｖｅ ｃｉｒｃｕｌａｔｏ
ｒｓ Ｉｎｔ．Ｍｉｃ．Ｄｉｇｅｓｔ ＩＥＥＥ ＭＴ
Ｔ，Ｔｈｅ ｄｅｓｉｇｎ ｏｆ ａ ６ ｐｏｒｔ
ａｃｔｉｖｅ ｃｉｒｃｕｌａｔｏｒ １９８８ ＩＥ
ＥＥ ＭＴＴ Ｉｎｔ ＭＩｃ．Ｓｙｍｐ．Ｄｉｇ．参
照）。
ータが提案されている（Ａ ｎｅｗｔｙｐｅ ｏｆ ｅ
ｌｅｃｔｒｏｎｉｃ ｃｉｒｃｕｌａｔｏｒ ａｔ ８
００ＭＨｚ ｂａｎｄ，１０ｔｈ ＥＭＣ １９８０，
Ｇａａｓ ｍｏｎｏｌｉｔｈｉｃ ｉｍｐｌｅｍｅｎｔ
ａｔｉｏｎ ｏｆ ａｃｔｉｖｅ ｃｉｒｃｕｌａｔｏ
ｒｓ Ｉｎｔ．Ｍｉｃ．Ｄｉｇｅｓｔ ＩＥＥＥ ＭＴ
Ｔ，Ｔｈｅ ｄｅｓｉｇｎ ｏｆ ａ ６ ｐｏｒｔ
ａｃｔｉｖｅ ｃｉｒｃｕｌａｔｏｒ １９８８ ＩＥ
ＥＥ ＭＴＴ Ｉｎｔ ＭＩｃ．Ｓｙｍｐ．Ｄｉｇ．参
照）。
【０００４】図５は、カプラと増幅器に基づいた能動サ
ーキュレータの例を示す（Ｏｎ ｔｈｅ ｄｅｓｉｇｎ
ｏｆ ａｎ ａｃｔｉｖｅ ｃｉｒｃｕｌａｔｏｒ，
ｍｉｃｒｏｗａｖｅ ａｎｄ ｏｐｔｉｃａｌ ｔｅｃ
ｈｎｏｌｏｇｙ ｌｅｔｔｅｒｓ ｖｏｌ．１ ｎｕ
ｍ．１ Ｍａｒｃｈ １９８８参照）。このサーキュレ
ータは、３個の増幅器２７，２８，２９と、３個のカプ
ラ３０，３１，３２とから構成される。増幅器は一方の
方向（図の矢印の方向）のアイソレータとして、および
他方の方向のアイソレータとして使用される。これは、
一方のポートへ入力する信号が、増幅器の接続に従っ
て、一方のポートから他方のポートに流れることを意味
している。なお図中、２４，２５，２６は入出力ポート
である。
ーキュレータの例を示す（Ｏｎ ｔｈｅ ｄｅｓｉｇｎ
ｏｆ ａｎ ａｃｔｉｖｅ ｃｉｒｃｕｌａｔｏｒ，
ｍｉｃｒｏｗａｖｅ ａｎｄ ｏｐｔｉｃａｌ ｔｅｃ
ｈｎｏｌｏｇｙ ｌｅｔｔｅｒｓ ｖｏｌ．１ ｎｕ
ｍ．１ Ｍａｒｃｈ １９８８参照）。このサーキュレ
ータは、３個の増幅器２７，２８，２９と、３個のカプ
ラ３０，３１，３２とから構成される。増幅器は一方の
方向（図の矢印の方向）のアイソレータとして、および
他方の方向のアイソレータとして使用される。これは、
一方のポートへ入力する信号が、増幅器の接続に従っ
て、一方のポートから他方のポートに流れることを意味
している。なお図中、２４，２５，２６は入出力ポート
である。
【０００５】
【発明が解決しようとする課題】現在用いられている能
動サーキュレータは、ＭＭＩＣ上で実現不可能であると
いう問題、さらには低周波数に制限されるという問題が
ある。以上の問題点を整理すると、以下のとおりであ
る。 （１）周波数帯域が狭い。 （２）ＭＭＩＣ上での実現が困難である。
動サーキュレータは、ＭＭＩＣ上で実現不可能であると
いう問題、さらには低周波数に制限されるという問題が
ある。以上の問題点を整理すると、以下のとおりであ
る。 （１）周波数帯域が狭い。 （２）ＭＭＩＣ上での実現が困難である。
【０００６】本発明の目的は、これらの問題点を解決
し、広い周波数帯域と、利得と、ＭＭＩＣ回路上に集積
可能な構造とを備えるサーキュレータを提供することに
ある。
し、広い周波数帯域と、利得と、ＭＭＩＣ回路上に集積
可能な構造とを備えるサーキュレータを提供することに
ある。
【０００７】
【課題を解決するための手段】本発明のサーキュレータ
は、第１および第２のラインよりなる伝送ラインを備
え、第１のラインは第１の入出力ポートに接続され、第
２のラインは抵抗を経て接地され、第１のＦＥＴを備
え、このＦＥＴのゲートは、第３のラインを経て前記第
１と第２のラインの接続点に接続され、ソースは直接ま
たはラインを経て接地され、４本のラインよりなる第１
のクロス部を備え、このクロス部の第１端子は前記第１
のＦＥＴのドレインに接続され、第２端子は第２の入出
力ポートに接続され、第３端子は抵抗を経て接地され、
第２のＦＥＴを備え、このＦＥＴのゲートは、前記第１
のクロス部の第４端子に接続され、ソースは直接または
ラインを経て接地され、４本のラインよりなる第２のク
ロス部を備え、このクロス部の第１端子は前記第２のＦ
ＥＴのドレインに接続され、第２端子は整合抵抗を経て
接地され、第３端子は整合抵抗を経て接地され、第３の
ＦＥＴを備え、このＦＥＴのゲートは、前記第２のクロ
ス部の第４端子に接続され、ソースは直接またはライン
を経て接地され、前記第１のＦＥＴのドレインと前記第
３のＦＥＴのゲートとの間に接続されたフィルタを備
え、第４および第５のラインよりなる伝送ラインを備
え、第４のラインは抵抗を経て接地され、第５のライン
は第３の入出力ポートに接続され、第４および第５の接
続点は、第６のラインを経て前記第３のＦＥＴのドレイ
ンに接続されている、ことを特徴とする。
は、第１および第２のラインよりなる伝送ラインを備
え、第１のラインは第１の入出力ポートに接続され、第
２のラインは抵抗を経て接地され、第１のＦＥＴを備
え、このＦＥＴのゲートは、第３のラインを経て前記第
１と第２のラインの接続点に接続され、ソースは直接ま
たはラインを経て接地され、４本のラインよりなる第１
のクロス部を備え、このクロス部の第１端子は前記第１
のＦＥＴのドレインに接続され、第２端子は第２の入出
力ポートに接続され、第３端子は抵抗を経て接地され、
第２のＦＥＴを備え、このＦＥＴのゲートは、前記第１
のクロス部の第４端子に接続され、ソースは直接または
ラインを経て接地され、４本のラインよりなる第２のク
ロス部を備え、このクロス部の第１端子は前記第２のＦ
ＥＴのドレインに接続され、第２端子は整合抵抗を経て
接地され、第３端子は整合抵抗を経て接地され、第３の
ＦＥＴを備え、このＦＥＴのゲートは、前記第２のクロ
ス部の第４端子に接続され、ソースは直接またはライン
を経て接地され、前記第１のＦＥＴのドレインと前記第
３のＦＥＴのゲートとの間に接続されたフィルタを備
え、第４および第５のラインよりなる伝送ラインを備
え、第４のラインは抵抗を経て接地され、第５のライン
は第３の入出力ポートに接続され、第４および第５の接
続点は、第６のラインを経て前記第３のＦＥＴのドレイ
ンに接続されている、ことを特徴とする。
【０００８】
【作用】本発明の目的は、利得を有し広動作周波数帯域
のサーキュレータを開発することである。まず、利得と
広動作帯域周波数を得るための考え方を示す。利得を得
るためのただ１つの方法は、ＦＥＴのような能動デバイ
スを使用することである。そして、このデバイスを使用
することにより、信号を増幅する多くの種類の構造を選
択できる。最も興味深い構造は、広動作周波数帯域の故
に進行波増幅器構造である。進行波増幅器構造の最も有
利な点は、数個のＦＥＴの相互コンダクタンスを、それ
らの入力キャパシタンスを結合することなく、結合でき
ることである。この種の構造は、計算が容易で、信頼性
が改善されているので、ＭＭＩＣ上での使用は非常に興
味深い。
のサーキュレータを開発することである。まず、利得と
広動作帯域周波数を得るための考え方を示す。利得を得
るためのただ１つの方法は、ＦＥＴのような能動デバイ
スを使用することである。そして、このデバイスを使用
することにより、信号を増幅する多くの種類の構造を選
択できる。最も興味深い構造は、広動作周波数帯域の故
に進行波増幅器構造である。進行波増幅器構造の最も有
利な点は、数個のＦＥＴの相互コンダクタンスを、それ
らの入力キャパシタンスを結合することなく、結合でき
ることである。この種の構造は、計算が容易で、信頼性
が改善されているので、ＭＭＩＣ上での使用は非常に興
味深い。
【０００９】進行波理論は、ＦＥＴの特性（キャパシタ
ンスとレジスタンス）および伝送ラインによって生成さ
れるインダクタンスの結合に基づいている。したがっ
て、その原理は、ＦＥＴのゲートおよびドレイン上に人
為的な伝送ラインを形成することである。この人為的な
伝送ラインは、抵抗と整合され、伝送ラインは広帯域周
波数で信号を駆動できるので、伝送ラインは非常に広帯
域となる。主な制限は、伝送ラインの特性を変化させる
ＦＥＴのキャパシタンスの変動による不具合である。第
１のＦＥＴのゲートラインに入力される信号は、進行波
増幅器の原理に基づいて増幅され、第２の出力ポートに
出力される。その信号は、第２のＦＥＴのドレインを通
って送られ、したがって、フィルタの出力と破壊的に結
合される。これは、この信号に対する進行波効果を取り
消し、第３の入出力ポートにはこの信号を送らない。第
２のポートに入力される他の異なった周波数の信号は、
第２のＦＥＴのドレインを通って第３のＦＥＴのベース
に送られ、したがって、フィルタによって影響を受け
ず、進行波構造に従い第３の出力ポートに直接送られ
る。
ンスとレジスタンス）および伝送ラインによって生成さ
れるインダクタンスの結合に基づいている。したがっ
て、その原理は、ＦＥＴのゲートおよびドレイン上に人
為的な伝送ラインを形成することである。この人為的な
伝送ラインは、抵抗と整合され、伝送ラインは広帯域周
波数で信号を駆動できるので、伝送ラインは非常に広帯
域となる。主な制限は、伝送ラインの特性を変化させる
ＦＥＴのキャパシタンスの変動による不具合である。第
１のＦＥＴのゲートラインに入力される信号は、進行波
増幅器の原理に基づいて増幅され、第２の出力ポートに
出力される。その信号は、第２のＦＥＴのドレインを通
って送られ、したがって、フィルタの出力と破壊的に結
合される。これは、この信号に対する進行波効果を取り
消し、第３の入出力ポートにはこの信号を送らない。第
２のポートに入力される他の異なった周波数の信号は、
第２のＦＥＴのドレインを通って第３のＦＥＴのベース
に送られ、したがって、フィルタによって影響を受け
ず、進行波構造に従い第３の出力ポートに直接送られ
る。
【００１０】
【実施例】以下、本発明の実施例を説明する。図１は、
本発明のサーキュレータの一実施例の回路図である。こ
のサーキュレータは、２本のライン１および２よりなる
伝送ラインを備え、ライン１は入出力ポート２４に、ラ
イン２は抵抗４の一端にそれぞれ接続されている。抵抗
４の他端は接地されている。２本のライン１，２の接続
点は、ライン３を経て、ＦＥＴ５のゲートに接続されて
いる。ＦＥＴ５のソースは、直接に、またはラインを経
て接地することができる。本実施例では、直接に接地さ
れている。ＦＥＴ５のドレインは、４本の伝送ライン１
９，２０，２１，２２よりなるクロス部に接続されてい
る。このクロス部の一端は入出力ポート２５に接続さ
れ、一つの他端は整合抵抗６に接続され、また一つの他
端はＦＥＴ７のゲートに接続されている。
本発明のサーキュレータの一実施例の回路図である。こ
のサーキュレータは、２本のライン１および２よりなる
伝送ラインを備え、ライン１は入出力ポート２４に、ラ
イン２は抵抗４の一端にそれぞれ接続されている。抵抗
４の他端は接地されている。２本のライン１，２の接続
点は、ライン３を経て、ＦＥＴ５のゲートに接続されて
いる。ＦＥＴ５のソースは、直接に、またはラインを経
て接地することができる。本実施例では、直接に接地さ
れている。ＦＥＴ５のドレインは、４本の伝送ライン１
９，２０，２１，２２よりなるクロス部に接続されてい
る。このクロス部の一端は入出力ポート２５に接続さ
れ、一つの他端は整合抵抗６に接続され、また一つの他
端はＦＥＴ７のゲートに接続されている。
【００１１】ＦＥＴ７のソースは、直接に、またはライ
ンを経て接地することができる。本実施例では、直接に
接地されている。ＦＥＴ７のドレインは、４本の伝送ラ
イン１５，１６，１７，１８よりなるクロス部に接続さ
れている。このクロス部の一端は整合抵抗８に接続さ
れ、一つの他端は整合抵抗９に接続され、また一つの他
端はＦＥＴ１０のゲートに接続されている。ＦＥＴ１０
のゲートは、また、フィルタ２３を経てＦＥＴ５のドレ
インに接続されている。フィルタ２３は、数本の伝送ラ
インにより構成された能動フィルタまたは受動フィルタ
とすることができる。ＦＥＴ１０のソースは、直接に、
またはラインを経て接地することができる。本実施例で
は、直接に接地されている。
ンを経て接地することができる。本実施例では、直接に
接地されている。ＦＥＴ７のドレインは、４本の伝送ラ
イン１５，１６，１７，１８よりなるクロス部に接続さ
れている。このクロス部の一端は整合抵抗８に接続さ
れ、一つの他端は整合抵抗９に接続され、また一つの他
端はＦＥＴ１０のゲートに接続されている。ＦＥＴ１０
のゲートは、また、フィルタ２３を経てＦＥＴ５のドレ
インに接続されている。フィルタ２３は、数本の伝送ラ
インにより構成された能動フィルタまたは受動フィルタ
とすることができる。ＦＥＴ１０のソースは、直接に、
またはラインを経て接地することができる。本実施例で
は、直接に接地されている。
【００１２】本実施例のサーキュレータは、２本のライ
ン１１および１２よりなる伝送ラインをさらに備え、ラ
イン１２は入出力ポート２６に、ライン１１は抵抗１３
の一端にそれぞれ接続されている。抵抗１３の他端は接
地されている。ライン１１と１２の接続点は、ライン１
４を経てＦＥＴ１０のドレインに接続されている。
ン１１および１２よりなる伝送ラインをさらに備え、ラ
イン１２は入出力ポート２６に、ライン１１は抵抗１３
の一端にそれぞれ接続されている。抵抗１３の他端は接
地されている。ライン１１と１２の接続点は、ライン１
４を経てＦＥＴ１０のドレインに接続されている。
【００１３】本実施例の構造に関係したシミュレーショ
ン例を図２，図３，図４に示す。図２は、すべてのポー
トと関連するＳパラメータのリターン損失を示す。図３
は、図１の構造に関連する異なったＳパラメータを示
し、Ｓ３１はポート２４とポート２６との間のアイソレ
ーションを、Ｓ２１はポート２４とポート２５との間の
利得を、Ｓ２３はポート２５とポート２６との間のアイ
ソレーションをそれぞれ示している。図４は、図１の構
造に関連する異なったＳパラメータを示し、Ｓ１２はポ
ート２４とポート２５との間のアイソレーションを、Ｓ
１３はポート２４とポート２６との間の利得を、Ｓ２３
はポート２５とポート２６との間のアイソレーションを
それぞれ示している。
ン例を図２，図３，図４に示す。図２は、すべてのポー
トと関連するＳパラメータのリターン損失を示す。図３
は、図１の構造に関連する異なったＳパラメータを示
し、Ｓ３１はポート２４とポート２６との間のアイソレ
ーションを、Ｓ２１はポート２４とポート２５との間の
利得を、Ｓ２３はポート２５とポート２６との間のアイ
ソレーションをそれぞれ示している。図４は、図１の構
造に関連する異なったＳパラメータを示し、Ｓ１２はポ
ート２４とポート２５との間のアイソレーションを、Ｓ
１３はポート２４とポート２６との間の利得を、Ｓ２３
はポート２５とポート２６との間のアイソレーションを
それぞれ示している。
【００１４】このシミュレーションでは、簡単な受動フ
ィルタを用いて、２ＧＨｚの帯域を有するように最適化
を行った。結果は、２３〜２５ＧＨｚの帯域であるとみ
なされる。しかし、より正確な計算と好適なフィルタの
選択により、より広い帯域が達成できる、このシミュレ
ーションは、ポート２５とポート２４との間で約７ＧＨ
ｚ帯域で約３ｄＢの利得が得られることを、さらに、ポ
ート２４とポート２６との間（最適化帯域）で、約０ｄ
Ｂの利得が得られることを示している。また、ポート２
６とポート２５との間およびポート２６とポート２４と
の間で、約−２０ｄＢ以上のアイソレーションと、すべ
てのポート上で−１２ｄＢ以上の完全整合が得られるこ
とを示している。
ィルタを用いて、２ＧＨｚの帯域を有するように最適化
を行った。結果は、２３〜２５ＧＨｚの帯域であるとみ
なされる。しかし、より正確な計算と好適なフィルタの
選択により、より広い帯域が達成できる、このシミュレ
ーションは、ポート２５とポート２４との間で約７ＧＨ
ｚ帯域で約３ｄＢの利得が得られることを、さらに、ポ
ート２４とポート２６との間（最適化帯域）で、約０ｄ
Ｂの利得が得られることを示している。また、ポート２
６とポート２５との間およびポート２６とポート２４と
の間で、約−２０ｄＢ以上のアイソレーションと、すべ
てのポート上で−１２ｄＢ以上の完全整合が得られるこ
とを示している。
【００１５】
【発明の効果】現在まで、能動サーキュレータは、低周
波数で動作し、ＭＭＩＣ構造に集積できないものと思わ
れていた。本発明によれば、動作周波数帯域は少なくと
も数ＧＨｚと広く、動作周波数をかなり高くできる。Ｍ
ＭＩＣ集積化に好適に適合された技術の使用により、本
発明のサーキュレータを集積化できる。
波数で動作し、ＭＭＩＣ構造に集積できないものと思わ
れていた。本発明によれば、動作周波数帯域は少なくと
も数ＧＨｚと広く、動作周波数をかなり高くできる。Ｍ
ＭＩＣ集積化に好適に適合された技術の使用により、本
発明のサーキュレータを集積化できる。
【００１６】ＦＥＴのような能動素子の使用に基づい
て、利得は、ゲートまたはドレイン電圧を調整すること
により増減可能である。
て、利得は、ゲートまたはドレイン電圧を調整すること
により増減可能である。
【図面の簡単な説明】
【図１】本発明の構造の回路図である。
【図２】図１の構造に対する、Ｓパラメータ計算に関連
するシミュレーション結果を示すグラフである。
するシミュレーション結果を示すグラフである。
【図３】図１の構造に対する、Ｓパラメータ計算に関連
するシミュレーション結果を示すグラフである。
するシミュレーション結果を示すグラフである。
【図４】図１の構造に対する、Ｓパラメータ計算に関連
するシミュレーション結果を示すグラフである。
するシミュレーション結果を示すグラフである。
【図５】能動サーキュレータを示す図である。
１，２，３，１１，１２，１４，１５，１６，１７，１
８，１９，２０，２１，２２ 伝送ライン ５，７，１０ ＦＥＴ ４，６，８，９ 抵抗 ２３ フィルタ ２４，２５，２６ 入力ポート ２７，２８，２９ 増幅器 ３０，３１，３２ カプラ
８，１９，２０，２１，２２ 伝送ライン ５，７，１０ ＦＥＴ ４，６，８，９ 抵抗 ２３ フィルタ ２４，２５，２６ 入力ポート ２７，２８，２９ 増幅器 ３０，３１，３２ カプラ
Claims (2)
- 【請求項１】第１および第２のラインよりなる伝送ライ
ンを備え、第１のラインは第１の入出力ポートに接続さ
れ、第２のラインは抵抗を経て接地され、 第１のＦＥＴを備え、このＦＥＴのゲートは、第３のラ
インを経て前記第１と第２のラインの接続点に接続さ
れ、ソースは直接またはラインを経て接地され、 ４本のラインよりなる第１のクロス部を備え、このクロ
ス部の第１端子は前記第１のＦＥＴのドレインに接続さ
れ、第２端子は第２の入出力ポートに接続され、第３端
子は抵抗を経て接地され、 第２のＦＥＴを備え、このＦＥＴのゲートは、前記第１
のクロス部の第４端子に接続され、ソースは直接または
ラインを経て接地され、 ４本のラインよりなる第２のクロス部を備え、このクロ
ス部の第１端子は前記第２のＦＥＴのドレインに接続さ
れ、第２端子は整合抵抗を経て接地され、第３端子は整
合抵抗を経て接地され、 第３のＦＥＴを備え、このＦＥＴのゲートは、前記第２
のクロス部の第４端子に接続され、ソースは直接または
ラインを経て接地され、 前記第１のＦＥＴのドレインと前記第３のＦＥＴのゲー
トとの間に接続されたフィルタを備え、 第４および第５のラインよりなる伝送ラインを備え、第
４のラインは抵抗を経て接地され、第５のラインは第３
の入出力ポートに接続され、第４および第５の接続点
は、第６のラインを経て前記第３のＦＥＴのドレインに
接続されている、ことを特徴とするサーキュレータ。 - 【請求項２】前記フィルタは、数本の伝送ラインにより
構成された能動フィルタまたは受動フィルタであること
を特徴とする請求項１記載のサーキュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13634693A JPH06350394A (ja) | 1993-06-08 | 1993-06-08 | サーキュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13634693A JPH06350394A (ja) | 1993-06-08 | 1993-06-08 | サーキュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350394A true JPH06350394A (ja) | 1994-12-22 |
Family
ID=15173052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13634693A Pending JPH06350394A (ja) | 1993-06-08 | 1993-06-08 | サーキュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350394A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110601661A (zh) * | 2019-09-06 | 2019-12-20 | 电子科技大学 | 一种cmos毫米波有源准环形器 |
-
1993
- 1993-06-08 JP JP13634693A patent/JPH06350394A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110601661A (zh) * | 2019-09-06 | 2019-12-20 | 电子科技大学 | 一种cmos毫米波有源准环形器 |
| CN110601661B (zh) * | 2019-09-06 | 2023-03-24 | 电子科技大学 | 一种cmos毫米波有源准环形器 |
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