JPH06348501A - プログラムダウンロード方法 - Google Patents

Abstract

(57)【要約】 【目的】プログラムの立上げにかかる時間の短縮化を図
る。 【構成】内部メモリを複数のブロック（エリア）に分割
し、各ブロックへのメモリバスを制御するバスセレクト
と、このバスセレクトを制御するメモリ制御部と、外部
記憶装置からプログラムデータをマイクロプロセッサの
指示により自動的に内部メモリへ転送するＤＭＡコント
ローラとを設け、各ブロック毎に順次メモリチェックを
行い、メモリチェックが正常終了したブロックへのメモ
リバスのバス権を、ＤＭＡコントローラに渡して、ＤＭ
Ａコントローラにより外部記憶装置から内部メモリへの
プログラムデータを転送させると共に、残りのブロック
のメモリチェックを順次行っていくもの。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば情報処理装置
等における外部記憶装置からアプリケーションプログラ
ム等のプログラムデータを、内部メモリへ転送するプロ
グラムダウンロード方法に関する。

【０００２】

【従来の技術】従来の、例えば一般的な情報処理装置で
は、アプリケーションプログラムのプログラムデータが
記憶された外部記憶装置としてのＨＤＤ（hard disk dr
ive ）と、実際の処理実行時にプログラムデータを格納
する内部メモリとを備えており、電源投入時やリセット
時等のプログラム起動時には、まずメモリチェックを行
い、次にダウンロード処理が行われる。

【０００３】図３に、メモリチェック・ダウンロード処
理の流れを示す。

【０００４】まず、内部メモリは記憶されるデータの単
位である各ワード単位にパリティビットが設定されてお
り、ワード単位でデータを読取って、読取ったワード単
位のデータから得たパリティとそのワードのパリティビ
ットのパリティとが一致するか否かにより内部メモリの
メモリチェックする。

【０００５】内部メモリの全エリアについて、そのワー
ド単位のデータから得たパリティとそのワードのパリテ
ィビットのパリティとが一致すれば、正常終了と判断さ
れ、パリティビットのパリティと一致しないワードが存
在すれば、エラー処理が行われる。

【０００６】このエラー処理では、例えば一致しないワ
ードの位置（アドレス）を不良領域として設定する等の
処理が行われる。

【０００７】上述したメモリチェックが終了すると、外
部記憶装置からプログラムデータを読取って、このプロ
グラムデータを内部メモリの不良領域を除く他の領域へ
転送するプログラムロードを行う。

【０００８】

【発明が解決しようとする課題】上述したように、従来
のプログラムダウンロード方法では、内部メモリの全エ
リアに対するメモリチェックが終了してから、外部記憶
装置から内部メモリへプログラムデータを転送するプロ
グラムロードを行うようになっていた。

【０００９】ところで、近年アプリケーションプログラ
ムのデータ量が増大し、それに対応して内部メモリのメ
モリ容量も増大している。例えば内部メモリのメモリ容
量が１０Ｍビット以上になると、この内部メモリのメモ
リチェックに要する時間は、以前の２〜３倍の時間にも
なってしまう。

【００１０】また、アプリケーションプログラム自体が
大きいため、プログラムロードに掛かる時間も以前より
長くなっており、メモリチェックをし、その後プログラ
ムロードを行う必要があるアプリケーションプログラム
の立上げ（起動）にかかる時間が長くなるという問題が
発生している。

【００１１】そこでこの発明は、アプリケーションプロ
グラムの立上げにかかる時間の短縮化を図ることができ
るプログラムダウンロード方法を提供することを目的と
する。

【００１２】

【課題を解決するための手段及び作用】この発明は、外
部記憶装置に記憶されたアプリケーションプログラム等
のプログラムデータを、外部記憶装置から内部メモリへ
転送してプログラム起動を行う場合において、内部メモ
リを複数のエリアに分割し、この分割された各分割エリ
アに対して順次メモリチェックを行い、このメモリチェ
ックと並行して、すでにメモリチェックが終了した分割
エリアへ、順次ダイレクト・メモリ・アクセス方式によ
り外部記憶装置からプログラムデータを転送するもので
ある。

【００１３】

【実施例】以下、この発明の一実施例を図面を参照して
説明する。

【００１４】図１は、この発明を適用した情報処理装置
の要部回路構成を示すブロック図で、１は制御部本体を
構成するマイクロプロセッサである。このマイクロプロ
セッサ１はメインバス２を介してバスセレクト３と接続
されている。

【００１５】また、前記マイクロプロセッサ１は、アプ
リケーションプログラム等のプログラムデータやその他
の各種データが記憶された外部記憶装置４に対してデー
タの書込み及び読取りを制御するようになっており、さ
らに、前記バスセレクト３を制御するためのメモリ制御
部５及び前記外部記憶装置４と前記バスセレクト３との
間に介挿されたＤＭＡ（direct memory access）コント
ローラ６を制御するようになっている。なお前記バスセ
レクト３と前記ＤＭＡコントローラ６との間はスレーブ
バス７により接続されている。

【００１６】前記バスセレクト３は、複数のメモリバ
ス、すなわち第１のメモリバス８１，第２のメモリバス
８２，…，第ｍのメモリバス８ｍを介して内部メモリ９
と接続されており、この内部メモリ９は、複数のエリ
ア、すなわち第１のブロック９１，第２のブロック９
２，…，第ｍのブロック９ｍに分割され、この分割され
た各ブロック９１，９２，…９ｍはそれぞれ前記各メモ
リバス８１，８２，…８ｍと１対１に接続されている。

【００１７】なお、前記バスセレクト３には、前記メイ
ンバス２が接続された第１の入出力端子Ａと、前記スレ
ーブバス７が接続された第２の入出力端子Ｂと、前記メ
モリ制御部５にそれぞれ接続されたＡＣＳ１，ＡＣＳ
２，…ＡＣＳｍ，ＢＣＳ１，ＢＣＳ２，…、ＢＣＳｍで
識別される入力端子とが備えられている。

【００１８】前記バスセレクト３は、前記各入力端子Ａ
ＣＳ１，ＡＣＳ２，…ＡＣＳｍ，ＢＣＳ１，ＢＣＳ２，
…、ＢＣＳｍに入力された前記メモリ制御部５からの信
号に対応して、各メモリバス８１，８２，…８ｍのバス
権を、前記第１の入出力端子Ａ又は前記第２の入出力端
子Ｂのどちらか一方へ設定するようになっている。

【００１９】例えば、前記入力端子ＡＣＳ１に制御信号
が入力されると、第１のメモリバス８１のバス権が前記
第１の入出力端子Ａに設定するため、前記内部メモリ９
の前記第１のブロック９１は、前記マイクロプロセッサ
１により制御される。また、前記入力端子ＢＣＳ２に制
御信号が入力されると、第２のメモリバス８２のバス権
が前記第２の入出力端子Ｂに設定されるため、前記内部
メモリ９の前記第２のブロック９２は、前記ＤＭＡコン
トローラ６により制御される。

【００２０】図２に、電源投入時やリセット時等に、前
記マイクロプロセッサ１が行うメモリチェック処理の流
れを示す。

【００２１】まず、変数格納エリアｎに１を設定して、
ステップ１（ＳＴ１）の処理として、第ｎのブロック９
ｎの全エリアに対してパリティチェック等のメモリチェ
ックを行う。

【００２２】この第ｎのブロック９ｎのメモリチェック
が、正常に終了したか否かを判断し、正常に終了したな
らば、メモリ制御部５からバスセレクト３の入力端子Ｂ
ＣＳｎへ制御信号を出力して、第ｎのブロック９ｎに接
続されたメモリバス８ｎのバス権をバスセレクト３の第
２の入出力端子Ｂに設定して、バス権をＤＭＡコントロ
ーラ６に渡すと共に、ＤＭＡコントローラ６に対してプ
ログラム転送を指示する。

【００２３】また、この第ｎのブロックのメモリチェッ
クが正常に終了しなければ、すなわちパリティエラー等
のメモリ不良が発生した場合には、第ｎのブロック９ｎ
についてエラー処理を行う。つまり、メモリ不良が発生
したワードの位置（アドレス）を不良領域として設定す
る。

【００２４】以上のメモリチェックによる処理が終了す
ると、次に変数格納エリアｎに格納されている数値
（ｎ）に対して＋１の加算処理を行って、この加算処理
結果の数値を再び変数格納エリアｎに格納する。

【００２５】次に、この加算処理して格納された変数格
納エリアｎの数値（ｎ）が、内部メモリ９の分割個数ｍ
より大きいか否かを判断し、変数格納エリアｎの数値は
分割個数以下とを判断されると、再び前述のステップ１
の処理に戻るようになっている。

【００２６】また、変数格納エリアｎの数値が内部メモ
リ９の分割個数ｍより大きい場合には、このメモリチェ
ック処理を終了するようになっている。

【００２７】前記ＤＭＡコントローラ６は、前記マイク
ロプロセッサ１からプログラム転送の指示を入力する
と、前記外部記憶装置４から所定のプログラムデータ
を、バス権が与えられたメモリバスを介して内部メモリ
９へ転送する。

【００２８】このような構成の本実施例において、電源
投入時又はリセット時等において、プログラム起動を行
う場合、まず、マイクロプロセッサ１は、第１のメモリ
バス８１のバス権が第１の入出力端子Ａに設定されてい
るため、内部メモリ９の分割された第１のブロック９１
に対してメモリチェックを行う。

【００２９】この第１のブロック９１のメモリチェック
が正常終了すると、マイクロプロセッサ１は、第１のメ
モリバス８１のバス権を第２の入出力端子Ｂに設定させ
ると共に、ＤＭＡコントローラ６に対してプログラム転
送を指示する。

【００３０】従って、ＤＭＡコントローラ６は、外部記
憶装置４から所定のプログラムデータを読取り、このプ
ログラムデータをスレーブバス７、バスセレクト３及び
第１のメモリバス８１を介して、第１のブロック９１へ
転送開始する。

【００３１】一方、マイクロプロセッサ１は、第２のメ
モリバス８２のバス権が第１の入出力端子Ａに設定され
ているため、内部メモリ９の分割された第２のブロック
９２に対してメモリチェックを行う。

【００３２】この第２のブロック９２のメモリチェック
が正常終了すると、第２のメモリバス８２のバス権は、
第２の入出力端子Ｂに設定されると共に、マイクロプロ
セッサ１は、ＤＭＡコントローラ６に対して第２のブロ
ック９２への転送許可を与える。

【００３３】従って、ＤＭＡコントローラ６は、第１の
ブロック９１へのプログラム転送が終了していれば、プ
ログラムデータを第２のブロック９２へ転送する。

【００３４】上述したようにして、マイクロプロセッサ
１は、内部メモリ９をブロック単位でメモリチェックを
行い、１個のブロックのメモリチェックが終了すると、
そのブロックへのメモリバスのバス権がＤＭＡコントロ
ーラ６に渡り、ＤＭＡコントローラ６は、外部記憶装置
４のプログラムデータを内部メモリ９のメモリチェック
が終了したブロックへ転送開始する。

【００３５】すなわち、最初の内部メモリ９のブロック
（第１のブロック９１）のメモリチェックが終了する
と、マイクロプロセッサ１のメモリチェックと、ＤＭＡ
コントローラ６によるプログラムデータの内部メモリ９
への転送（プログラムダウンロード）が並行して行われ
る。

【００３６】このように本実施例によれば、内部メモリ
９を複数のブロック（エリア）に分割し、この分割され
た各ブロックへのメモリバス８１，８２，…８ｍを制御
するバスセレクト３と、このバスセレクト３を制御する
メモリ制御部５と、外部記憶装置４からプログラムデー
タをマイクロプロセッサ１の指示により自動的に内部メ
モリ９へ転送するＤＭＡコントローラ６とを設け、各ブ
ロック毎に順次メモリチェックを行い、メモリチェック
が正常終了したブロックへのメモリバスのバス権を、Ｄ
ＭＡコントローラ６に渡して、ＤＭＡコントローラ６に
より外部記憶装置４から内部メモリ９へのプログラムデ
ータを転送させると共に、残りのブロックのメモリチェ
ックを順次行っていくことにより、最初の内部メモリ９
のブロックのメモリチェックが終了すると、内部メモリ
９の残りのブロックのメモリチェックとＤＭＡコントロ
ーラ６による外部記憶装置４から内部メモリ９へのプロ
グラムデータの転送とを並行して行うことができる。

【００３７】従って、メモリチェックとプログラムダウ
ンロードとにかかる時間を短縮させることができ、アプ
リケーションプログラムの立上げにかかる時間の短縮を
図ることができる。

【００３８】

【発明の効果】以上詳述したようにこの発明によれば、
プログラムの立上げにかかる時間の短縮化を図ることが
できるプログラムダウンロード方法を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例の要部回路構成を示すブロ
ック図。

【図２】同実施例のメモリチェック処理の流れを示す
図。

【図３】従来例のメモリチェック・ダウンロード処理の
流れを示す図。

【符号の説明】

１…マイクロプロセッサ、３…バスセレクト、４…外部
記憶装置、５…メモリ制御部、６…ＤＭＡコントロー
ラ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 外部記憶装置に記憶されたアプリケーシ
   ョンプログラム等のプログラムデータを、前記外部記憶
   装置から内部メモリへ転送してプログラム起動を行う場
   合において、内部メモリを複数のエリアに分割し、この
   分割された各分割エリアに対して順次メモリチェックを
   行い、このメモリチェックと並行して、すでにメモリチ
   ェックが終了した分割エリアへ、順次ダイレクト・メモ
   リ・アクセス方式により前記外部記憶装置からプログラ
   ムデータを転送することを特徴とするプログラムダウン
   ロード方法。