JPH06342405A - ファイル・システム - Google Patents
ファイル・システムInfo
- Publication number
- JPH06342405A JPH06342405A JP5129867A JP12986793A JPH06342405A JP H06342405 A JPH06342405 A JP H06342405A JP 5129867 A JP5129867 A JP 5129867A JP 12986793 A JP12986793 A JP 12986793A JP H06342405 A JPH06342405 A JP H06342405A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- parity data
- data
- flash memory
- storage unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】フラッシュ・メモリの書込み回数を減らして特
性の劣化を防ぐ。 【構成】受信情報をバッファ記憶部３へ記憶する際に規
定ビット当り１ビットのパリティをパリティ生成部５で
生成して記憶するパリティデータ記憶部４、バッファ記
憶部３の受信情報をブロック別に記憶するデータ用のバ
ッファ記憶部１１、バッファ記憶部１１の受信情報がブ
ロック単位で書込まれるフラッシュ・メモリ１２、及び
パリティデータ記憶部４のパリティデータをＳ・Ｐ／Ｐ
・Ｓ変換部６でパラレルのパリティデータに変換しバッ
ファ記憶部７に記憶した後、受信情報の全ブロックのパ
リティデータがバッファ記憶部７から一度に書込まれる
パリティ用のフラッシュ・メモリ８を備え、フラッシュ
・メモリ１２から記憶情報を読出す場合にパリティ生成
部５で生成されたパリティ及びフラッシュメモリ８から
のパリティを対比してチェックする。
性の劣化を防ぐ。 【構成】受信情報をバッファ記憶部３へ記憶する際に規
定ビット当り１ビットのパリティをパリティ生成部５で
生成して記憶するパリティデータ記憶部４、バッファ記
憶部３の受信情報をブロック別に記憶するデータ用のバ
ッファ記憶部１１、バッファ記憶部１１の受信情報がブ
ロック単位で書込まれるフラッシュ・メモリ１２、及び
パリティデータ記憶部４のパリティデータをＳ・Ｐ／Ｐ
・Ｓ変換部６でパラレルのパリティデータに変換しバッ
ファ記憶部７に記憶した後、受信情報の全ブロックのパ
リティデータがバッファ記憶部７から一度に書込まれる
パリティ用のフラッシュ・メモリ８を備え、フラッシュ
・メモリ１２から記憶情報を読出す場合にパリティ生成
部５で生成されたパリティ及びフラッシュメモリ８から
のパリティを対比してチェックする。
Description
【０００１】
【産業上の利用分野】本発明はファイル・システムに関
し、特にフラッシュ・メモリを使用したファイル・シス
テムに関する。
し、特にフラッシュ・メモリを使用したファイル・シス
テムに関する。
【０００２】
【従来の技術】従来のファイル・システムは、フラッシ
ュ・メモリを使用する場合に、一般にフラッシュ・メモ
リの書込み回数の寿命が尽きた場合を想定して、代替エ
リアとなるメモリを実装し対応している。またパリティ
データの格納として、データ用のフラッシュ・メモリと
は別に８ビットが１ワードのフラッシュ・メモリの１ビ
ットのみを使用し対応している。
ュ・メモリを使用する場合に、一般にフラッシュ・メモ
リの書込み回数の寿命が尽きた場合を想定して、代替エ
リアとなるメモリを実装し対応している。またパリティ
データの格納として、データ用のフラッシュ・メモリと
は別に８ビットが１ワードのフラッシュ・メモリの１ビ
ットのみを使用し対応している。
【０００３】
【発明が解決しようとする課題】この従来のファイル・
システムでは、データ及びパリティ用にフラッシュ・メ
モリを利用しているので、フラッシュ・メモリの寿命を
想定して代替エリアとなるメモリが必要であり、その為
のコストがかかり、また、パリティ・データの格納に１
ワードが８ビットの内１ビットのみを使用しているので
無駄があるという問題点がある。
システムでは、データ及びパリティ用にフラッシュ・メ
モリを利用しているので、フラッシュ・メモリの寿命を
想定して代替エリアとなるメモリが必要であり、その為
のコストがかかり、また、パリティ・データの格納に１
ワードが８ビットの内１ビットのみを使用しているので
無駄があるという問題点がある。
【０００４】更に、フラッシュ・メモリの書込み回数制
限について、考慮せずに書込みする為に、フラッシュ・
メモリの特性が劣化してしまうという問題点がある。
限について、考慮せずに書込みする為に、フラッシュ・
メモリの特性が劣化してしまうという問題点がある。
【０００５】
【課題を解決するための手段】本発明のファイル・シス
テムは、ホスト中央処理装置からの受信情報をフラッシ
ュ・メモリへファイルするファイル・システムにおい
て、前記受信情報及び前記フラッシュ・メモリからの読
出データに対して予め定められた複数のビット数単位で
１ビットのパリティを生成するパリティ生成手段と、前
記受信情報の受信時にこのパリティ生成手段で生成され
たパリティを１ワードを１ビットで記憶後に１ワードが
予め定められた複数のビット数のパラレルデータに変換
して記憶するパリティデータ記憶手段と、このパリティ
データ記憶手段で記憶されたパリティデータが予め定め
られた複数のワード数に記憶された後にパリティデータ
用フラッシュ・メモリへ転送する転送手段と、前記フラ
ッシュ・メモリからの読出データに対するパリティと前
記読出データに対応する前記パリティデータ用フラッシ
ュ・メモリからの読出しパリティデータとを対比してチ
ェックを行うチェック手段とを備えている。
テムは、ホスト中央処理装置からの受信情報をフラッシ
ュ・メモリへファイルするファイル・システムにおい
て、前記受信情報及び前記フラッシュ・メモリからの読
出データに対して予め定められた複数のビット数単位で
１ビットのパリティを生成するパリティ生成手段と、前
記受信情報の受信時にこのパリティ生成手段で生成され
たパリティを１ワードを１ビットで記憶後に１ワードが
予め定められた複数のビット数のパラレルデータに変換
して記憶するパリティデータ記憶手段と、このパリティ
データ記憶手段で記憶されたパリティデータが予め定め
られた複数のワード数に記憶された後にパリティデータ
用フラッシュ・メモリへ転送する転送手段と、前記フラ
ッシュ・メモリからの読出データに対するパリティと前
記読出データに対応する前記パリティデータ用フラッシ
ュ・メモリからの読出しパリティデータとを対比してチ
ェックを行うチェック手段とを備えている。
【０００６】また、本発明のファイル・システムは、ホ
スト中央処理装置からの受信情報を一時的に記憶する記
憶部と、この記憶部に記憶された前記受信情報を蓄積す
る第１のバッファ記憶部と、この第１のバッファ記憶部
に蓄積された前記受信情報を予め定められたブロックに
区分されて記憶する第２のバッファ記憶部と、この第２
のバッファ記憶部に記憶された前記受信情報を記憶する
フラッシュ・メモリと、前記記憶部からの前記受信情報
を前記第１のバッファ記憶部へ蓄積する場合及び前記フ
ラッシュ・メモリからの記憶データを読出して前記記憶
部へ転送する場合に前記受信情報及び前記記憶データの
予め定められた複数のビット数単位に１ビットのパリテ
ィを生成するパリティデータ生成部と、このパリティデ
ータ生成部で生成された前記受信情報の複数のパリティ
をパリティデータとして記憶する１ワードが１ビットの
パリティデータ記憶部と、このパリティデータ記憶部に
記憶された前記パリティデータを１ワードが予め定めら
れた複数のビット数単位で記憶するパリティデータ・バ
ッファ記憶部と、このパリティデータ・バッファ記憶部
に前記受信情報の全ブロックに対するパリティデータを
記憶した後にこのパリティデータが転送されて記憶する
パリティデータフラッシュ・メモリと、前記パリティデ
ータ記憶部からの前記パリティデータのシリアルをパラ
レルに変換しまた前記パリティデータフラッシュ・メモ
リからのパラレルの前記パリティデータをシリアルに変
換するシリアル・パラレル／パラレル・シリアル変換部
と、前記各部を制御する制御部とを有している。
スト中央処理装置からの受信情報を一時的に記憶する記
憶部と、この記憶部に記憶された前記受信情報を蓄積す
る第１のバッファ記憶部と、この第１のバッファ記憶部
に蓄積された前記受信情報を予め定められたブロックに
区分されて記憶する第２のバッファ記憶部と、この第２
のバッファ記憶部に記憶された前記受信情報を記憶する
フラッシュ・メモリと、前記記憶部からの前記受信情報
を前記第１のバッファ記憶部へ蓄積する場合及び前記フ
ラッシュ・メモリからの記憶データを読出して前記記憶
部へ転送する場合に前記受信情報及び前記記憶データの
予め定められた複数のビット数単位に１ビットのパリテ
ィを生成するパリティデータ生成部と、このパリティデ
ータ生成部で生成された前記受信情報の複数のパリティ
をパリティデータとして記憶する１ワードが１ビットの
パリティデータ記憶部と、このパリティデータ記憶部に
記憶された前記パリティデータを１ワードが予め定めら
れた複数のビット数単位で記憶するパリティデータ・バ
ッファ記憶部と、このパリティデータ・バッファ記憶部
に前記受信情報の全ブロックに対するパリティデータを
記憶した後にこのパリティデータが転送されて記憶する
パリティデータフラッシュ・メモリと、前記パリティデ
ータ記憶部からの前記パリティデータのシリアルをパラ
レルに変換しまた前記パリティデータフラッシュ・メモ
リからのパラレルの前記パリティデータをシリアルに変
換するシリアル・パラレル／パラレル・シリアル変換部
と、前記各部を制御する制御部とを有している。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示すブロック図
である。
である。
【０００９】図１において、本実施例のファイル・シス
テム１は、ホスト中央処理装置（ＣＰＵ）２０からのデ
ータバス２１，アドレスバス２２，制御線２３を介して
送られてくる複数のブロックで構成された受信情報を一
時的に記憶する記憶部２と、この記憶部２に記憶された
受信情報を蓄積するバッファ記憶部３と、このバッファ
記憶部３に蓄積された受信情報を予め定められたブロッ
クに区別されて記憶するバッファ記憶部１１と、このバ
ッファ記憶部１１に記憶された受信情報を記憶するフラ
ッシュ・メモリ１２と、記憶部２からの受信情報をバッ
ファ記憶部３へ蓄積する場合及びフラッシュ・メモリ１
２からの記憶データを読出して記憶部２へ転送する場合
に受信情報及び記憶データの８ビット単位に１ビットの
パリティを生成するパリティ生成部５と、このパリティ
生成部５で生成された受信情報の複数のパリティをパリ
ティデータとして記憶する１ワードが１ビットのパリテ
ィデータ記憶部４と、このパリティデータ記憶部４に記
憶されたパリティデータを１ワードが８ビットの単位で
記憶するバッファ記憶部７と、このバッファ記憶部７に
受信情報の全ブロックに対するパリティデータを記憶し
た後にこのパリティデータが転送されて記憶するフラッ
シュ・メモリ８と、パリティデータ記憶部４からのパリ
ティデータのシリアルをパラレルに変換しまたフラッシ
ュ・メモリ８からのパラレルのパリティデータをシリア
ルに変換するシリアル・パラレル／パラレル・シリアル
変換部（Ｓ・Ｐ／Ｐ・Ｓ変換部）６と、上記各部を制御
する制御部９とを有している。
テム１は、ホスト中央処理装置（ＣＰＵ）２０からのデ
ータバス２１，アドレスバス２２，制御線２３を介して
送られてくる複数のブロックで構成された受信情報を一
時的に記憶する記憶部２と、この記憶部２に記憶された
受信情報を蓄積するバッファ記憶部３と、このバッファ
記憶部３に蓄積された受信情報を予め定められたブロッ
クに区別されて記憶するバッファ記憶部１１と、このバ
ッファ記憶部１１に記憶された受信情報を記憶するフラ
ッシュ・メモリ１２と、記憶部２からの受信情報をバッ
ファ記憶部３へ蓄積する場合及びフラッシュ・メモリ１
２からの記憶データを読出して記憶部２へ転送する場合
に受信情報及び記憶データの８ビット単位に１ビットの
パリティを生成するパリティ生成部５と、このパリティ
生成部５で生成された受信情報の複数のパリティをパリ
ティデータとして記憶する１ワードが１ビットのパリテ
ィデータ記憶部４と、このパリティデータ記憶部４に記
憶されたパリティデータを１ワードが８ビットの単位で
記憶するバッファ記憶部７と、このバッファ記憶部７に
受信情報の全ブロックに対するパリティデータを記憶し
た後にこのパリティデータが転送されて記憶するフラッ
シュ・メモリ８と、パリティデータ記憶部４からのパリ
ティデータのシリアルをパラレルに変換しまたフラッシ
ュ・メモリ８からのパラレルのパリティデータをシリア
ルに変換するシリアル・パラレル／パラレル・シリアル
変換部（Ｓ・Ｐ／Ｐ・Ｓ変換部）６と、上記各部を制御
する制御部９とを有している。
【００１０】次に、本実施例の動作について説明する。
【００１１】先ず、ホストＣＰＵ２０からの情報をフラ
ッシュ・メモリ１２へ書込む場合について説明する。
ッシュ・メモリ１２へ書込む場合について説明する。
【００１２】ホストＣＰＵ２０からデータバス２１，ア
ドレスバス２２，制御線２３を介して転送されてくる情
報は、制御部９の制御によって、一時的に記憶部２に記
憶された後にバッファ記憶部３に記憶される。このと
き、受信情報の１ブロックを、例えば、１６Ｋバイトと
すると、１バイト当り１ビットのパリティがパリティ生
成部５で生成された後、１ワードが１ビットで８ワード
のパリティデータ記憶部４に順次記憶される。
ドレスバス２２，制御線２３を介して転送されてくる情
報は、制御部９の制御によって、一時的に記憶部２に記
憶された後にバッファ記憶部３に記憶される。このと
き、受信情報の１ブロックを、例えば、１６Ｋバイトと
すると、１バイト当り１ビットのパリティがパリティ生
成部５で生成された後、１ワードが１ビットで８ワード
のパリティデータ記憶部４に順次記憶される。
【００１３】パリティデータ記憶部４に８ワードのパリ
ティデータが記憶されると、制御部９の制御の基にＳ・
Ｐ／Ｐ・Ｓ変換部６によって、８ビットのシリアルのパ
リティデータが８ビットのパラレルのパリティデータに
変換され、１ワードが８ビットのバッファ記憶部７に書
込まれる。ホストＣＰＵ２０からの１ブロックの情報が
記憶部２からバッファ記憶部３を介してバッファ記憶部
１１へ転送され、また、１ブロック分のパリティがパリ
ティ生成部５で順次生成され、パリティデータ記憶部４
に記憶された後、Ｓ・Ｐ／Ｐ・Ｓ変換部６によってパラ
レルに変換され、１ブロック分のパリティがバッファ記
憶部７に転送された後、バッファ記憶部１１からフラッ
シュメモリ１２へ１ブロック分の情報が書込まれる。バ
ッファ記憶部７が全ブロック（本実施例では８ブロッ
ク）の受信情報に対するパリティデータが記憶される
と、バッファ記憶部７からフラッシュ・メモリ８へ一度
にパリティデータが書込まれる。
ティデータが記憶されると、制御部９の制御の基にＳ・
Ｐ／Ｐ・Ｓ変換部６によって、８ビットのシリアルのパ
リティデータが８ビットのパラレルのパリティデータに
変換され、１ワードが８ビットのバッファ記憶部７に書
込まれる。ホストＣＰＵ２０からの１ブロックの情報が
記憶部２からバッファ記憶部３を介してバッファ記憶部
１１へ転送され、また、１ブロック分のパリティがパリ
ティ生成部５で順次生成され、パリティデータ記憶部４
に記憶された後、Ｓ・Ｐ／Ｐ・Ｓ変換部６によってパラ
レルに変換され、１ブロック分のパリティがバッファ記
憶部７に転送された後、バッファ記憶部１１からフラッ
シュメモリ１２へ１ブロック分の情報が書込まれる。バ
ッファ記憶部７が全ブロック（本実施例では８ブロッ
ク）の受信情報に対するパリティデータが記憶される
と、バッファ記憶部７からフラッシュ・メモリ８へ一度
にパリティデータが書込まれる。
【００１４】即ち、ホストＣＰＵ２０からの受信情報が
フラッシュ・メモリ１２に１ブロック単位で記憶され、
かつ、その全ブロックの受信情報に対応するパリティデ
ータがフラッシュ・メモリ８に一度に記憶される。
フラッシュ・メモリ１２に１ブロック単位で記憶され、
かつ、その全ブロックの受信情報に対応するパリティデ
ータがフラッシュ・メモリ８に一度に記憶される。
【００１５】このようなフラッシュ・メモリ１２，８へ
の書込み方法によって、フラッシュ・メモリ１２，８へ
の書込み回数を少なくしている。
の書込み方法によって、フラッシュ・メモリ１２，８へ
の書込み回数を少なくしている。
【００１６】次に、フラッシュ・メモリ１２から記憶情
報の読出しの場合について説明する。
報の読出しの場合について説明する。
【００１７】ホストＣＰＵ２０から制御線２３を介して
読出しの要求があると、制御部９はフラッシュ・メモリ
１２から記憶情報を読出すが、その際、読出した情報の
１バイト当りのパリティがパリティ生成部５で生成され
た１ビットのパリティと、読出した情報に対応するフラ
ッシュ・メモリ８からの１バイトのパリティデータを読
出してＳ・Ｐ／Ｐ・Ｓ変換部６でシリアルに変換した１
ビットのパリティとを順次パリティチェック部１０でチ
ェックを行う。チェックの結果正常ならば、制御部９は
フラッシュ・メモリ１２からの記憶情報を記憶部２に書
込み、ホストＣＰＵ２０へ制御線２３を介して正常でな
ることを知らせる。もし、異常ならば、記憶部２にエラ
ー内容を書込み、制御線２３を介してホストＣＰＵ２０
へ知らせる。
読出しの要求があると、制御部９はフラッシュ・メモリ
１２から記憶情報を読出すが、その際、読出した情報の
１バイト当りのパリティがパリティ生成部５で生成され
た１ビットのパリティと、読出した情報に対応するフラ
ッシュ・メモリ８からの１バイトのパリティデータを読
出してＳ・Ｐ／Ｐ・Ｓ変換部６でシリアルに変換した１
ビットのパリティとを順次パリティチェック部１０でチ
ェックを行う。チェックの結果正常ならば、制御部９は
フラッシュ・メモリ１２からの記憶情報を記憶部２に書
込み、ホストＣＰＵ２０へ制御線２３を介して正常でな
ることを知らせる。もし、異常ならば、記憶部２にエラ
ー内容を書込み、制御線２３を介してホストＣＰＵ２０
へ知らせる。
【００１８】
【発明の効果】以上説明したように本発明は、ホスト中
央処理装置からの受信情報をフラッシュ・メモリへファ
イルするファイル・システムにおいて、受信情報及びフ
ラッシュ・メモリからの読出データに対して予め定めら
れた複数のビット数単位で１ビットのパリティを生成す
るパリティ生成手段と、受信情報の受信時にこのパリテ
ィ生成手段で生成されたパリティを１ワードを１ビット
で記憶後に１ワードが予め定められた複数のビット数の
パラレルデータに変換して記憶するパリティデータ記憶
手段と、このパリティデータ記憶手段で記憶されたパリ
ティデータが予め定められた複数のワード数に記憶され
た後にパリティデータ用フラッシュ・メモリへ転送する
転送手段と、フラッシュ・メモリからの読出データに対
するパリティと読出データに対応するパリティデータ用
フラッシュ・メモリからの読出しパリティデータとを対
比してチェックを行うチェック手段とを備えることによ
り、パリティデータ用フラッシュ・メモリのパリティデ
ータ以外の残余エリアを有効に利用することができる。
央処理装置からの受信情報をフラッシュ・メモリへファ
イルするファイル・システムにおいて、受信情報及びフ
ラッシュ・メモリからの読出データに対して予め定めら
れた複数のビット数単位で１ビットのパリティを生成す
るパリティ生成手段と、受信情報の受信時にこのパリテ
ィ生成手段で生成されたパリティを１ワードを１ビット
で記憶後に１ワードが予め定められた複数のビット数の
パラレルデータに変換して記憶するパリティデータ記憶
手段と、このパリティデータ記憶手段で記憶されたパリ
ティデータが予め定められた複数のワード数に記憶され
た後にパリティデータ用フラッシュ・メモリへ転送する
転送手段と、フラッシュ・メモリからの読出データに対
するパリティと読出データに対応するパリティデータ用
フラッシュ・メモリからの読出しパリティデータとを対
比してチェックを行うチェック手段とを備えることによ
り、パリティデータ用フラッシュ・メモリのパリティデ
ータ以外の残余エリアを有効に利用することができる。
【００１９】また、パリティデータ記憶手段に全受信情
報に対するパリティデータを記憶させた後、全パリティ
データをパリティデータ用フラッシュ・メモリへ転送す
るので、フラッシュ・メモリ及びパリティデータ用フラ
ッシュ・メモリの書込み回数を従来より減少させて、特
性の劣化を防ぐことができる。更に、読出データのパリ
ティチェックを行うことによって読出しデータの信頼性
を高めることができる。
報に対するパリティデータを記憶させた後、全パリティ
データをパリティデータ用フラッシュ・メモリへ転送す
るので、フラッシュ・メモリ及びパリティデータ用フラ
ッシュ・メモリの書込み回数を従来より減少させて、特
性の劣化を防ぐことができる。更に、読出データのパリ
ティチェックを行うことによって読出しデータの信頼性
を高めることができる。
【図１】本発明の一実施例を示すブロック図である。
１ ファイル・システム ２ 記憶部 ３ バッファ記憶部 ４ パリティデータ記憶部 ５ パリティ生成部 ６ シリアル・パラレル／パラレル・シリアル変換部
（Ｓ・Ｐ／Ｐ・Ｓ変換部） ７ バッファ記憶部 ８ フラッシュ・メモリ ９ 制御部 １０ パリティチェック部 １１ バッファ記憶部 １２ フラッシュ・メモリ １３ データバス １４ アドレスバス １５ 制御線 ２０ ホストＣＰＵ ２１ データバス ２２ アドレスバス ２３ 制御線
（Ｓ・Ｐ／Ｐ・Ｓ変換部） ７ バッファ記憶部 ８ フラッシュ・メモリ ９ 制御部 １０ パリティチェック部 １１ バッファ記憶部 １２ フラッシュ・メモリ １３ データバス １４ アドレスバス １５ 制御線 ２０ ホストＣＰＵ ２１ データバス ２２ アドレスバス ２３ 制御線
Claims (2)
- 【請求項１】 ホスト中央処理装置からの受信情報をフ
ラッシュ・メモリへファイルするファイル・システムに
おいて、前記受信情報及び前記フラッシュ・メモリから
の読出データに対して予め定められた複数のビット数単
位で１ビットのパリティを生成するパリティ生成手段
と、前記受信情報の受信時にこのパリティ生成手段で生
成されたパリティを１ワードを１ビットで記憶後に１ワ
ードが予め定められた複数のビット数のパラレルデータ
に変換して記憶するパリティデータ記憶手段と、このパ
リティデータ記憶手段で記憶されたパリティデータが予
め定められた複数のワード数に記憶された後にパリティ
データ用フラッシュ・メモリへ転送する転送手段と、前
記フラッシュ・メモリからの読出データに対するパリテ
ィと前記読出データに対応する前記パリティデータ用フ
ラッシュ・メモリからの読出しパリティデータとを対比
してチェックを行うチェック手段とを備えることを特徴
とするファイル・システム。 - 【請求項２】 ホスト中央処理装置からの受信情報を一
時的に記憶する記憶部と、この記憶部に記憶された前記
受信情報を蓄積する第１のバッファ記憶部と、この第１
のバッファ記憶部に蓄積された前記受信情報を予め定め
られたブロックに区分されて記憶する第２のバッファ記
憶部と、この第２のバッファ記憶部に記憶された前記受
信情報を記憶するフラッシュ・メモリと、前記記憶部か
らの前記受信情報を前記第１のバッファ記憶部へ蓄積す
る場合及び前記フラッシュ・メモリからの記憶データを
読出して前記記憶部へ転送する場合に前記受信情報及び
前記記憶データの予め定められた複数のビット数単位に
１ビットのパリティを生成するパリティデータ生成部
と、このパリティデータ生成部で生成された前記受信情
報の複数のパリティをパリティデータとして記憶する１
ワードが１ビットのパリティデータ記憶部と、このパリ
ティデータ記憶部に記憶された前記パリティデータを１
ワードが予め定められた複数のビット数単位で記憶する
パリティデータ・バッファ記憶部と、このパリティデー
タ・バッファ記憶部に前記受信情報の全ブロックに対す
るパリティデータを記憶した後にこのパリティデータが
転送されて記憶するパリティデータフラッシュ・メモリ
と、前記パリティデータ記憶部からの前記パリティデー
タのシリアルをパラレルに変換しまた前記パリティデー
タフラッシュ・メモリからのパラレルの前記パリティデ
ータをシリアルに変換するシリアル・パラレル／パラレ
ル・シリアル変換部と、前記各部を制御する制御部とを
有することを特徴とするファイル・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129867A JPH06342405A (ja) | 1993-06-01 | 1993-06-01 | ファイル・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5129867A JPH06342405A (ja) | 1993-06-01 | 1993-06-01 | ファイル・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342405A true JPH06342405A (ja) | 1994-12-13 |
Family
ID=15020257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5129867A Pending JPH06342405A (ja) | 1993-06-01 | 1993-06-01 | ファイル・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06342405A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6728794B2 (en) * | 1997-04-25 | 2004-04-27 | Simple Tech, Inc. | Multi-function module incorporating flash memory and enhanced I/O interface that can translate data from one format into another format for subsequent transmission to an external device |
| US9311181B2 (en) | 2012-11-15 | 2016-04-12 | Samsung Electronics Co., Ltd. | Memory controller changing partial data in memory device and method for changing partial data thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180894A (ja) * | 1983-03-31 | 1984-10-15 | Nippon Denso Co Ltd | 不揮発性メモリに対するデ−タ書き込み制御装置 |
| JPH01133293A (ja) * | 1987-11-18 | 1989-05-25 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPH03175550A (ja) * | 1989-12-04 | 1991-07-30 | Nec Eng Ltd | 記録方式 |
-
1993
- 1993-06-01 JP JP5129867A patent/JPH06342405A/ja active Pending
Patent Citations (3)
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| JPS59180894A (ja) * | 1983-03-31 | 1984-10-15 | Nippon Denso Co Ltd | 不揮発性メモリに対するデ−タ書き込み制御装置 |
| JPH01133293A (ja) * | 1987-11-18 | 1989-05-25 | Toshiba Corp | 不揮発性半導体メモリ装置 |
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