JPH06335232A - Snubber circuit for switching element and switching circuit - Google Patents

Snubber circuit for switching element and switching circuit

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JPH06335232A
JPH06335232A JP11955093A JP11955093A JPH06335232A JP H06335232 A JPH06335232 A JP H06335232A JP 11955093 A JP11955093 A JP 11955093A JP 11955093 A JP11955093 A JP 11955093A JP H06335232 A JPH06335232 A JP H06335232A
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JP
Japan
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circuit
conductor
switching element
capacitor
igbt
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Application number
JP11955093A
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Japanese (ja)
Inventor
Kazufumi Ishii
一史 石井
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

PURPOSE:To reduce the number of components of the snubber circuit of a plurality of IGBTs which are connected in parallel without sacrificing surge absorption capacity and surge absorption recovery capacity. CONSTITUTION:A series circuit consisting of diodes 6a and 6b and capacitors 7a and 7b is connected in parallel between a collector C and an emitter E of a plurality of IGBTs 1a and 1b which are connected between DC buses 4 and 5 and at the same time the connection points of the diodes 6a and 6b and the capacitors 7a and 7b are commonly connected by a conductor 14 and a resistor 11 is connected in parallel to the diode 6.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、スイッチング素子、
特にIGBTが動作する時にIGBTを保護するスイッ
チング素子のスナバ回路と、このスナバ回路を含んだス
イッチング回路に関するものである。
This invention relates to a switching element,
In particular, the present invention relates to a snubber circuit of a switching element that protects the IGBT when the IGBT operates, and a switching circuit including the snubber circuit.

【0002】[0002]

【従来の技術】図7はIGBT等のスイッチング素子
(以下、単にIGBTと記載する)に従来の通称R−C
ーDスナバ回路を接続して構成したスイッチング回路の
回路図である。このスイッチング回路は、特にインバー
タ、コンバータ等の電力変換装置或いはチョッパ装置等
に使用される。図において、1a,1bはそれぞれモジ
ュール化されたIGBT、2,3はIGBT1a,1b
の各コレクタC及びエミッタEをそれぞれ共通接続する
導線、4,5はIGBT1a,1bに直流電圧を供給す
る直流母線である。
2. Description of the Related Art FIG. 7 shows a switching element such as an IGBT (hereinafter, simply referred to as an IGBT) commonly referred to as RC.
FIG. 6 is a circuit diagram of a switching circuit configured by connecting a −D snubber circuit. This switching circuit is used particularly in power converters such as inverters and converters or chopper devices. In the figure, 1a and 1b are modularized IGBTs, and 2 and 3 are IGBTs 1a and 1b.
Conductors for commonly connecting the collectors C and the emitters E of the above, and reference numerals 4 and 5 are DC bus bars for supplying a DC voltage to the IGBTs 1a and 1b.

【0003】6はIGBT1a,1bのオフ時にサージ
電圧をコンデンサ7に導くダイオードであり、このダイ
オード6のアノードはIGBT1bのコレクタに導線8
によって接続され、カソードは導線9によってコンデン
サ7の一端に接続され、更にコンデンサ7の他端は導線
10によりIGBT1bのエミッタに接続されている。
また、ダイオード6には抵抗11がリード線12,13
によって並列接続されている。これらダイオード6、コ
ンデンサ7、抵抗11によりIGBT1a,1bのR−
C−Dスナバ回路(以下、単にスナバ回路と記載する)
を構成する。
Reference numeral 6 is a diode for guiding a surge voltage to the capacitor 7 when the IGBTs 1a, 1b are off, and the anode of this diode 6 is connected to the collector of the IGBT 1b by a conductive wire 8.
, The cathode is connected to one end of the capacitor 7 by a conductor 9, and the other end of the capacitor 7 is connected to the emitter of the IGBT 1b by a conductor 10.
A resistor 11 is connected to the lead wires 12, 13 of the diode 6.
Are connected in parallel by. The diode 6, the capacitor 7, and the resistor 11 are used to connect the R- of the IGBTs 1a and 1b
CD snubber circuit (hereinafter simply referred to as snubber circuit)
Make up.

【0004】次に、動作について説明する。IGBT1
a,1bが図示しないゲート制御回路によりオフ制御さ
れると、IGBT1aに発生するサージ電圧は導線2→
導線8→ダイオード6→導線9→コンデンサ7→導線1
0→導線3の経路でコンデンサ7により吸収される。一
方IGBT1bに発生するサージ電圧は導線8→ダイオ
ード6→導線9→コンデンサ7→導線10の経路でコン
デンサ7に吸収される。これにより、IGBT1a,1
bのコレクタCとエミッタE間の電圧の跳ね上がりによ
り発生するサージ電圧は、コンデンサ7に吸収されて抑
制されることでIGBT1a,1bを破壊から保護す
る。
Next, the operation will be described. IGBT1
When a and 1b are turned off by a gate control circuit (not shown), the surge voltage generated in the IGBT 1a becomes
Conductor 8 → Diode 6 → Conductor 9 → Capacitor 7 → Conductor 1
It is absorbed by the capacitor 7 along the path of 0 → conductor 3. On the other hand, the surge voltage generated in the IGBT 1b is absorbed by the capacitor 7 along the route of the conductor wire 8 → the diode 6 → the conductor wire 9 → the capacitor 7 → the conductor wire 10. Thereby, the IGBTs 1a, 1
The surge voltage generated due to the jump of the voltage between the collector C and the emitter E of b is absorbed by the capacitor 7 and suppressed to protect the IGBTs 1a and 1b from destruction.

【0005】また、IGBT1a,1bがオン制御され
ると、サージ電圧により充電されたコンデンサ7の電荷
は導線9→リード線13→抵抗11→リード線12→導
線8→IGBT1b→導線10の経路で抵抗11で放電
され、更に導線9→リード線13→抵抗11→リード線
12→導線8→導線2→IGBT1a→導線3→導線1
0の経路においても電荷は抵抗11で放電され、コンデ
ンサ7のサージ吸収能力を回復させる。
When the IGBTs 1a and 1b are turned on, the charge of the capacitor 7 charged by the surge voltage is in the route of the conductor wire 9 → lead wire 13 → resistor 11 → lead wire 12 → conductor wire 8 → IGBT 1b → conductor wire 10. Discharged by the resistor 11, and further the conductor 9 → the lead 13 → the resistor 11 → the lead 12 → the conductor 8 → the conductor 2 → the IGBT 1a → the conductor 3 → the conductor 1
Even in the 0 path, the electric charge is discharged by the resistor 11 to restore the surge absorbing capability of the capacitor 7.

【0006】図7に示すスイッチング回路はIGBT1
bのみにスナバ回路を設け、IGBT1aに発生したサ
ージ電圧を導線2,8を通してスナバ回路に導いたが、
図8に示すようにIGBT1aにもダイオード6a,コ
ンデンサ7a,抵抗11a、から構成されるスナバ回路
を導線8a,10aによって最短経路でIGBT1aの
コレクタC、エミッタE間に並列接続するようにしても
よい。このように、スナバ回路を接続することで、IG
BT1aとスナバ回路を接続する導線8a,10aのイ
ンダクタンスが小さくなるためIGBT1aのサージ吸
収能力が向上する。尚、、IGBT1bにもダイオード
6b,コンデンサ7b,抵抗11bで構成されるスナバ
回路が導線8b,9bにて接続されている。
The switching circuit shown in FIG. 7 is an IGBT1.
A snubber circuit was provided only in b, and the surge voltage generated in the IGBT 1a was led to the snubber circuit through conductors 2 and 8.
As shown in FIG. 8, a snubber circuit including a diode 6a, a capacitor 7a, and a resistor 11a may be connected in parallel to the IGBT 1a between the collector C and the emitter E of the IGBT 1a by the shortest paths by the conductors 8a and 10a. . By connecting the snubber circuit in this way, the IG
Since the inductance of the conducting wires 8a and 10a connecting the BT1a and the snubber circuit is reduced, the surge absorbing capability of the IGBT1a is improved. A snubber circuit including a diode 6b, a capacitor 7b, and a resistor 11b is also connected to the IGBT 1b by conducting wires 8b and 9b.

【0007】次に、動作について説明する。IGBT1
a,1bがオフ制御されると、IGBT1aで発生した
サージ電圧は導線8a→ダイオード6a→導線9a→コ
ンデンサ7a→導線10aの経路でコンデンサ7aに吸
収され、一方IGBT1bで発生したサージ電圧は導線
8b→ダイオード6b→導線9b→コンデンサ7b→導
線10bの経路でコンデンサ7bに吸収されて各IGB
T1a,1bのコレクタC,エミッタE間電圧の跳ね上
がりが抑制される。
Next, the operation will be described. IGBT1
When a and 1b are turned off, the surge voltage generated in the IGBT 1a is absorbed by the capacitor 7a in the route of the conductor 8a → diode 6a → conductor 9a → capacitor 7a → conductor 10a, while the surge voltage generated in the IGBT 1b is conductor 8b. → Diode 6b → Conductor 9b → Capacitor 7b → Conductor 10b is absorbed by the capacitor 7b in the path of each IGB.
The jump of the voltage between the collector C and the emitter E of T1a and 1b is suppressed.

【0008】また、IGBT1a,1bがオン制御され
ると、IGBT1aにおいてはサージ電圧によりコンデ
ンサ7aに充電された電荷は導線9a→リード線13a
→抵抗11a→リード線12a→導線8a→IGBT1
a→導線10aの経路で抵抗11aで放電され、一方I
GBT1bにおいてはコンデンサ7bに充電された電荷
は導線9b→リード線13b→抵抗11b→リード線1
2b→導線8b→IGBT1b→導線10bの経路で抵
抗11bで放電されてサージ吸収能力を回復する。
When the IGBTs 1a and 1b are turned on, the charge charged in the capacitor 7a by the surge voltage in the IGBT 1a is changed from the lead wire 9a to the lead wire 13a.
-> Resistor 11a-> lead wire 12a-> conductor wire 8a-> IGBT1
a → The conductor 10a is discharged through the resistor 11a, while I
In the GBT 1b, the electric charge charged in the capacitor 7b is the lead wire 9b → the lead wire 13b → the resistor 11b → the lead wire 1
2b → conductor 8b → IGBT 1b → conductor 10b is discharged through the resistor 11b to recover the surge absorbing ability.

【0009】[0009]

【発明が解決しようとする課題】従来のスイッチング回
路は以上のように構成されているので、例えば図7に示
すスイッチング回路であると単一のスナバ回路で2個の
IGBTのサージ吸収及びサージ吸収能力復活を実施で
きるが、各IGBTの電力容量増大と共に外形が大きく
なり、それに伴って各IGBTを並列接続する導線が長
くなった場合、サージ電圧に対する導線の内部インピー
ダンスの影響が無視できなくなる。そのため、IGBT
1aで発生するサージ電圧を吸収するコンデンサの作用
が低下するという問題点があった。
Since the conventional switching circuit is configured as described above, for example, the switching circuit shown in FIG. 7 has a single snubber circuit which absorbs surges and surges of two IGBTs. Although the capability can be restored, if the outer shape becomes larger as the power capacity of each IGBT increases and the conductor wire connecting the IGBTs in parallel becomes longer accordingly, the influence of the internal impedance of the conductor wire on the surge voltage cannot be ignored. Therefore, the IGBT
There is a problem that the action of the capacitor that absorbs the surge voltage generated in 1a is reduced.

【0010】更に、上記のような問題点を解決するため
に図8に示すように各IGBT毎にスナバ回路を最短の
導線で接続するものも考えられるが、スナバ回路の増設
に伴ってスイッチング回路の部品点数が増加し、スイッ
チング回路を利用した装置の大型化が避けられないとい
う問題点があった。
Further, in order to solve the above problems, a snubber circuit may be connected to each IGBT by a shortest conductor wire as shown in FIG. 8, but a switching circuit is added as the snubber circuit is added. However, there is a problem in that the number of parts of the device is increased and the device using the switching circuit is inevitably increased in size.

【0011】この発明は上記のような問題点を解決する
ためになされたもので、装置の大型化が極力さけられる
スイッチング素子のスナバ回路及びスイッチング回路を
得ることを目的とする。
The present invention has been made to solve the above problems, and an object of the present invention is to obtain a snubber circuit and a switching circuit of a switching element that can prevent the apparatus from becoming large in size.

【0012】[0012]

【課題を解決するための手段】請求項1の発明に係るス
イッチング素子のスナバ回路は、直流母線間に複数個並
列接続された各スイッチング素子の第1電極と第2電極
間に、ダイオード及びコンデンサからなる直列回路を並
列接続すると共に、前記各ダイオードとコンデンサの接
続点間を共通接続し、且つ、前記ダイオードの何れか一
方に抵抗を並列接続して構成したものである。
According to a first aspect of the present invention, there is provided a snubber circuit for a switching element, wherein a diode and a capacitor are provided between a first electrode and a second electrode of each switching element connected in parallel between DC busbars. Is connected in parallel, the connection points of the diodes and the capacitors are commonly connected, and a resistor is connected in parallel to either one of the diodes.

【0013】請求項2の発明に係るスイッチング素子の
スナバ回路は、直流母線間に複数個並列接続された各ス
イッチング素子の第1電極或いは第2電極の何れか一方
にコンデンサの一端を接続すると共に、前記コンデンサ
の他端を単一の抵抗を介して前記直流母線に共通接続し
て構成したものである。
In a snubber circuit for a switching element according to a second aspect of the present invention, one end of a capacitor is connected to either one of the first electrode or the second electrode of each switching element connected in parallel between DC busbars. The other end of the capacitor is commonly connected to the DC bus via a single resistor.

【0014】請求項3の発明に係るスイッチング回路
は、直流母線間に並列接続された第1のスイッチング素
子及び第2のスイッチング素子と、前記第1のスイッチ
ング素子をオフ制御した後に前記第2のスイッチング素
子をオフ制御する制御手段と、前記第2のスイッチング
素子の第1電極と第2電極間にスナバ回路とを備えたも
のである。
According to a third aspect of the present invention, there is provided a switching circuit, wherein a first switching element and a second switching element connected in parallel between DC busbars and the second switching element after the first switching element is turned off. Control means for turning off the switching element and a snubber circuit between the first electrode and the second electrode of the second switching element are provided.

【0015】[0015]

【作用】請求項1の発明におけるスイッチング素子のス
ナバ回路は、各スイッチング素子対応に設けた直列回路
中のコンデンサに充電されたサージ電圧を、単一の抵抗
で放電させようにしたのでスイッチング素子の数に応じ
た個数の抵抗を備える必要がなくなる。
In the snubber circuit of the switching element according to the invention of claim 1, the surge voltage charged in the capacitor in the series circuit provided corresponding to each switching element is discharged by a single resistor. It is not necessary to provide the number of resistors according to the number.

【0016】請求項2の発明におけるスイッチング素子
のスナバ回路は、スイッチング素子のオフ時に発生する
サージ電圧を単一の抵抗を通じて各コンデンサに充電さ
せ、また、スイッチング素子のオン時には各コンデンサ
に充電された電荷を単一の抵抗で放電させるようにした
のでスイッチング素子の数に応じた個数の抵抗を備える
必要がなくなる。
In the snubber circuit of the switching element according to the second aspect of the present invention, each capacitor is charged with a surge voltage generated when the switching element is turned off through a single resistor, and each capacitor is charged when the switching element is turned on. Since the electric charge is discharged by a single resistor, it is not necessary to provide the number of resistors corresponding to the number of switching elements.

【0017】請求項3の発明におけるスイッチング回路
は、最初にオフした第1のスイッチング素子に発生した
サージ電圧をオン状態である第2のスイッチング素子に
よって転流させ、弟2のスイッチングがオフになった時
に発生するサージ電圧を、この第2のスイッチング素子
に設けたスナバ回路で吸収させるようにしたのでスイッ
チング素子の個数に応じた数のスナバ回路を備える必要
がなくなる。
In the switching circuit according to the third aspect of the present invention, the surge voltage generated in the first switching element which is first turned off is commutated by the second switching element which is in the on state, and the switching of the younger brother 2 is turned off. Since the surge voltage generated at that time is absorbed by the snubber circuit provided in the second switching element, it is not necessary to provide the number of snubber circuits according to the number of switching elements.

【0018】[0018]

【実施例】実施例1.以下、この発明の一実施例を図に
ついて説明する。図1は本実施例におけるスイッチング
素子のスナバ回路の構成を示す回路図である。尚、図
中、図8と同一符号は同一または相当部分を示す。図8
に示す従来のスナバ回路との相違点はダイオード6a,
6bのカソードを導体14によって共通接続したこと
と、ダイード6aに並列接続した抵抗11aを排除し、
ダイオード6bのみに抵抗11を並列接続して回路の部
品点数を削減したことである。
EXAMPLES Example 1. An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing the configuration of the snubber circuit of the switching element in this embodiment. In the figure, the same reference numerals as those in FIG. 8 indicate the same or corresponding parts. Figure 8
The difference from the conventional snubber circuit shown in FIG.
The common connection of the cathode of 6b by the conductor 14 and the elimination of the resistor 11a connected in parallel to the diode 6a,
This is because the resistor 11 is connected in parallel only to the diode 6b to reduce the number of parts in the circuit.

【0019】次に、本実施例の動作について説明する。
先ず、IGBT1a,1bがオフ制御された場合、従来
回路と同様にIGBT1aで発生したサージ電圧は導線
8a→ダイオード6a→導線9a→コンデンサ7a→導
線10aの経路でコンデンサ7aに吸収され、一方IG
BT1bで発生したサージ電圧は導線8b→ダイオード
6b→導線9b→コンデンサ7b→導線10bの経路で
コンデンサ7bに吸収されて各IGBT1a,1bのコ
レクタC,エミッタE間電圧の跳ね上がりが抑制され
る。
Next, the operation of this embodiment will be described.
First, when the IGBTs 1a and 1b are controlled to be off, the surge voltage generated in the IGBT 1a is absorbed by the capacitor 7a along the route of the conductor 8a → the diode 6a → the conductor 9a → the capacitor 7a → the conductor 10a, as in the conventional circuit.
The surge voltage generated in the BT1b is absorbed by the capacitor 7b along the route of the conducting wire 8b → the diode 6b → the conducting wire 9b → the capacitor 7b → the conducting wire 10b, and the jumping of the voltage between the collector C and the emitter E of each IGBT 1a, 1b is suppressed.

【0020】また、IGBT1a,1bがオン制御され
ると、IGBT1aにおいてはサージ電圧によりコンデ
ンサ7aに充電された電荷は導線9a→導線14→リー
ド線13→抵抗11→リード線12→導線8b→導線2
→IGBT1a→導線10aの経路で抵抗11で放電さ
れ、一方IGBT1bにおいてはコンデンサ7bに充電
された電荷は導線9b→リード線13→抵抗11→リー
ド線12→導線8b→IGBT1b→導線10bの経路
で抵抗11で放電されてサージ吸収能力を回復する。従
って、単一の抵抗11のみで各IGBT1a,1bのス
ナバ回路におけるコンデンサ7a,7bの電荷を放電し
サージ吸収能力を回復することができる。
When the IGBTs 1a and 1b are turned on, the charge charged in the capacitor 7a by the surge voltage in the IGBT 1a is the conductor 9a → the conductor 14 → the lead 13 → the resistor 11 → the lead 12 → the conductor 8b → the conductor 8b. Two
→ IGBT1a → lead wire 10a is discharged through the resistor 11 while the electric charge charged in the capacitor 7b in the IGBT1b is lead wire 9b → lead wire 13 → resistor 11 → lead wire 12 → lead wire 8b → IGBT1b → lead wire 10b. The resistor 11 is discharged to recover the surge absorbing ability. Therefore, it is possible to recover the surge absorbing ability by discharging the electric charges of the capacitors 7a and 7b in the snubber circuits of the respective IGBTs 1a and 1b with only the single resistor 11.

【0021】実施例2.上記実施例1ではIGBT1
a,1bを2個並列接続した場合におけるスナバ回路の
動作について説明したが、図2に示すようにIGBTを
3個並列接続したスイッチング回路の場合であっても、
各ダイオードのカソードを共通接続することで、ダイオ
ードに並列接続する抵抗は単一で済む。
Example 2. In the first embodiment, the IGBT 1
Although the operation of the snubber circuit in the case where two a and 1b are connected in parallel has been described, even in the case of a switching circuit in which three IGBTs are connected in parallel as shown in FIG.
By commonly connecting the cathodes of the diodes, a single resistor can be connected in parallel with the diodes.

【0022】以下、本実施例によるスナバ回路を図2に
従って説明する。尚、図中、図1と同一符号は同一また
は相当部分を示す。図において、1cはIGBT1a,
1bと共に並列接続される第3番目のIGBTであり、
このIGBT1cのコレクタCとエミッタE間には、ダ
イオード6c,コンデンサ7cの直列回路から構成され
るスナバ回路が導線8cと10cによって並列接続され
ている。そして抵抗11はダイオード6cのみに並列接
続されている。また、ダイオード6cのカソードは導線
14bによってダイオード6bのカソードに共通接続さ
れている。
The snubber circuit according to this embodiment will be described below with reference to FIG. In the figure, the same reference numerals as those in FIG. 1 indicate the same or corresponding parts. In the figure, 1c is an IGBT 1a,
Is a third IGBT connected in parallel with 1b,
Between the collector C and the emitter E of the IGBT 1c, a snubber circuit composed of a series circuit of a diode 6c and a capacitor 7c is connected in parallel by conductors 8c and 10c. The resistor 11 is connected in parallel only to the diode 6c. Further, the cathode of the diode 6c is commonly connected to the cathode of the diode 6b by the conductor wire 14b.

【0023】また、IGBT1bのコレクタCとIGB
T1aのコレクタCは導線2aにより、IGBT1bの
コレクタCとIGBT1cのコレクタCは導線2bによ
り共通接続され、更にIGBT1bのエミッタEとIG
BT1aのエミッタEは導線3aにより、IGBT1b
のエミッタEとIGBT1cのエミッタEは導線3bに
より共通接続されることで各IGBT1a,1b,1c
は並列に共通接続される。更に、ダイオード6a,6b
のカソード間は導線14aによって共通接続されてい
る。
Further, the collector C of the IGBT 1b and the IGBT
The collector C of T1a is commonly connected by a conductor 2a, the collector C of the IGBT1b and the collector C of IGBT1c are commonly connected by a conductor 2b, and the emitter E and IG of the IGBT1b are connected.
The emitter E of the BT1a is connected to the IGBT1b by the conductor 3a.
The emitter E of the IGBT 1c and the emitter E of the IGBT 1c are commonly connected by the conductor 3b, so that the IGBTs 1a, 1b, 1c
Are commonly connected in parallel. Further, the diodes 6a, 6b
The cathodes are commonly connected by a conductor 14a.

【0024】次に、動作について説明する。IGBT1
a〜1cがオフ制御されると、IGBT1aで発生した
サージ電圧は導線8a→ダイオード6a→導線9a→コ
ンデンサ7a→導線10aの経路でコンデンサ7aで吸
収され、IGBT1bで発生したサージ電圧は導線8b
→ダイオード6b→導線9b→コンデンサ7b→導線1
0bの経路でコンデンサ7bで吸収される。更にIGB
T1cで発生したサージ電圧は導線8c→ダイオード6
c→導線9c→コンデンサ7c→導線10cの経路でコ
ンデンサ7cで吸収される。
Next, the operation will be described. IGBT1
When a to 1c are turned off, the surge voltage generated in the IGBT 1a is absorbed by the capacitor 7a in the route of the conductor 8a → diode 6a → conductor 9a → capacitor 7a → conductor 10a, and the surge voltage generated in the IGBT 1b is conductor 8b.
→ diode 6b → conductor 9b → capacitor 7b → conductor 1
It is absorbed by the capacitor 7b in the path of 0b. Further IGB
The surge voltage generated at T1c is the conductor 8c → diode 6
It is absorbed by the capacitor 7c along the route of c → conductor 9c → capacitor 7c → conductor 10c.

【0025】そして、IGBT1a〜1cがオン制御さ
れると、コンデンサ7aに充電されていた電荷は導線9
a→導線14a→導線14b→リード線13→抵抗11
→リード線12→導線8c→導線2b→導線2a→IG
BT1a→導線3aの経路で抵抗11により放電され、
コンデンサ7bに充電されていた電荷は導線9b→導線
14b→リード線13→抵抗11→リード線12→導線
8c→導線2b→IGBT1b→導線3bの経路で抵抗
11により放電される。更にコンデンサ7cに充電され
ていた電荷は導線9c→リード線13→抵抗11→リー
ド線12→導線8c→IGBT1c→導線3bの経路で
抵抗11により放電される。
When the IGBTs 1a to 1c are turned on, the charges stored in the capacitor 7a are transferred to the conductor 9
a → conductor wire 14a → conductor wire 14b → lead wire 13 → resistor 11
→ lead wire 12 → conductor wire 8c → conductor wire 2b → conductor wire 2a → IG
Discharged by the resistor 11 along the path of BT1a → conductor 3a,
The electric charge stored in the capacitor 7b is discharged by the resistor 11 along the route of the conductor 9b → the conductor 14b → the lead 13 → the resistor 11 → the lead 12 → the conductor 8c → the conductor 2b → the IGBT 1b → the conductor 3b. Further, the electric charge charged in the capacitor 7c is discharged by the resistor 11 along the route of the conductor wire 9c → the lead wire 13 → the resistor 11 → the lead wire 12 → the conductor wire 8c → the IGBT 1c → the conductor wire 3b.

【0026】実施例3.尚、上記実施例1,2のスナバ
回路においては各IGBT1a,1bのコレクタCとエ
ミッタE間にダイオード,コンデンサの順に接続された
直列回路を並列接続した。しかし、この接続順序に限定
されず図3に示すようにコンデンサ7a(7b),ダイ
オード6a(6b)の順に直列接続されたスナバ回路を
各IGBT1a,1bのコレクタCとエミッタE間に並
列接続しても同様な作用効果が得られる。上記実施例1
〜3のスナバ回路においてダイオードとコンデンサを接
続する点を互いに幾何学上最短となる経路を選び、しか
も、少なくとも上記接続点の全ての電位が同一となるよ
うにすることは勿論である。
Example 3. In the snubber circuits of Examples 1 and 2, a series circuit in which a diode and a capacitor are connected in this order between the collector C and the emitter E of each IGBT 1a and 1b is connected in parallel. However, the connection order is not limited, and a snubber circuit in which a capacitor 7a (7b) and a diode 6a (6b) are serially connected in this order as shown in FIG. 3 is connected in parallel between the collector C and the emitter E of each IGBT 1a, 1b. However, the same effect can be obtained. Example 1 above
It is needless to say that in the snubber circuits (1) to (3), the points where the diode and the capacitor are connected are geometrically the shortest, and at least all the potentials at the connection points are the same.

【0027】実施例4.上記実施例1〜3はR−C−D
スナバ回路で説明したが、抵抗とコンデンサを直列接続
して構成した通称R−Cスナバ回路を設けたスイッチン
グ回路においても、R−Cスナバ回路の部品点数を削減
することができる。
Example 4. The above Examples 1 to 3 are R-C-D.
Although the snubber circuit has been described, the number of components of the RC snubber circuit can be reduced even in a switching circuit provided with a so-called RC snubber circuit configured by connecting a resistor and a capacitor in series.

【0028】ここで、R−Cスナバ回路の抵抗の役割を
のべると、スナバ回路をコンデンサのみで構成すると発
生したサージ電圧は効率よくコンデンサで吸収すること
ができる。しかし、IGBTのようなスイッチング素子
がターンオフした際に、コンデンサと、スイッチング回
路の浮遊インダクタンスとにより共振現象が生じる。こ
の共振現象は、ノイズの発生等の不都合を誘発するの
で、共振抑制の必要上から、コンデンサには抵抗が直列
接続される。
Here, to put the role of the resistor of the RC snubber circuit into consideration, if the snubber circuit is composed of only a capacitor, the surge voltage generated can be efficiently absorbed by the capacitor. However, when a switching element such as an IGBT is turned off, a resonance phenomenon occurs due to the capacitor and the stray inductance of the switching circuit. Since this resonance phenomenon induces inconveniences such as generation of noise, a resistor is connected in series to the capacitor in order to suppress resonance.

【0029】また、コンデンサの蓄積電荷は抵抗を通じ
て充放電するのでエネルギ損失が大きく、抵抗は大形に
なる。従って、インバータ装置のように複数のスイッチ
ング素子にRーCスナバ回路を設ける場合、抵抗の数を
減らすことで装置の小型化が計れる。
Further, since the charge accumulated in the capacitor is charged and discharged through the resistor, energy loss is large and the resistor becomes large. Therefore, when an RC snubber circuit is provided in a plurality of switching elements like an inverter device, the size of the device can be reduced by reducing the number of resistors.

【0030】図4は本実施例におけるR−Cスナバ回路
を用いたスイッチング回路を示す回路図である。尚、図
中、図1ないし図3と同一符号は同一または相当部分を
示す。このR−Cスナバ回路の構成は図から明らかなよ
うに、導線2,3によって並列接続された各IGBT1
a,1bのエミッタEに導線10a,10bによってコ
ンデンサ7a,7bの一端を接続し、各他端を導線9
a,9bによって抵抗11aの一端のリード線13に共
通接続する。更に、抵抗11の他端のリード線12は高
圧側の導線2に接続されている。このように、各IGB
T1a,1b個々に設けるR−Cスナバ回路における抵
抗を共通にすることで部品点数の削減と共に装置の小型
化が計れる。
FIG. 4 is a circuit diagram showing a switching circuit using the RC snubber circuit in this embodiment. In the figure, the same reference numerals as those in FIGS. 1 to 3 indicate the same or corresponding parts. The structure of this RC snubber circuit is, as is clear from the figure, each IGBT1 connected in parallel by conductors 2 and 3.
One ends of the capacitors 7a and 7b are connected to the emitters E of a and 1b by the conductive wires 10a and 10b, and the other ends are connected to the conductive wire 9
a and 9b commonly connect to the lead wire 13 at one end of the resistor 11a. Further, the lead wire 12 at the other end of the resistor 11 is connected to the high voltage side conductor wire 2. In this way, each IGB
By using the same resistance in the RC snubber circuits provided in the respective T1a and 1b, the number of parts can be reduced and the device can be downsized.

【0031】次に、本実施例の動作について説明する。
IGBT1a,1bがオフ制御されると、IGBT1a
で発生したサージ電圧は導線2→リード線12→抵抗1
1→リード線13→導線9a→コンデンサ7a→導線1
0aの経路を通ってコンデンサ7aに充電されて吸収さ
れる。IGBT1bで発生したサージ電圧は導線2→リ
ード線12→抵抗11→リード線13→導線9b→コン
デンサ7b→導線10bの経路を通ってコンデンサ7b
に充電されて吸収される。
Next, the operation of this embodiment will be described.
When the IGBTs 1a and 1b are turned off, the IGBT 1a
The surge voltage generated at is lead wire 2 → lead wire 12 → resistance 1
1 → lead wire 13 → conductor wire 9a → capacitor 7a → conductor wire 1
The capacitor 7a is charged and absorbed through the path of 0a. The surge voltage generated in the IGBT 1b passes through the path of the lead wire 2 → the lead wire 12 → the resistor 11 → the lead wire 13 → the lead wire 9b → the capacitor 7b → the lead wire 10b and the capacitor 7b.
Is charged and absorbed.

【0032】更に、IGBT1a,1bがオン制御され
ると、コンデンサ7aに充電されていた電荷は導線9a
→リード線13→抵抗11→リード線12→導線2→I
GBT1a→導線10aの経路を通って抵抗11によっ
て放電される。また、コンデンサ7bに充電された電荷
は導線9b→リード線13→抵抗11→リード線12→
導線2→IGBT1b→導線10bの経路を通って抵抗
11によって放電される。このように、各コンデンサ7
a,7bの充電された電荷は単一の抵抗11によって充
放電される。
Further, when the IGBTs 1a and 1b are controlled to be turned on, the charges charged in the capacitor 7a are transferred to the conductor 9a.
→ Lead wire 13 → Resistor 11 → Lead wire 12 → Conductor wire 2 → I
It is discharged by the resistor 11 through the path from the GBT 1a to the conducting wire 10a. Further, the electric charge charged in the capacitor 7b is the conductor wire 9b → the lead wire 13 → the resistor 11 → the lead wire 12 →
It is discharged by the resistor 11 through the path of the conductor 2 → the IGBT 1b → the conductor 10b. In this way, each capacitor 7
The charged electric charges of a and 7b are charged and discharged by the single resistor 11.

【0033】実施例5.上記実施例1〜4ではIGBT
よりスナバ回路への経路を最短にするために並列接続さ
れた各IGBTにスナバ回路を設けた。だが、IGBT
を2個並列接続しこれらIGBTがオン動作させた後、
オフ動作させる順序が定められているチョッパ装置等に
IGBTによるスイッチング回路を適用した場合、スナ
バ回路は後にオフ動作させるIGBTのみに設けること
で、装置の部品点数を削減することができる。
Example 5. In the above Examples 1 to 4, the IGBT is used.
A snubber circuit is provided in each IGBT connected in parallel in order to further shorten the path to the snubber circuit. However, the IGBT
After connecting two of these in parallel and turning on these IGBTs,
When the switching circuit by the IGBT is applied to the chopper device or the like in which the order of turning off is determined, the snubber circuit is provided only in the IGBT to be turned off later, so that the number of parts of the device can be reduced.

【0034】図5は本実施例におけるスイッチング回路
の構成を示す回路図である。同図において(a)はスイ
ッチング回路の本体を示す回路図であり従来技術のスイ
ッチング回路と回路構成は同様である。また、同図にお
いて(b)はIGBT1a,1bをオン・オフ制御する
制御手段の構成図である。この図において、GTはIG
BT1a,1bに対するゲートオンオフ信号G1、Gを
出力するゲート信号発生器、ANはゲートオンオフフ信
号G1、Gがハイレベル(オン時)の時にハイレベルの
信号Sを出力するアンド回路、TDは遅延回路であり、
この遅延回路TDはアンド回路ANより出力された信号
Sがハイレベルの時にハイレベルの制御信号STを遅延
なく出力し、信号Sがローレベル(オフ時)に反転した
時に所定時間T後に制御信号STをローレベル信号に反
転する。
FIG. 5 is a circuit diagram showing the configuration of the switching circuit in this embodiment. In the same figure, (a) is a circuit diagram showing the main body of the switching circuit, and the circuit configuration is the same as that of the conventional switching circuit. In addition, in the figure, (b) is a block diagram of a control means for performing on / off control of the IGBTs 1a and 1b. In this figure, GT is IG
A gate signal generator that outputs gate on / off signals G1 and G for BT1a and 1b, an AND circuit that outputs a high level signal S when the gate on / off signals G1 and G are at a high level (when on), and TD is a delay Circuit,
The delay circuit TD outputs the high-level control signal ST without delay when the signal S output from the AND circuit AN is at the high level, and when the signal S is inverted to the low level (when off), the control signal after a predetermined time T. Invert ST to a low level signal.

【0035】ORはオア回路であり、このオア回路OR
は信号S或いは制御信号STがハイレベルの期間、IG
BT1bをオンするハイレベルのゲート信号G2をIG
BT1bのゲートへ出力し、信号Sのローレベル反転に
伴って制御信号STがローレベルに反転した時にゲート
信号G2をローレベルにしてIGBT1bのゲートへ出
力する。
OR is an OR circuit, and this OR circuit OR
Is IG while signal S or control signal ST is at high level
The high level gate signal G2 that turns on BT1b is IG
The signal is output to the gate of BT1b, and when the control signal ST is inverted to the low level as the signal S is inverted to the low level, the gate signal G2 is set to the low level and output to the gate of the IGBT1b.

【0036】次に、本実施例の動作を図6のタイミング
チャートを参照して説明する。先ず、ゲート信号発生器
GTよりハイレベルのゲートオンオフ信号G,G1が出
力されるとゲートオンオフ信号G1はゲート信号となっ
てIGBT1bのゲートに入力されIGBT1bをオン
動作させる。またゲートオンオフ信号G1はゲートオン
オフ信号Gと共にアンド回路ANに入力されるため、ア
ンド回路ANよりオア回路ORと遅延回路TDにハイレ
ベルの信号Sが入力される。そして、オア回路ORより
IGBT1bのゲートにゲート信号G2が出力されてI
GBT1bをオン動作させる。
Next, the operation of this embodiment will be described with reference to the timing chart of FIG. First, when the high-level gate on / off signals G and G1 are output from the gate signal generator GT, the gate on / off signal G1 becomes a gate signal and is input to the gate of the IGBT1b to turn on the IGBT1b. Since the gate on / off signal G1 is input to the AND circuit AN together with the gate on / off signal G, a high level signal S is input from the AND circuit AN to the OR circuit OR and the delay circuit TD. Then, the gate signal G2 is output from the OR circuit OR to the gate of the IGBT 1b and I
The GBT 1b is turned on.

【0037】このように、IGBT1a,1bを同時に
オン動作させると直流母線4に流れる全電流2Iは直流
母線4→IGBT1a→直流母線5の経路、直流母線4
→導線2→IGBT1b→導線3→直流母線5の経路に
半分ずつのIに分配され、各IGBT1a,1bにコレ
クタ電流Icとして流れる。各IGBT1a,1bをオ
ン動作させた後に、IGBT1a,1bの順にオフ動作
させるためにゲート信号G1をローレベル(オフ)にす
るとIGBT1aが最初にオフ動作する。そして直流母
線4に流れる全電流2Iは直流母線4→導線2→IGB
T1b→導線3→直流母線5の経路でIGBT1bに全
て転流される。
As described above, when the IGBTs 1a and 1b are turned on at the same time, the total current 2I flowing through the DC bus 4 is the path of the DC bus 4 → IGBT 1a → DC bus 5, the DC bus 4
→ Conductor 2 → IGBT 1b → Conductor 3 → DC bus 5 is divided into I halves and flows as a collector current Ic in each IGBT 1a, 1b. After turning on each of the IGBTs 1a and 1b, when the gate signal G1 is set to a low level (off) to turn off the IGBTs 1a and 1b in this order, the IGBT 1a first turns off. The total current 2I flowing through the DC bus 4 is the DC bus 4 → conductor 2 → IGB
All are commutated to the IGBT 1b in the route of T1b → conductor 3 → DC bus 5.

【0038】この時、IGBT1aのコレクタCとエミ
ッタE間はIGBT1bにより短絡されているために、
IGBT1aのオフ時に自己のコレクタCーエミッタE
間電圧の跳ね上がりはない。従ってIGBT1aにはス
ナバ回路を設ける必要がなくなる。
At this time, since the collector C and the emitter E of the IGBT 1a are short-circuited by the IGBT 1b,
When the IGBT 1a is off, its own collector C-emitter E
There is no voltage jump. Therefore, it is not necessary to provide the snubber circuit in the IGBT 1a.

【0039】一方、ゲート信号G1がローレベルに反転
するとアンド回路ANから出力される信号Sはローレベ
ルとなって遅延回路TDとオア回路ORに入力される。
しかし、遅延回路TDは入力される信号Sがローレベル
となっても所定時間T後にハイレベルよりローレベルに
反転した制御信号STをオア回路ORに出力するため、
所定時間Tの間はハイレベルのゲート信号G2をIGB
T1bのゲートに出力し続け、IGBT1bをオン状態
に保つ。そして、この所定時間Tの間に全電流2AをI
GBT1bで転流する。
On the other hand, when the gate signal G1 is inverted to low level, the signal S output from the AND circuit AN becomes low level and is input to the delay circuit TD and the OR circuit OR.
However, since the delay circuit TD outputs the control signal ST inverted from the high level to the low level after the predetermined time T even when the input signal S becomes the low level, it outputs to the OR circuit OR.
During a predetermined time T, the high level gate signal G2 is IGB
It keeps outputting to the gate of T1b and keeps the IGBT1b in the ON state. Then, during this predetermined time T, the total current 2A is I
Commute at GBT1b.

【0040】しかし、所定時間Tが経過すると制御信号
STはローレベルに反転することで、オア回路ORから
出力されるゲート信号G2はローレベルに反転してオフ
となる。この結果、IGBT1bはオフ動作をし、導入
していた全電流2Iをオフする。そして、オフ動作に伴
ってIGBT1bに発生したサージ電圧は導線8→ダイ
オード6→導線9→コンデンサ7→導線10→導線3の
経路を通じてコンデンサ7で吸収される。
However, when the predetermined time T elapses, the control signal ST is inverted to the low level, so that the gate signal G2 output from the OR circuit OR is inverted to the low level and turned off. As a result, the IGBT 1b is turned off, and the introduced total current 2I is turned off. Then, the surge voltage generated in the IGBT 1b due to the off operation is absorbed by the capacitor 7 through the route of the conducting wire 8 → the diode 6 → the conducting wire 9 → the capacitor 7 → the conducting wire 10 → the conducting wire 3.

【0041】また、IGBT1a,1bがオン動作に復
帰すると、コンデンサに充電された電荷は導線9→リー
ド線13→抵抗11→リード線12→導線8→IGBT
1b→導線10の経路、そして導線9→リード線13→
抵抗11→リード線12→導線8→導線2→IGBT1
a→導線3→導線10の経路に分配されて抵抗11で放
電される。
When the IGBTs 1a and 1b return to the ON operation, the charges charged in the capacitor are the conductive wire 9 → the lead wire 13 → the resistor 11 → the lead wire 12 → the conductive wire 8 → the IGBT.
1b → route of conductor 10 and conductor 9 → lead 13 →
Resistor 11 → Lead wire 12 → Conductor wire 8 → Conductor wire 2 → IGBT1
It is distributed in the path of a → conductor 3 → conductor 10 and discharged by the resistor 11.

【0042】尚、本実施例はIGBTの寿命等を考慮し
て1つのIGBTに流れるコレクタ電流を小さくしてI
GBT内部のジャンクション温度ΔTjを抑える場合に
有効である。
In this embodiment, the collector current flowing in one IGBT is reduced in consideration of the life of the IGBT and the like.
This is effective in suppressing the junction temperature ΔTj inside the GBT.

【0043】[0043]

【発明の効果】請求項1の発明に係るスイッチング素子
のスナバ回路は、直流母線間に複数個並列接続された各
スイッチング素子の第1電極と第2電極間に、ダイオー
ド及びコンデンサからなる直列回路を並列接続すると共
に、前記各ダイオードとコンデンサの接続点間を共通接
続し、且つ、前記何れか1つのダイオードに抵抗を並列
接続して構成したので、各直列回路におけるコンデンサ
が充電しているサージ電圧を各スイッチング素子に共通
な抵抗で放電させることで、スイッチング素子の数に応
じた数の抵抗が必要なくなりスイッチング素子を使用し
た装置の小型化が計れるという効果がある。
A snubber circuit for a switching element according to a first aspect of the invention is a series circuit including a diode and a capacitor between a first electrode and a second electrode of each switching element connected in parallel between DC busbars. Are connected in parallel, the connection points of the diodes and the capacitors are commonly connected, and the resistor is connected in parallel to any one of the diodes, so that the surge in the capacitors charged in each series circuit is increased. By discharging the voltage with the resistance common to each switching element, there is an effect that the number of resistances corresponding to the number of switching elements is not necessary and the size of the device using the switching elements can be reduced.

【0044】請求項2の発明に係るスイッチング素子の
スナバ回路は、直流母線間に複数個並列接続された各ス
イッチング素子の第1電極或いは第2電極の何れか一方
にコンデンサの一端を接続すると共に、前記コンデンサ
の他端を単一の抵抗を介して前記直流母線に共通接続し
て構成したので、スイッチング素子のオフ時に発生する
サージ電圧を単一の抵抗を通じて各コンデンサに充電さ
せ、また、スイッチング素子のオン時には各コンデンサ
に充電された電荷を単一の抵抗で放電させるようにした
のでスイッチング素子の数に応じた数の抵抗を備える必
要がなくなり回路構成が簡略化すると共に、スイッチン
グ素子を使用した装置の小型化が計れるという効果があ
る。
In the snubber circuit of the switching element according to the second aspect of the present invention, one end of the capacitor is connected to either one of the first electrode or the second electrode of each switching element connected in parallel between the DC buses. Since the other end of the capacitor is commonly connected to the DC bus via a single resistor, the surge voltage generated when the switching element is turned off is charged to each capacitor through a single resistor, and switching is performed. When the element is turned on, the electric charge charged in each capacitor is discharged with a single resistor, so it is not necessary to have the number of resistors according to the number of switching elements, the circuit configuration is simplified and the switching element is used. There is an effect that the device can be downsized.

【0045】請求項3の発明に係るスイッチング回路
は、直流母線間に並列接続された第1のスイッチング素
子及び第2のスイッチング素子と、前記第1のスイッチ
ング素子をオフ制御した後に前記第2のスイッチング素
子をオフ制御する制御手段と、前記第2のスイッチング
素子の第1電極と第2電極にスナバ回路とを備えたの
で、最初にオフした第1のスイッチング素子に発生した
サージ電圧をオン状態である第2のスイッチング素子に
よって転流させ、弟2のスイッチングがオフになった時
に発生するサージ電圧を、この第2のスイッチング素子
に設けたスナバ回路で吸収させることができるため、ス
イッチング素子の数に応じた数のスナバ回路を備える必
要がない小型化されたスイッチング回路を提供できると
いう効果がある。
According to a third aspect of the present invention, there is provided a switching circuit comprising: a first switching element and a second switching element connected in parallel between DC busbars; and the second switching element after the first switching element is turned off. Since the control means for controlling the switching element to be turned off and the first electrode and the second electrode of the second switching element are provided with the snubber circuit, the surge voltage generated in the first switching element which is turned off first is turned on. The second switching element is used for commutation, and the surge voltage generated when the switching of the younger brother 2 is turned off can be absorbed by the snubber circuit provided in the second switching element. There is an effect that it is possible to provide a miniaturized switching circuit that does not need to have the snubber circuits according to the number.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明によるスイッチング素子のスナバ回路
の一実施例の構成を示す回路図である。
FIG. 1 is a circuit diagram showing a configuration of an embodiment of a snubber circuit for a switching element according to the present invention.

【図2】本実施例によるスイッチング素子のスナバ回路
の変形例の構成を示す回路図である。
FIG. 2 is a circuit diagram showing a configuration of a modified example of the snubber circuit of the switching element according to the present embodiment.

【図3】本実施例によるスイッチング素子のスナバ回路
の他の変形例の構成を示す回路図である。
FIG. 3 is a circuit diagram showing a configuration of another modification of the snubber circuit for the switching element according to the present embodiment.

【図4】他の実施例によるスイッチング素子のスナバ回
路の構成を示す回路図である。
FIG. 4 is a circuit diagram showing a configuration of a snubber circuit of a switching element according to another embodiment.

【図5】この発明によるスイッチング回路の一実施例の
構成を示す回路図である。
FIG. 5 is a circuit diagram showing a configuration of an embodiment of a switching circuit according to the present invention.

【図6】本実施例によるスイッチング回路の動作を説明
するタイミングチャートである。
FIG. 6 is a timing chart illustrating the operation of the switching circuit according to the present embodiment.

【図7】従来のスイッチング素子のスナバ回路の構成を
示す回路図である。
FIG. 7 is a circuit diagram showing a configuration of a snubber circuit of a conventional switching element.

【図8】従来のスイッチング素子のスナバ回路の構成を
示す回路図である。
FIG. 8 is a circuit diagram showing a configuration of a snubber circuit of a conventional switching element.

【符号の説明】[Explanation of symbols]

1a,1b,1c IGBT 4,5 直流母線 6a,6b,6c ダイオード 7a,7b,7c コンデンサ 11 抵抗 14a,14b 導線 1a, 1b, 1c IGBT 4,5 DC bus 6a, 6b, 6c Diode 7a, 7b, 7c Capacitor 11 Resistor 14a, 14b Conductor

【手続補正書】[Procedure amendment]

【提出日】平成6年8月3日[Submission date] August 3, 1994

【手続補正1】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0033[Correction target item name] 0033

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0033】実施例5.上記実施例1〜4ではIGBT
よりスナバ回路への経路を最短にするために並列接続さ
れた各IGBTにスナバ回路を設けた。だが、IGBT
を2個並列接続しこれらIGBTがオン動作させた後、
オフ動作させる順序が定められている装置にIGBTに
よるスイッチング回路を適用した場合、スナバ回路は後
にオフ動作させるIGBTのみに設けることで、装置の
部品点数を削減することができる。
Example 5. In the above Examples 1 to 4, the IGBT is used.
A snubber circuit is provided in each IGBT connected in parallel in order to further shorten the path to the snubber circuit. However, the IGBT
After connecting two of these in parallel and turning on these IGBTs,
If the order of turning off operation of applying the switching circuit of the IGBT device that have been established, the snubber circuit by providing only the IGBT to turn off the operation after, it is possible to reduce the number of parts of the apparatus.

【手続補正2】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0034[Correction target item name] 0034

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0034】図5は本実施例におけるスイッチング回路
の構成を示す回路図である。同図において(a)はスイ
ッチング回路の本体を示す回路図であり従来技術のスイ
ッチング回路と回路構成は同様である。また、同図にお
いて(b)はIGBT1aをオン・オフ制御する制御手
段の構成図である。この図において、GTはIGBT1
aに対するゲートオンオフ信号G1を出力するゲート信
号発生器、TDは遅延回路であり、この遅延回路TDは
アンド回路より出力された信号G1がハイレベルの時に
ハイレベルの制御信号STを遅延なく出力し、信号G1
がローレベル(オフ時)に反転した時に所定時間T後に
制御信号STをローレベル信号に反転する。
FIG. 5 is a circuit diagram showing the configuration of the switching circuit in this embodiment. In the same figure, (a) is a circuit diagram showing the main body of the switching circuit, and the circuit configuration is the same as that of the conventional switching circuit. In addition, in the figure, (b) is a block diagram of a control means for controlling the on / off of the IGBT 1a. In this figure, GT is IGBT1
a gate signal generator for outputting a gate-off signal G 1 against the a, T D is the delay circuit, the control signal ST of the delay circuit TD signals G1 outputted Ri by the AND circuits has a high level when the high level Is output without delay, and the signal G1
Is inverted to a low level (when off), the control signal ST is inverted to a low level signal after a predetermined time T.

【手続補正3】[Procedure 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0035[Correction target item name] 0035

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0035】ORはオア回路であり、このオア回路OR
は信号G1或いは制御信号STがハイレベルの期間、I
GBT1bをオンするハイレベルのゲート信号G2をI
GBT1bのゲートへ出力し、信号G1のローレベル反
転に伴って制御信号STがローレベルに反転した時にゲ
ート信号G2をローレベルにしてIGBT1bのゲート
へ出力する。
OR is an OR circuit, and this OR circuit OR
Is I while the signal G1 or the control signal ST is at a high level.
The high level gate signal G2 that turns on the GBT1b is I
The signal is output to the gate of the GBT 1b, and when the control signal ST is inverted to the low level as the signal G1 is inverted to the low level, the gate signal G2 is set to the low level and output to the gate of the IGBT 1b.

【手続補正4】[Procedure amendment 4]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0045[Name of item to be corrected] 0045

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0045】請求項3の発明に係るスイッチング回路
は、直流母線間に並列接続された第1のスイッチング素
子及び第2のスイッチング素子と、前記第1のスイッチ
ング素子をオフ制御した後に前記第2のスイッチング素
子をオフ制御する制御手段と、前記第2のスイッチング
素子の第1電極と第2電極にスナバ回路とを備えたの
で、最初にオフした第1のスイッチング素子に発生した
サージ電圧をオン状態である第2のスイッチング素子に
よって転流させ、2のスイッチングがオフになった時
に発生するサージ電圧を、この第2のスイッチング素子
に設けたスナバ回路で吸収させることができるため、ス
イッチング素子の数に応じた数のスナバ回路を備える必
要がない小型化されたスイッチング回路を提供できると
いう効果がある。
According to a third aspect of the present invention, there is provided a switching circuit comprising: a first switching element and a second switching element connected in parallel between DC busbars; and the second switching element after the first switching element is turned off. Since the control means for controlling the switching element to be turned off and the first electrode and the second electrode of the second switching element are provided with the snubber circuit, the surge voltage generated in the first switching element which is turned off first is turned on. The second switching element is a commutator, and the surge voltage generated when the second switching is turned off can be absorbed by the snubber circuit provided in the second switching element. There is an effect that it is possible to provide a miniaturized switching circuit that does not need to have the snubber circuits according to the number.

【手続補正5】[Procedure Amendment 5]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図5[Name of item to be corrected] Figure 5

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図5】 [Figure 5]

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 直流母線間に複数個並列接続された各ス
イッチング素子の第1電極と第2電極間に、ダイオード
及びコンデンサからなる直列回路を並列接続すると共
に、前記各ダイオードとコンデンサの接続点間を共通接
続し、且つ、前記ダイオードの何れか1つに抵抗を並列
接続して構成したことを特徴とするスイッチング素子の
スナバ回路。
1. A series circuit including a diode and a capacitor is connected in parallel between a first electrode and a second electrode of each switching element connected in parallel between DC busbars, and a connection point between each diode and the capacitor. A snubber circuit of a switching element, characterized in that the resistors are connected in parallel to any one of the diodes, with a common connection between them.
【請求項2】 直流母線間に複数個並列接続された各ス
イッチング素子の第1電極或いは第2電極の何れか一方
にコンデンサの一端を接続すると共に、前記コンデンサ
の他端を単一の抵抗を介して前記直流母線に共通接続し
て構成したことを特徴とするスイッチング素子のスナバ
回路。
2. One end of a capacitor is connected to either one of the first electrode or the second electrode of each switching element connected in parallel between DC busbars, and the other end of the capacitor is connected to a single resistor. A snubber circuit of a switching element, wherein the snubber circuit is commonly connected to the DC bus via the DC bus.
【請求項3】 直流母線間に並列接続された第1のスイ
ッチング素子及び第2のスイッチング素子と、前記第1
のスイッチング素子をオフ制御した後に前記第2のスイ
ッチング素子をオフ制御する制御手段と、前記第2のス
イッチング素子の第1電極と第2電極にスナバ回路とを
備えたことを特徴とするスイッチング回路。
3. A first switching element and a second switching element connected in parallel between a DC bus and the first switching element.
Control circuit for controlling the second switching element to be off after controlling the second switching element to be off, and a snubber circuit for the first electrode and the second electrode of the second switching element. .
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007312467A (en) * 2006-05-17 2007-11-29 Toyo Electric Mfg Co Ltd Snubber circuit
JP2011166938A (en) * 2010-02-09 2011-08-25 Toyoda Gosei Co Ltd Discharge system of electric circuit
JP6066531B2 (en) * 2013-04-25 2017-01-25 日立オートモティブシステムズ株式会社 Electromagnetic coil drive control device
CN107800305A (en) * 2016-09-01 2018-03-13 富士电机株式会社 Semiconductor device and power inverter

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007312467A (en) * 2006-05-17 2007-11-29 Toyo Electric Mfg Co Ltd Snubber circuit
JP2011166938A (en) * 2010-02-09 2011-08-25 Toyoda Gosei Co Ltd Discharge system of electric circuit
JP6066531B2 (en) * 2013-04-25 2017-01-25 日立オートモティブシステムズ株式会社 Electromagnetic coil drive control device
CN107800305A (en) * 2016-09-01 2018-03-13 富士电机株式会社 Semiconductor device and power inverter
CN107800305B (en) * 2016-09-01 2020-11-03 富士电机株式会社 Power conversion device

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