JPH06326320A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH06326320A JPH06326320A JP13686693A JP13686693A JPH06326320A JP H06326320 A JPH06326320 A JP H06326320A JP 13686693 A JP13686693 A JP 13686693A JP 13686693 A JP13686693 A JP 13686693A JP H06326320 A JPH06326320 A JP H06326320A
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Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】本発明は、電力用MOS型電界効
果トランジスタと、これを制御する信号素子などを含む
制御回路とをモノリシックに集積した複合半導体装置の
構造及びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a composite semiconductor device in which a power MOS field effect transistor and a control circuit including a signal element for controlling the same are monolithically integrated and a method of manufacturing the same. .
【0002】[0002]
【従来の技術】従来、パワースイッチ、モータドライ
ブ、ランプドライブなどに用いる電力用MOS型電界効
果トランジスタ(以下、MOSFETという)は、その
制御回路とともに半導体基板内にモノリシックに集積さ
れて複合半導体装置(以下、パワーICという)を構成
している。図13及び図14を参照してこの従来のパワ
ーICを説明する。図はその断面構造を示すものであ
る。半導体基板1には、シリコン高不純物濃度N+半導
体基板を用い、この上にシリコンN型半導体層2が形成
されている。半導体基板1とN型半導体層2との間の所
定の領域には、シリコンP型埋込み分離層3が形成され
ている。このP型埋込み分離層3の上のN型半導体層2
にはN型半導体層2表面からP型埋込み分離層3に達す
るように形成されたP型分離拡散領域4が形成され、こ
のP型埋込み分離層3とP型分離拡散領域4に囲まれた
N型半導体層2はN型半導体領域21を構成しており、
この中にパワースイッチなどに用いる電力用MOSFE
Tの制御回路が形成される。2. Description of the Related Art Conventionally, a power MOS type field effect transistor (hereinafter referred to as MOSFET) used for a power switch, a motor drive, a lamp drive and the like is monolithically integrated in a semiconductor substrate together with its control circuit to form a composite semiconductor device ( Hereinafter, referred to as a power IC). This conventional power IC will be described with reference to FIGS. The figure shows the cross-sectional structure. A silicon high impurity concentration N + semiconductor substrate is used as the semiconductor substrate 1, and a silicon N-type semiconductor layer 2 is formed thereon. A silicon P-type buried isolation layer 3 is formed in a predetermined region between the semiconductor substrate 1 and the N-type semiconductor layer 2. The N-type semiconductor layer 2 on the P-type buried separation layer 3
Is formed with a P-type isolation diffusion region 4 formed so as to reach the P-type buried isolation layer 3 from the surface of the N-type semiconductor layer 2, and is surrounded by the P-type buried isolation layer 3 and the P-type isolation diffusion region 4. The N-type semiconductor layer 2 constitutes an N-type semiconductor region 21,
Power MOSFET used for power switch etc.
A control circuit for T is formed.
【0003】N型半導体領域21以外のN型半導体層2
の表面領域には、MOSFETのP型ベース領域5が形
成され、このP型ベース領域5の内には、N+ソース領
域6が形成されている。N型半導体層2上には、N型半
導体層2、P型ベース領域5及びN+ソース領域6を被
覆するようにゲート酸化膜7を介してポリシリコンのゲ
ート電極8が形成され、ゲート電極8は、シリコン酸化
膜のような絶縁膜9で被覆されている。N型半導体領域
21の制御回路は、例えば、バイポーラトランジスタを
含んでいる。このバイポーラトランジスタは、N型半導
体領域21の表面領域に形成されたP型ベース領域1
1、P型ベース領域11内に形成されたN+エミッタ領
域121及びP型ベース領域11外に形成された高不純
物濃度N+コレクタ領域12を含んでいる。パワーIC
は、この制御回路や電力用MOSFETが繰返し複数形
成されている。N-type semiconductor layer 2 other than N-type semiconductor region 21
A P-type base region 5 of the MOSFET is formed in the surface region of, and an N + source region 6 is formed in the P-type base region 5. A gate electrode 8 made of polysilicon is formed on the N-type semiconductor layer 2 via a gate oxide film 7 so as to cover the N-type semiconductor layer 2, the P-type base region 5 and the N + source region 6. 8 is covered with an insulating film 9 such as a silicon oxide film. The control circuit of the N-type semiconductor region 21 includes, for example, a bipolar transistor. This bipolar transistor has a P-type base region 1 formed in a surface region of an N-type semiconductor region 21.
1. It includes an N + emitter region 121 formed inside the P-type base region 11 and a high impurity concentration N + collector region 12 formed outside the P-type base region 11. Power IC
The control circuit and the power MOSFET are repeatedly formed in plural.
【0004】この様な構造のパワーICを形成するに
は、まず、厚さ約200μm程度のシリコン半導体基板
1に、例えば、イオン注入などによりボロンなどの不純
物を拡散して半導体基板1表面の所定の領域にP型不純
物拡散層を形成し、その上に10μm程度のN型半導体
層2をエピタキシャル成長させる。P型不純物拡散層は
埋込み分離層3となる。次ぎに、ボロンなどの不純物を
N型半導体層2の表面から拡散させて、N型半導体層表
面からP型埋込み分離層に達するP型分離拡散領域4を
形成してこの拡散層に囲まれたN型半導体層2を制御回
路が形成されるN型半導体領域21とする。この領域に
制御回路に含まれるバイポーラトランジスタのP型ベー
ス領域11、N+コレクタ領域12及びN+エミッタ領
域121を形成し、これらの上にこれらに接続するベー
ス電極B、コレクタ電極C及びエミッタ電極Eをそれぞ
れアルミニウムを材料として形成する。次ぎに、N型半
導体領域21以外の領域にゲート酸化膜7を介して所定
のパターンのポリシリコンを材料とするゲート電極8を
形成する。次いで、このゲート電極8のポリシリコンパ
ターンをマスクとして、N型半導体層2にP型不純物、
つづいてN型不純物をイオン注入してP型ベース領域5
及びN+ソース領域6をセルフアラインで形成する。各
領域は、ゲート電極8の下まで拡散(即ち、横方向拡
散)して行き、これら領域が構成するMOSFETセル
のゲート長は、このP型ベース領域5とN+ソース領域
の前記横方向拡散長の差で決まる。そのためセル特性
は、極めて均一であり、このセルを多数並列接続して構
成するパワーICに有効であり、広く利用されている。In order to form a power IC having such a structure, first, impurities such as boron are diffused into the silicon semiconductor substrate 1 having a thickness of about 200 μm by, for example, ion implantation or the like to form a predetermined surface on the semiconductor substrate 1. A P-type impurity diffusion layer is formed in the region of, and an N-type semiconductor layer 2 having a thickness of about 10 μm is epitaxially grown thereon. The P-type impurity diffusion layer becomes the buried separation layer 3. Next, impurities such as boron are diffused from the surface of the N-type semiconductor layer 2 to form a P-type isolation diffusion region 4 reaching the P-type buried isolation layer from the surface of the N-type semiconductor layer and surrounded by this diffusion layer. The N-type semiconductor layer 2 is used as an N-type semiconductor region 21 in which a control circuit is formed. A P-type base region 11, an N + collector region 12 and an N + emitter region 121 of a bipolar transistor included in the control circuit are formed in this region, and a base electrode B, a collector electrode C and an emitter electrode connected to these are formed on these regions. E is formed using aluminum as a material. Next, in a region other than the N-type semiconductor region 21, a gate electrode 8 made of polysilicon having a predetermined pattern is formed via the gate oxide film 7. Then, using the polysilicon pattern of the gate electrode 8 as a mask, P-type impurities are added to the N-type semiconductor layer 2.
Next, an N-type impurity is ion-implanted to p-type base region 5
And the N + source region 6 are formed by self-alignment. Each region diffuses (that is, laterally diffuses) to below the gate electrode 8, and the gate length of the MOSFET cell formed by these regions is the lateral diffusion of the P-type base region 5 and the N + source region. Determined by the difference in length. Therefore, the cell characteristics are extremely uniform, effective for a power IC formed by connecting a large number of these cells in parallel, and widely used.
【0005】[0005]
【発明が解決しようとする課題】しかし、電力用MOS
FETセルのチャネルは、P型ベース領域の横方向拡散
により形成されるので、セルの配列ピッチを縮小するに
は限界があるのでその高集積化は困難である。また、セ
ルの配列ピッチを縮小していくと隣接するセルのP型ベ
ース領域に挟まれた領域に等価的に存在するJFET部
分(J)の抵抗は増大する(図14参照)。したがっ
て、単に配列ピッチを小さくしてセルを多数集積しても
単位面積当たりのオン抵抗が最小となるとは限らず、そ
こに最適なセルピッチが存在する。この最適セルピッチ
は、殆ど製造上の最小加工寸法よりも大きくなり、その
ために半導体装置の集積度は向上しない。さらに、電力
用MOSFETとその制御回路部とを分離する素子分離
領域は、内部のP型埋込み分離層まで達するP型分離拡
散領域をN型半導体層の表面からの拡散で形成している
ためにP型分離拡散領域の横方向への広がりを考慮した
設計荷なる。とくに耐圧系が高くなるほど制御回路が形
成されるN型半導体領域21は厚くしなければならない
ので、前記P型分離拡散領域は広い幅が必要になり半導
体装置の高集積化が困難になる。本発明は、この様な事
情により成されたもので、オン抵抗の低い高性能な電力
用MOSFETとその制御回路とを高集積化できる半導
体装置を提供することを目的にしている。However, a power MOS is used.
Since the channel of the FET cell is formed by the lateral diffusion of the P-type base region, there is a limit in reducing the cell array pitch, so that high integration is difficult. Further, as the cell array pitch is reduced, the resistance of the JFET portion (J) existing equivalently in the region sandwiched between the P-type base regions of the adjacent cells increases (see FIG. 14). Therefore, even if the array pitch is simply reduced and a large number of cells are integrated, the ON resistance per unit area does not always become the minimum, and the optimum cell pitch exists there. This optimum cell pitch is almost larger than the minimum processing size in manufacturing, and therefore the integration degree of the semiconductor device is not improved. Further, since the element isolation region for isolating the power MOSFET and its control circuit portion is formed with the P-type isolation diffusion region reaching the internal P-type buried isolation layer by diffusion from the surface of the N-type semiconductor layer. It is a design load considering the lateral expansion of the P-type isolation diffusion region. In particular, the higher the breakdown voltage system is, the thicker the N-type semiconductor region 21 in which the control circuit is formed is required. Therefore, the P-type isolation diffusion region needs to have a wide width, which makes it difficult to highly integrate the semiconductor device. The present invention has been made under such circumstances, and an object of the present invention is to provide a semiconductor device in which a high-performance power MOSFET having a low on-resistance and its control circuit can be highly integrated.
【0006】[0006]
【課題を解決するための手段】本発明は、電力用半導体
素子がトレンチゲート構造を有し、前記電力用半導体素
子の制御回路部がトレンチ型素子分離構造によって前記
電力用半導体素子と分離されていることを特徴としてい
る。すなわち、本発明の半導体装置は、第1導電型半導
体基板と、前記第1導電型半導体基板上に形成された第
1導電型半導体層と、前記第1導電型半導体層に形成さ
れ、電力用半導体素子を有する第1導電型の第1の領域
と、前記第1導電型半導体層に形成され、制御回路素子
を有する第1導電型の第2の領域と、前記第1導電型半
導体層の第1の領域の表面領域に形成された前記電力用
半導体素子の第2導電型ベース領域と、前記第1の領域
の表面領域に形成され、前記第2導電型ベース領域に囲
まれた前記電力用半導体素子の第1導電型ソース領域
と、前記第1導電型ソース領域内に形成され、前記第1
導電型半導体層の主面からその内部において前記第2導
電型ベース領域を貫通するゲート用トレンチと、前記ゲ
ート用トレンチの側壁に形成された前記電力用半導体素
子のゲート酸化膜と、前記ゲート用トレンチ内に形成さ
れ、前記ゲート酸化膜上に配置された前記電力用半導体
素子のゲート電極と、前記第2の領域内又は前記第1導
電型半導体基板と前記第1導電型半導体層との間に形成
された第2導電型埋込み分離層と、前記第1の領域と前
記第2の領域との間に形成され、少なくとも前記第1導
電型半導体層の主面から前記第2導電型埋込み分離層に
達する素子分離用トレンチとを備え、前記第2導電型埋
込み分離層と前記素子分離用トレンチとで前記第1導電
型半導体層の前記第2の領域を前記第1導電型半導体層
の他の領域と分離することを第1の特徴とする。According to the present invention, a power semiconductor element has a trench gate structure, and a control circuit portion of the power semiconductor element is separated from the power semiconductor element by a trench type element isolation structure. It is characterized by being. That is, the semiconductor device of the present invention is formed on a first conductivity type semiconductor substrate, a first conductivity type semiconductor layer formed on the first conductivity type semiconductor substrate, and the first conductivity type semiconductor layer, and is used for power. A first conductive type first region having a semiconductor element, a first conductive type second region having a control circuit element formed in the first conductive type semiconductor layer, and the first conductive type semiconductor layer. A second conductivity type base region of the power semiconductor element formed in a surface region of the first region and the power formed in the surface region of the first region and surrounded by the second conductivity type base region. A first conductive type source region of the semiconductor device for use, and the first conductive type source region formed in the first conductive type source region,
A gate trench that penetrates the second conductivity type base region from the main surface of the conductivity type semiconductor layer, a gate oxide film of the power semiconductor element formed on a sidewall of the gate trench, and the gate Between the gate electrode of the power semiconductor element formed in the trench and arranged on the gate oxide film, and in the second region or between the first conductive type semiconductor substrate and the first conductive type semiconductor layer. And a second conductivity type buried separation layer formed between the first region and the second region, the second conductivity type buried separation layer being formed at least from the main surface of the first conductivity type semiconductor layer. A trench for element isolation that reaches a layer, and the second conductive type buried isolation layer and the trench for element isolation define the second region of the first conductive type semiconductor layer to the other of the first conductive type semiconductor layer. Separation from the area A first said Rukoto.
【0007】また、第1導電型半導体基板と、前記第1
導電型半導体基板上に形成された第1導電型半導体層
と、前記第1導電型半導体層に形成され、電力用半導体
素子を有する第1導電型の第1の領域と、前記第1導電
型半導体層に形成され、制御回路素子を有する第1導電
型の第2の領域と、前記第1の領域の表面領域に形成さ
れた前記電力用半導体素子の第2導電型ベース領域と、
前記第1導電型半導体層の第1の領域の表面領域に形成
され、前記第2導電型ベース領域に囲まれた前記電力用
半導体素子の第1導電型ソース領域と、前記第1導電型
ソース領域内に形成され、前記第1導電型半導体層の主
面からその内部において前記第2導電型ベース領域を貫
通するゲート用トレンチと、前記ゲート用トレンチの側
壁に形成された前記電力用半導体素子のゲート酸化膜
と、前記ゲート用トレンチ内に形成され、前記ゲート酸
化膜上に配置された前記電力用半導体素子のゲート電極
と、前記第2の領域又は前記第1導電型半導体基板と前
記第2の領域との間に形成された第2導電型埋込み分離
層と、前記第1の領域と前記第2の領域との間に形成さ
れ前記第1導電型半導体層の主面から内部へ形成された
素子分離用トレンチと、前記素子分離用トレンチと前記
第2導電型埋込み分離層との間に形成され、この両者を
接続する第2導電型不純物拡散領域とを備え、前記第2
導電型埋込み分離層、前記素子分離用トレンチ及び前記
第2導電型不純物拡散領域とで前記第1導電型半導体層
の前記第2の領域を前記第1導電型半導体層の他の領域
と分離することを第2の特徴とする。Further, the first conductivity type semiconductor substrate and the first
A first conductive type semiconductor layer formed on a conductive type semiconductor substrate; a first conductive type first region formed in the first conductive type semiconductor layer and having a power semiconductor element; and the first conductive type A second region of the first conductivity type formed in the semiconductor layer and having a control circuit element; and a second conductivity type base region of the power semiconductor element formed in a surface region of the first region;
A first conductivity type source region of the power semiconductor element, which is formed in a surface region of the first region of the first conductivity type semiconductor layer and is surrounded by the second conductivity type base region, and the first conductivity type source region. A gate trench formed in a region and penetrating the second conductivity type base region from the main surface of the first conductivity type semiconductor layer therein, and the power semiconductor element formed on a sidewall of the gate trench. Gate oxide film, a gate electrode of the power semiconductor element formed in the gate trench and disposed on the gate oxide film, the second region or the first conductivity type semiconductor substrate, and the first conductive type semiconductor substrate. A second conductive type buried separation layer formed between the first conductive type semiconductor layer and the second region, and formed inward from the main surface of the first conductive type semiconductor layer formed between the first region and the second region. Element isolation trench It is formed between the isolation trenches and the second conductivity type buried isolation layer, a second conductivity type impurity diffusion regions connecting the two, the second
The conductive type buried isolation layer, the element isolation trench, and the second conductive type impurity diffusion region separate the second region of the first conductive type semiconductor layer from other regions of the first conductive type semiconductor layer. This is the second feature.
【0008】前記素子分離用トレンチの前記第1導電型
半導体層の主面からの深さを前記ゲート用トレンチの深
さと等しくすることができる。前記素子分離用トレンチ
は、その上部に径大部を備え、底部を含む下部に径小部
を備えることができる。前記径大部の前記第1導電型半
導体層の主面からの深さは、前記ゲート用トレンチの前
記深さと等しくすることができる。本発明の半導体装置
の製造方法は、第1導電型半導体基板上に電力用半導体
素子が形成される第1導電型の第1の領域と制御回路素
子が形成される第1導電型の第2の領域とを有する第1
導電型半導体層を形成する工程と、前記第1導電型半導
体基板と前記第1導電型半導体層との間に第2導電型埋
込み分離層を形成する工程と、前記第1導電型半導体層
の第1の領域の表面領域に前記電力用半導体素子の第2
導電型ベース領域を形成する工程と、前記第1導電型半
導体層の第1の領域の表面領域に第2導電型ベース領域
に囲まれた前記電力用半導体素子の第1導電型ソース領
域を形成する工程と、前記第1導電型ソース領域内に形
成され、前記第1導電型半導体層の主面からその内部に
おいて前記第2導電型ベース領域を貫通するゲート用ト
レンチと前記第1導電型半導体層の主面から前記第2導
電型埋込み分離層に達し、N型半導体層主面からの深さ
が前記ゲート用トレンチと同じである素子分離用トレン
チとを形成する工程と、前記ゲート用及び素子分離用ト
レンチの側壁に酸化膜を形成する工程と、前記ゲート用
及び素子分離用トレンチ内に前記酸化膜を介してポリシ
リコンを埋設させる工程とを備えていることを特徴とす
る。The depth of the element isolation trench from the main surface of the first conductivity type semiconductor layer can be made equal to the depth of the gate trench. The element isolation trench may include a large diameter portion in an upper portion thereof and a small diameter portion in a lower portion including a bottom portion. The depth of the large diameter portion from the main surface of the first conductivity type semiconductor layer may be equal to the depth of the gate trench. A method of manufacturing a semiconductor device according to the present invention includes a first conductivity type first region in which a power semiconductor element is formed and a first conductivity type second region in which a control circuit element is formed on a first conductivity type semiconductor substrate. With a region of
A step of forming a conductive type semiconductor layer; a step of forming a second conductive type embedded separation layer between the first conductive type semiconductor substrate and the first conductive type semiconductor layer; and a step of forming the first conductive type semiconductor layer. The second area of the power semiconductor device is formed on the surface area of the first area.
Forming a conductive type base region, and forming a first conductive type source region of the power semiconductor device surrounded by a second conductive type base region in a surface region of the first region of the first conductive type semiconductor layer. And a gate trench that is formed in the first conductivity type source region and penetrates the second conductivity type base region from the main surface of the first conductivity type semiconductor layer to the inside thereof. Forming a trench for element isolation that reaches the second conductive type buried isolation layer from the main surface of the layer and has a depth from the main surface of the N-type semiconductor layer that is the same as the trench for gate; The method is characterized by including a step of forming an oxide film on the side wall of the element isolation trench and a step of burying polysilicon in the gate and element isolation trench via the oxide film.
【0009】[0009]
【作用】電力用MOSFETはトレンチゲート構造を備
えているので、前述した従来技術のようにセル密度を高
めた場合に顕著となる単位面積当たりのオン抵抗増大と
いう現象が無い。また、素子分離がトレンチを用いてい
るので分離領域の占める割合も大幅に削減できる。さら
に、電力用半導体素子が形成された領域と制御回路素子
が形成された領域とを同一工程で形成することができ
る。Since the power MOSFET has the trench gate structure, there is no phenomenon such as the increase in the on-resistance per unit area, which is remarkable when the cell density is increased as in the above-mentioned conventional technique. Further, since the trench is used for element isolation, the ratio occupied by the isolation region can be greatly reduced. Further, the region where the power semiconductor element is formed and the region where the control circuit element is formed can be formed in the same step.
【0010】[0010]
【実施例】以下、図面を参照を参照して本発明の実施例
を説明する。まず、図1乃至図6を用いて第1の実施例
を説明する。図1はパワーICの断面図、図2乃至図5
はその製造工程断面図及び図6はその動作説明図であ
る。図においてパワーICは、電力用MOSFETとこ
れを制御する制御回路を備えており、その制御回路部に
は構成要素例としてバイポーラトランジスタを示す。こ
のMOSFETと制御回路は、約200μm厚のシリコ
ンN+半導体基板1の上に形成された約10μm厚程度
のN型半導体層2に形成されている。N型半導体基板1
とN型半導体層2との間の所定の領域にはP型埋込み分
離層3が形成されている。N型半導体層2の表面からP
型埋込み分離層3に達するようにトレンチ構造の素子分
離領域17が形成されている。この素子分離領域17は
P型埋込み分離層3とともにN型半導体層2に他と独立
したN型半導体領域21を形成し、ここに前記従来例と
同様に制御回路を形成する。この半導体領域21には、
P型ベース領域11、高不純物濃度N+コレクタ領域1
2及びN+エミッタ領域121を備えたバイポーラトラ
ンジスタが形成されている。Embodiments of the present invention will be described below with reference to the drawings. First, a first embodiment will be described with reference to FIGS. FIG. 1 is a cross-sectional view of a power IC, FIGS.
Is a cross-sectional view of the manufacturing process thereof, and FIG. 6 is an operation explanatory view thereof. In the figure, the power IC includes a power MOSFET and a control circuit for controlling the power MOSFET, and a bipolar transistor is shown in the control circuit section as an example of a component. The MOSFET and the control circuit are formed on an N-type semiconductor layer 2 having a thickness of about 10 μm formed on a silicon N + semiconductor substrate 1 having a thickness of about 200 μm. N-type semiconductor substrate 1
A P-type buried isolation layer 3 is formed in a predetermined region between and the N-type semiconductor layer 2. From the surface of the N-type semiconductor layer 2 to P
An element isolation region 17 having a trench structure is formed so as to reach the mold buried isolation layer 3. In the element isolation region 17, the N-type semiconductor region 21 independent of the others is formed in the N-type semiconductor layer 2 together with the P-type buried isolation layer 3, and a control circuit is formed therein similarly to the conventional example. In this semiconductor region 21,
P-type base region 11, high impurity concentration N + collector region 1
A bipolar transistor with 2 and N + emitter regions 121 is formed.
【0011】素子分離領域17を構成するトレンチ16
の先端はP型埋込み分離層3の内部に達しており、約1
0μmの深さがある。そして、内部側壁の表面にはシリ
コン酸化膜14が形成されている。トレンチ16内部も
含めてN型半導体層2表面はこの酸化膜15で被覆され
ており、その上にシリコン酸化膜などの絶縁膜9が形成
されている。前記バイポーラトランジスタの各領域の電
極は、これらの絶縁膜9や酸化膜15に形成したコンタ
クト孔を通して外に露出している。即ち、P型ベース領
域11に接続するベース電極B、N+コレクタ領域12
に接続するコレクタ電極C及びN+エミッタ領域121
に接続するエミッタ電極Eがコンタクト孔を介して絶縁
膜9の上に露出している。電力用MOSFETは、N型
半導体層2のN型半導体領域21外の領域に形成され
る。そのP型ベース領域5がN型半導体層2の表面領域
に形成され、その領域内にN+ソース領域6が形成され
ている。このP型ベース領域5及びN+ソース領域6に
はこれらを貫通するトレンチ13が形成されており、そ
の側面の表面にはゲート酸化膜7となるシリコン酸化膜
が形成されている。そして、そのトレンチ13内部には
ゲート電極8となるポリシリコンが形成されている。シ
リコン酸化膜7及び絶縁膜9のコンタクト孔を介してP
型ベース領域5及びN+ソース領域6の一部が露出して
おり、この露出部分と電気的に接続するソース電極10
が絶縁膜9の上に形成されている。Trench 16 constituting the element isolation region 17
Has reached the inside of the P-type buried separation layer 3 and has about 1
There is a depth of 0 μm. Then, a silicon oxide film 14 is formed on the surface of the inner side wall. The surface of the N-type semiconductor layer 2 including the inside of the trench 16 is covered with this oxide film 15, and an insulating film 9 such as a silicon oxide film is formed thereon. The electrodes in each region of the bipolar transistor are exposed to the outside through the contact holes formed in the insulating film 9 and the oxide film 15. That is, the base electrode B connected to the P-type base region 11 and the N + collector region 12
Collector electrode C and N + emitter region 121 connected to
The emitter electrode E connected to is exposed on the insulating film 9 through the contact hole. The power MOSFET is formed in a region of the N-type semiconductor layer 2 outside the N-type semiconductor region 21. The P-type base region 5 is formed in the surface region of the N-type semiconductor layer 2, and the N + source region 6 is formed in the region. A trench 13 is formed through the P-type base region 5 and the N + source region 6, and a silicon oxide film serving as a gate oxide film 7 is formed on the side surface of the trench 13. Then, inside the trench 13, polysilicon to be the gate electrode 8 is formed. P through the contact holes of the silicon oxide film 7 and the insulating film 9
A part of the mold base region 5 and the N + source region 6 is exposed, and the source electrode 10 is electrically connected to the exposed part.
Are formed on the insulating film 9.
【0012】半導体基板1のN型半導体層3が形成され
ている表面とは反対の面にドレイン電極18が形成され
ている。図6は、この半導体基板に形成されたパワーI
Cの動作を説明する半導体基板の断面図である。図のM
OSFETセルがオンされると、電流Iは図の矢印に示
す様にドレイン電極18からチャネルを通ってソース電
極10へ流れるが、チャネル領域は、ドレイン側壁近傍
のゲート酸化膜7の下に形成される。従って、従来のよ
うなJFET部分は存在せず、セルの配列ピッチを小さ
くしてもオン抵抗は影響を受けないので半導体装置の高
密度化を図ることができる。A drain electrode 18 is formed on the surface of the semiconductor substrate 1 opposite to the surface on which the N-type semiconductor layer 3 is formed. FIG. 6 shows the power I formed on this semiconductor substrate.
FIG. 11 is a cross-sectional view of a semiconductor substrate illustrating the operation of C. M in the figure
When the OSFET cell is turned on, the current I flows from the drain electrode 18 through the channel to the source electrode 10 as shown by the arrow in the figure, but the channel region is formed under the gate oxide film 7 near the drain sidewall. It Therefore, the conventional JFET portion does not exist, and even if the cell arrangement pitch is reduced, the on-resistance is not affected, so that the density of the semiconductor device can be increased.
【0013】次に、図2乃至図5を参照してこの実施例
のパワーICの製造方法について説明する。まず、ひ素
(As)などのN型不純物を高濃度にドープした厚さ約
200μmのシリコンN+半導体基板1の表面を高温の
酸化雰囲気中にさらしてシリコン酸化膜を形成する。フ
ォトレジストを用いてこの酸化膜を選択的にエッチング
してP型埋込み分離層を形成するためのパターンを形成
する。フォトレジストを取除いてから酸化膜のパターニ
ングされた部分に硼素(B)などのP型不純物を、例え
ば、約1200〜1300℃で熱拡散させてP型埋込み
分離層3を形成する。半導体基板1表面の酸化膜を除去
し、例えば、シラン化合物とリン化合物を高温で分解反
応させて半導体基板1の上に約10μm厚のN型半導体
層2を成長させる(図2(a))。次に、N型半導体層
2表面から、例えば、Bをイオン注入してN型半導体層
2のP型埋込み分離層3が形成されていない領域の表面
領域にPウエルを形成しこれをP型ベース領域5とする
(図2(b))。次に、P型ベース領域5表面からAs
などのN型不純物をイオン注入などにより高濃度にドー
プしてP型ベース領域5内にN+ソース領域6を形成す
る(図3(a))。このP型ベース領域5及びN+ソー
ス領域6を貫通するようにN型半導体層2の表面からト
レンチ13を形成する。このトレンチ13の表面からの
深さは、P型ベース領域5の深さより数μmは大きくな
っている。Next, a method of manufacturing the power IC of this embodiment will be described with reference to FIGS. First, the surface of a silicon N + semiconductor substrate 1 having a thickness of about 200 μm that is heavily doped with an N-type impurity such as arsenic (As) is exposed to a high-temperature oxidizing atmosphere to form a silicon oxide film. This oxide film is selectively etched using a photoresist to form a pattern for forming a P-type buried isolation layer. After removing the photoresist, a P-type impurity such as boron (B) is thermally diffused in the patterned portion of the oxide film at, for example, about 1200 to 1300 ° C. to form the P-type buried separation layer 3. The oxide film on the surface of the semiconductor substrate 1 is removed, and, for example, a silane compound and a phosphorus compound are decomposed at a high temperature to grow an N-type semiconductor layer 2 having a thickness of about 10 μm on the semiconductor substrate 1 (FIG. 2A). . Next, for example, B is ion-implanted from the surface of the N-type semiconductor layer 2 to form a P-well in the surface region of the N-type semiconductor layer 2 where the P-type buried separation layer 3 is not formed, and the P-type well is formed. The base region 5 is used (FIG. 2B). Next, from the surface of the P-type base region 5, As
N type impurities such as are doped at a high concentration by ion implantation or the like to form N + source regions 6 in the P type base region 5 (FIG. 3A). A trench 13 is formed from the surface of the N-type semiconductor layer 2 so as to penetrate the P-type base region 5 and the N + source region 6. The depth from the surface of the trench 13 is several μm larger than the depth of the P-type base region 5.
【0014】ついで、トレンチ13内部を含むN型半導
体層2の表面を高温で加熱し表面にシリコン熱酸化膜1
5を形成する。この熱酸化膜はトレンチ内部ではゲート
酸化膜7として用いられる。トレンチ13内を含めてこ
のN型半導体層2の表面にポリシリコン膜を堆積し、こ
れをフォトレジストなどを用いてパターニングしてトレ
ンチ13内にポリシリコン電極8を埋設する(図4
(a))。つぎに、N型半導体層2の素子分離領域にそ
の表面からP型埋込み分離層3の中に達するトレンチ1
6を形成し、このトレンチ16内部にも熱酸化などによ
りシリコン酸化膜14を形成する(図4(b))。トレ
ンチ16とP型埋込み分離層3とで囲まれたN型素子領
域21には、MOSFETの制御回路のバイポーラトラ
ンジスタが形成される。まず、BなどのP型不純物をイ
オン注入などによりドープしてP型ベース領域11とな
るPウエルを形成し、ついで、AsなどのN型不純物を
イオン注入などによりPウエルとN型素子領域21に高
濃度にドープし、Pウエル11内にはN+エミッタ領域
121、N+コレクタ領域12を形成する。制御回路を
形成してからN型半導体層2表面に、例えば、SiO2
膜などの絶縁膜9をCVD法などにより形成する。Si
O2 膜は、当然トレンチ16内にも形成されており、そ
して、側壁が酸化膜14で被覆され、SiO2 膜が充填
されているトレンチ16は、素子分離領域17として用
いられる(図5(a))。Then, the surface of the N-type semiconductor layer 2 including the inside of the trench 13 is heated at a high temperature to form a silicon thermal oxide film 1 on the surface.
5 is formed. This thermal oxide film is used as the gate oxide film 7 inside the trench. A polysilicon film is deposited on the surface of the N-type semiconductor layer 2 including the inside of the trench 13, and the polysilicon film is patterned by using a photoresist or the like to embed the polysilicon electrode 8 in the trench 13 (FIG. 4).
(A)). Next, the trench 1 reaching the element isolation region of the N-type semiconductor layer 2 from its surface into the P-type buried isolation layer 3 is formed.
6 is formed, and the silicon oxide film 14 is also formed inside the trench 16 by thermal oxidation or the like (FIG. 4B). A bipolar transistor of a MOSFET control circuit is formed in the N-type element region 21 surrounded by the trench 16 and the P-type buried isolation layer 3. First, a P-type impurity such as B is doped by ion implantation or the like to form a P-well that becomes the P-type base region 11, and then an N-type impurity such as As is ion-implanted or the like to form the P-well and the N-type element region 21. To a high concentration to form an N + emitter region 121 and an N + collector region 12 in the P well 11. After forming the control circuit, for example, SiO 2 is formed on the surface of the N-type semiconductor layer 2.
An insulating film 9 such as a film is formed by the CVD method or the like. Si
The O 2 film is naturally formed also in the trench 16, and the side wall is covered with the oxide film 14 and the trench 16 filled with the SiO 2 film is used as the element isolation region 17 (see FIG. a)).
【0015】次に、フォトレジストを用いて絶縁膜9の
コンタクトパターンを形成し、絶縁膜9とその下の酸化
膜15とを選択的にエッチングしてコンタクト孔を形成
してP型ベース領域5、11、N+ソース領域6、N+
エミッタ領域121及びN+コレクタ領域12を部分的
に露出させる。この状態で真空中において、例えば、A
lを蒸発させてN型半導体層2の表面全面にAl膜を堆
積させる。このときAl膜は、各領域を露出させている
コンタクト孔内にも堆積されてこれら各領域と接続して
いる。この後フォトレジストを形成してこれをパターニ
ングし、パターニングしたフォトレジストをマスクにし
てAl膜の選択的エッチングを行って、各領域にそれぞ
れエミッタ電極、ベース電極、コレクタ電極及びソース
電極10を形成する(図5(b))。この後半導体基板
1の裏面に、例えば、Al膜などのドレイン電極18を
全面に被覆する。各電極表面は、保護絶縁膜などで保護
する(図示せず)。本発明は、以上の実施例の製造工程
のみ限定されるものではなく、例えば、分離用トレンチ
16とゲート用トレンチ13とを同じ工程で形成しても
良いし、分離用トレンチ16を先に形成する工程を実施
しても良い。Next, a contact pattern of the insulating film 9 is formed by using photoresist, and the insulating film 9 and the oxide film 15 thereunder are selectively etched to form contact holes to form the P-type base region 5. , 11, N + source region 6, N +
The emitter region 121 and the N + collector region 12 are partially exposed. In this state, in vacuum, for example, A
l is evaporated to deposit an Al film on the entire surface of the N-type semiconductor layer 2. At this time, the Al film is also deposited in the contact hole exposing each region and connected to each region. Then, a photoresist is formed and patterned, and the Al film is selectively etched using the patterned photoresist as a mask to form an emitter electrode, a base electrode, a collector electrode and a source electrode 10 in each region. (FIG.5 (b)). After that, the entire surface of the back surface of the semiconductor substrate 1 is covered with a drain electrode 18 such as an Al film. The surface of each electrode is protected by a protective insulating film or the like (not shown). The present invention is not limited to the manufacturing process of the above embodiment, and for example, the isolation trench 16 and the gate trench 13 may be formed in the same process, or the isolation trench 16 may be formed first. You may implement the process to do.
【0016】次に、図7を参照して第2の実施例を説明
する。図7は、パワーICの断面図である。図において
パワーICは、電力用MOSFETとこれを制御する制
御回路を備えており、その制御回路部にはバイポーラト
ランジスタなどが形成されている。このMOSFETと
制御回路は、約200μm厚のシリコンN+半導体基板
1の上に形成された約10μm厚程度のN型半導体層2
に形成されている。N型半導体基板1とN型半導体層2
との間の所定の領域にはP型埋込み分離層3が形成され
ている。N型半導体層2の表面からP型埋込み分離層3
に達するようにトレンチ構造の素子分離領域17が形成
されている。この素子分離領域17はP型埋込み分離層
3とともにN型半導体層2に他と独立したN型半導体領
域21を形成し、ここに制御回路を形成する。そして、
N型半導体層2表面はこの酸化膜15で被覆されてお
り、その上にシリコン酸化膜などの絶縁膜9が形成され
ている。前記バイポーラトランジスタの各領域の電極
は、これらの絶縁膜9や酸化膜15に形成したコンタク
ト孔を通して外に露出している。電力用MOSFETは
N型半導体層2のN型半導体領域21外の領域に形成さ
れる。Next, a second embodiment will be described with reference to FIG. FIG. 7 is a sectional view of the power IC. In the figure, the power IC includes a power MOSFET and a control circuit for controlling the power MOSFET, and a bipolar transistor or the like is formed in the control circuit portion. The MOSFET and the control circuit are composed of an N-type semiconductor layer 2 having a thickness of about 10 μm formed on a silicon N + semiconductor substrate 1 having a thickness of about 200 μm.
Is formed in. N-type semiconductor substrate 1 and N-type semiconductor layer 2
A P-type buried separation layer 3 is formed in a predetermined region between and. From the surface of the N-type semiconductor layer 2 to the P-type buried separation layer 3
An element isolation region 17 having a trench structure is formed so as to reach the. This element isolation region 17 forms an N-type semiconductor region 21 independent of the others in the N-type semiconductor layer 2 together with the P-type buried isolation layer 3 and forms a control circuit therein. And
The surface of the N-type semiconductor layer 2 is covered with this oxide film 15, and an insulating film 9 such as a silicon oxide film is formed thereon. The electrodes in each region of the bipolar transistor are exposed to the outside through the contact holes formed in the insulating film 9 and the oxide film 15. The power MOSFET is formed in a region of the N-type semiconductor layer 2 outside the N-type semiconductor region 21.
【0017】そのP型ベース領域5がN型半導体層2の
表面領域に形成されその領域内にN+ソース領域6が形
成されている。このP型ベース領域5及びN+ソース領
域6にはこれらを貫通するトレンチが形成されており、
その側面の表面にはゲート酸化膜7となるシリコン酸化
膜が形成されている。そして、そのトレンチ内部にはゲ
ート電極8となるポリシリコンが形成されている。シリ
コン酸化膜7及び絶縁膜9のコンタクト孔を介してP型
ベース領域5及びN+ソース領域6の一部が露出してお
り、この露出部分と電気的に接続するソース電極10が
絶縁膜9の上に形成されている。さらに半導体基板1の
N型半導体層3が形成されている表面とは反対の面にド
レイン電極18が形成されている。各電極表面は保護絶
縁膜により保護されている。 この実施例は、素子分離
領域17の構造に特徴がある。この素子分離領域17
は、N型半導体層2に形成したトレンチ16の内壁に形
成された酸化膜14とトレンチ16内部に埋設したポリ
シリコン19から構成されている。図ではポリシリコン
19をN型半導体層2の表面、即ち、トレンチの外に露
出させているが、表面を熱酸化してポリシリコンをトレ
ンチ内に閉じ込めることもできる。この実施例では寄生
容量を小さくすることができる。トレンチ16の先端は
P型埋込み分離層3の内部に達しており、約10μmの
深さがある。The P type base region 5 is formed in the surface region of the N type semiconductor layer 2, and the N + source region 6 is formed in the region. The P-type base region 5 and the N + source region 6 have trenches formed therethrough,
A silicon oxide film to be the gate oxide film 7 is formed on the side surface. Then, polysilicon to be the gate electrode 8 is formed inside the trench. Part of the P-type base region 5 and the N + source region 6 is exposed through the contact holes of the silicon oxide film 7 and the insulating film 9, and the source electrode 10 electrically connected to this exposed portion is the insulating film 9 Is formed on. Further, a drain electrode 18 is formed on the surface of the semiconductor substrate 1 opposite to the surface on which the N-type semiconductor layer 3 is formed. The surface of each electrode is protected by a protective insulating film. This embodiment is characterized by the structure of the element isolation region 17. This element isolation region 17
Is composed of the oxide film 14 formed on the inner wall of the trench 16 formed in the N-type semiconductor layer 2 and the polysilicon 19 embedded in the trench 16. In the figure, the polysilicon 19 is exposed on the surface of the N-type semiconductor layer 2, that is, outside the trench, but the surface can be thermally oxidized to confine the polysilicon in the trench. In this embodiment, the parasitic capacitance can be reduced. The tip of the trench 16 reaches the inside of the P-type buried isolation layer 3 and has a depth of about 10 μm.
【0018】次に、図8を参照して第3の実施例を説明
する。図は、パワーICの断面図である。図においてパ
ワーICは、電力用MOSFETとこれを制御する制御
回路を備えており、その制御回路部にはバイポーラトラ
ンジスタなどが形成されている。このMOSFETと制
御回路は、約200μm厚のシリコンN+半導体基板1
の上に形成された約20μm厚程度のN型半導体層2に
形成されている。第1及び第2の実施例においては、N
型半導体基板1とN型半導体層2との間の所定の領域に
P型埋込み分離層3が形成されていた。この実施例では
N型半導体層2の中程にその表面から約10μmの深さ
にP型埋込み分離層3の表面が配置されるように形成さ
れる。そして、N型半導体層2表面からP型埋込み分離
層3に達するようにトレンチ構造の素子分離領域17が
形成されている。この素子分離領域17はP型埋込み分
離層3とともにN型半導体層2に他と独立したN型半導
体領域21を形成し、ここに制御回路を形成する。N型
半導体層2表面は、酸化膜15で被覆されており、その
上にシリコン酸化膜などの絶縁膜9が形成されている。
前記バイポーラトランジスタの各領域の電極は、これら
の絶縁膜9や酸化膜15に形成したコンタクト孔を通し
て外に露出している。電力用MOSFETはN型半導体
層2のN型半導体領域21外の領域に形成される。Next, a third embodiment will be described with reference to FIG. The figure is a cross-sectional view of the power IC. In the figure, the power IC includes a power MOSFET and a control circuit for controlling the power MOSFET, and a bipolar transistor or the like is formed in the control circuit portion. This MOSFET and the control circuit consist of a silicon N + semiconductor substrate 1 with a thickness of about 200 μm.
Is formed on the N-type semiconductor layer 2 having a thickness of about 20 μm. In the first and second embodiments, N
The P type buried separation layer 3 was formed in a predetermined region between the type semiconductor substrate 1 and the N type semiconductor layer 2. In this embodiment, the surface of the P-type buried separation layer 3 is formed in the middle of the N-type semiconductor layer 2 at a depth of about 10 μm from the surface thereof. Then, an element isolation region 17 having a trench structure is formed so as to reach the P-type buried isolation layer 3 from the surface of the N-type semiconductor layer 2. This element isolation region 17 forms an N-type semiconductor region 21 independent of the others in the N-type semiconductor layer 2 together with the P-type buried isolation layer 3 and forms a control circuit therein. The surface of the N-type semiconductor layer 2 is covered with an oxide film 15, and an insulating film 9 such as a silicon oxide film is formed thereon.
The electrodes in each region of the bipolar transistor are exposed to the outside through the contact holes formed in the insulating film 9 and the oxide film 15. The power MOSFET is formed in a region of the N-type semiconductor layer 2 outside the N-type semiconductor region 21.
【0019】そのP型ベース領域5がN型半導体層2の
表面領域に形成されその領域内にN+ソース領域6が形
成されている。このP型ベース領域5及びN+ソース領
域6にはこれらを貫通するトレンチが形成されており、
その側面の表面にはゲート酸化膜7となるシリコン酸化
膜が形成されている。そして、そのトレンチ内部にはゲ
ート電極8となるポリシリコンが埋設されている。シリ
コン酸化膜7及び絶縁膜9のコンタクト孔を介してP型
ベース領域5及びN+ソース領域6の一部が露出してお
り、この露出部分と電気的に接続するソース電極10が
絶縁膜9の上に形成されている。さらに半導体基板1の
N型半導体層3が形成されている表面とは反対の裏面に
ドレイン電極18が形成されている。各電極表面は保護
絶縁膜により保護されている。この実施例は、素子分離
領域17用トレンチのN型半導体層2表面からの深さが
ゲート用トレンチの前記深さより浅いことに特徴があ
る。今までの実施例ではN型半導体層2の厚さは10μ
m程度であり、そこに形成される電力用MOSFETの
耐圧が60V程度であるので、耐圧を一層高くするため
にさらにN型半導体層2を厚くし、例えば、20μm程
度にエピタキシャル成長させる。そして、ゲート電極8
の埋設されているトレンチ13のN型半導体層2表面か
らの深さを大きくする。The P type base region 5 is formed in the surface region of the N type semiconductor layer 2, and the N + source region 6 is formed in the region. The P-type base region 5 and the N + source region 6 have trenches formed therethrough,
A silicon oxide film to be the gate oxide film 7 is formed on the side surface. Then, polysilicon to be the gate electrode 8 is buried inside the trench. Part of the P-type base region 5 and the N + source region 6 is exposed through the contact holes of the silicon oxide film 7 and the insulating film 9, and the source electrode 10 electrically connected to this exposed portion is the insulating film 9 Is formed on. Further, the drain electrode 18 is formed on the back surface of the semiconductor substrate 1 opposite to the surface on which the N-type semiconductor layer 3 is formed. The surface of each electrode is protected by a protective insulating film. This embodiment is characterized in that the depth of the element isolation region 17 trench from the surface of the N-type semiconductor layer 2 is shallower than the depth of the gate trench. In the above embodiments, the thickness of the N-type semiconductor layer 2 is 10 μm.
Since the power MOSFET formed therein has a withstand voltage of about 60 V, the N-type semiconductor layer 2 is further thickened to further increase the withstand voltage, and the epitaxial growth is performed to, for example, about 20 μm. And the gate electrode 8
The depth of the buried trench 13 from the surface of the N-type semiconductor layer 2 is increased.
【0020】この実施例では、P型埋込み分離層3は、
半導体基板1とN型半導体層2との境界に形成するので
はなく、N型半導体層2の中に形成される。したがっ
て、P型埋込み分離層3は、半導体基板1上にN型半導
体層2をエピタキシャル成長させてからイオン注入によ
りN型半導体層2中に形成する。この素子分離領域17
は、N型半導体層2に形成したトレンチ16の内壁に形
成された酸化膜14とトレンチ16内部に形成した絶縁
膜から構成されている。次に、図9を参照して第4の実
施例を説明する。図は、パワーICの断面図である。図
においてパワーICは、電力用MOSFETとこれを制
御する制御回路を備えており、その制御回路部にはバイ
ポーラトランジスタなどが形成されている。この実施例
の半導体装置は、図7に示す半導体装置とは、素子分離
用及びゲート用トレンチの深さ以外は構造的に同じであ
る。この実施例においても素子分離領域17のトレンチ
には、酸化膜14上に図7と同様に電気的に他と独立し
ているポリシリコン19が埋設されているが、素子分離
領域17のトレンチのN型半導体層2表面からその底部
までの深さがゲート電極用のトレンチの前記深さと等し
いことに特徴がある。この様に、どのトレンチも深さを
等しくすることにより、トレンチ形成工程を共通化する
ことができる。従って、例えば、図3(b)に示すゲー
トトレンチ形成工程のときに素子分離トレンチ16を形
成することができるので工程が簡略化することができ
る。In this embodiment, the P-type buried separating layer 3 is
Instead of being formed at the boundary between the semiconductor substrate 1 and the N-type semiconductor layer 2, it is formed in the N-type semiconductor layer 2. Therefore, the P-type buried separation layer 3 is formed in the N-type semiconductor layer 2 by ion implantation after the N-type semiconductor layer 2 is epitaxially grown on the semiconductor substrate 1. This element isolation region 17
Is composed of an oxide film 14 formed on the inner wall of the trench 16 formed in the N-type semiconductor layer 2 and an insulating film formed inside the trench 16. Next, a fourth embodiment will be described with reference to FIG. The figure is a cross-sectional view of the power IC. In the figure, the power IC includes a power MOSFET and a control circuit for controlling the power MOSFET, and a bipolar transistor or the like is formed in the control circuit portion. The semiconductor device of this embodiment is structurally the same as the semiconductor device shown in FIG. 7 except for the depths of the element isolation and gate trenches. Also in this embodiment, in the trench of the element isolation region 17, the polysilicon 19 which is electrically independent from the others is buried on the oxide film 14 as in FIG. It is characterized in that the depth from the surface of the N-type semiconductor layer 2 to its bottom is equal to the depth of the trench for the gate electrode. In this way, by making all the trenches have the same depth, the trench forming process can be made common. Therefore, for example, the element isolation trench 16 can be formed in the gate trench forming step shown in FIG. 3B, so that the step can be simplified.
【0021】次に、図10を参照して第5の実施例を説
明する。図は、パワーICの断面図である。図において
パワーICは、電力用MOSFETとこれを制御する制
御回路を備えており、その制御回路部にはバイポーラト
ランジスタなどが形成されている。この実施例の半導体
装置は、図9に示す半導体装置とは、素子分離用トレン
チの構造が相違している点で相違しておりその他には格
別の構造上の違いはない。この素子分離領域17のトレ
ンチ内には、酸化膜14上にN型半導体層2を被覆する
CVDSiO2 のような絶縁膜9が形成されている。こ
の素子分離用トレンチは、開口部を含む上部が径大部で
あり、P型埋込み分離層3に埋設される底部を含む下部
が径小部になっている。上部の径大部はそのN型半導体
層2表面からの深さが、ゲート用トレンチ13の前記深
さと等しくなっている。したがって、径大部を形成する
までは、前実施例と同じく、ゲート用トレンチ形成工程
において形成し、さらに、P型埋込み分離層3に達する
まで少しトレンチを追加するだけで径大部と径小部を有
する深い素子分離用トレンチを形成することができる。
N型半導体層の厚い高耐圧半導体装置を少ない工程数で
提供することができる。この素子分離用トレンチにポリ
シリコンを充填することも可能である。Next, a fifth embodiment will be described with reference to FIG. The figure is a cross-sectional view of the power IC. In the figure, the power IC includes a power MOSFET and a control circuit for controlling the power MOSFET, and a bipolar transistor or the like is formed in the control circuit portion. The semiconductor device of this embodiment is different from the semiconductor device shown in FIG. 9 in that the structure of the element isolation trench is different, and there is no other particular structural difference. In the trench of the element isolation region 17, an insulating film 9 such as CVD SiO 2 that covers the N-type semiconductor layer 2 is formed on the oxide film 14. The upper part of the element isolation trench including the opening has a large diameter part, and the lower part including the bottom part embedded in the P-type buried isolation layer 3 has a small diameter part. The depth of the upper large diameter portion from the surface of the N-type semiconductor layer 2 is equal to the depth of the gate trench 13. Therefore, until the large-diameter portion is formed, it is formed in the gate trench forming step as in the previous embodiment, and the large-diameter portion and the small-diameter portion are formed by adding a few trenches until the P-type buried isolation layer 3 is reached. A deep element isolation trench having a portion can be formed.
A high breakdown voltage semiconductor device having a thick N-type semiconductor layer can be provided in a small number of steps. It is also possible to fill this element isolation trench with polysilicon.
【0022】次に、図11を参照して第6の実施例を説
明する。図は、パワーICの断面図である。図において
パワーICは、電力用MOSFETとこれを制御する制
御回路を備えており、その制御回路部にはバイポーラト
ランジスタなどが形成されている。この実施例の半導体
装置は、図7に示す半導体装置とは、素子分離用トレン
チの構造が相違している以外は構造的に同じである。こ
の実施例においても素子分離領域17のトレンチには、
酸化膜14上に図7と同様に電気的に他と独立している
ポリシリコン19が埋設されているが、図7では、素子
分離用トレンチの底部がP型埋込み分離層3に達してお
らず、P型不純物拡散領域20がこのトレンチ底部とP
型埋込み分離層3とを接続している。つまり、素子分離
領域17は、このトレンチとP型不純物拡散領域20か
ら構成されている。このP型不純物拡散領域20を形成
するには、例えば、次のような手順で行われる。図4に
示すような素子分離領域17のトレンチ16の形成工程
において、その底部がP型埋込み分離層3まで達しない
うちにトレンチ形成を止め、その後は、トレンチ底部か
らイオン注入法や固相拡散により不純物を拡散してP型
埋込み分離層3と接続するP型不順物拡散領域20を形
成する。トレンチをある深さまで形成しておき、P型埋
込み分離層3に達するまで少しの拡散領域を形成するだ
けで深い素子分離領域17を形成することができる。N
型半導体層の厚い高耐圧半導体装置を少ない工程数で提
供することができる。この素子分離用トレンチにポリシ
リコンに変えて絶縁物を充填することも可能である。Next, a sixth embodiment will be described with reference to FIG. The figure is a cross-sectional view of the power IC. In the figure, the power IC includes a power MOSFET and a control circuit for controlling the power MOSFET, and a bipolar transistor or the like is formed in the control circuit portion. The semiconductor device of this embodiment is structurally the same as the semiconductor device shown in FIG. 7 except that the structure of the element isolation trench is different. Also in this embodiment, in the trench of the element isolation region 17,
Similar to FIG. 7, polysilicon 19 electrically isolated from the others is buried on the oxide film 14, but in FIG. 7, the bottom of the element isolation trench reaches the P-type buried isolation layer 3. First, the P-type impurity diffusion region 20 is formed on the trench bottom and P
It is connected to the mold embedding separation layer 3. That is, the element isolation region 17 is composed of this trench and the P-type impurity diffusion region 20. The P-type impurity diffusion region 20 is formed by the following procedure, for example. In the step of forming the trench 16 in the element isolation region 17 as shown in FIG. 4, the trench formation is stopped before the bottom reaches the P-type buried isolation layer 3, and thereafter, ion implantation or solid phase diffusion is performed from the bottom of the trench. Thus, the impurities are diffused to form the P-type disordered substance diffusion region 20 connected to the P-type buried isolation layer 3. A deep element isolation region 17 can be formed by forming a trench to a certain depth and forming a small amount of diffusion region until reaching the P-type buried isolation layer 3. N
A high breakdown voltage semiconductor device having a thick type semiconductor layer can be provided in a small number of steps. It is also possible to fill the trench for element isolation with polysilicon instead of polysilicon.
【0023】次に、図12を参照して第7の実施例を説
明する。図は、パワーICの断面図である。図において
パワーICは、電力用MOSFETとこれを制御する制
御回路を備えており、その制御回路部にはバイポーラト
ランジスタなどが形成されている。この実施例の半導体
装置は、図11に示す半導体装置とは、素子分離用トレ
ンチの構造が相違している以外は構造的に同じである。
この実施例においても素子分離領域17のトレンチに
は、酸化膜14上に図11と同様に電気的に他と独立し
ているポリシリコン19が埋設されており、素子分離用
トレンチの底部がP型埋込み分離層3に達しておらず、
P型不純物拡散領域20がこのトレンチ底部とP型埋込
み分離層3とを接続している。つまり、素子分離領域1
7は、このトレンチとP型不純物拡散領域20から構成
されている。しかし、この実施例では、素子分離用トレ
ンチの深さがゲート用トレンチの深さとほぼ等しいこと
に特徴がある。この様にどのトレンチも深さを等しくす
ることによりトレンチ形成工程を共通化することができ
る。したがって、例えば、図3(b)に示すゲートトレ
ンチ形成工程のときに素子分離トレンチ16を形成する
ことができるので、工程が簡略化することができる。Next, a seventh embodiment will be described with reference to FIG. The figure is a cross-sectional view of the power IC. In the figure, the power IC includes a power MOSFET and a control circuit for controlling the power MOSFET, and a bipolar transistor or the like is formed in the control circuit portion. The semiconductor device of this embodiment is structurally the same as the semiconductor device shown in FIG. 11 except that the structure of the element isolation trench is different.
Also in this embodiment, in the trench of the element isolation region 17, polysilicon 19 which is electrically independent from the others is buried on the oxide film 14 similarly to FIG. 11, and the bottom of the element isolation trench is P. The mold embedded separation layer 3 has not been reached,
A P-type impurity diffusion region 20 connects the bottom of the trench and the P-type buried isolation layer 3. That is, the element isolation region 1
Reference numeral 7 is composed of this trench and a P-type impurity diffusion region 20. However, this embodiment is characterized in that the depth of the element isolation trench is substantially equal to the depth of the gate trench. By making the depths of all the trenches equal, the trench forming process can be made common. Therefore, for example, the element isolation trenches 16 can be formed during the gate trench formation step shown in FIG. 3B, so that the step can be simplified.
【0024】P型不純物拡散領域20を形成するために
は、例えば、次のような手順で行われる。図4に示すよ
うな素子分離領域17のトレンチ16の形成工程におい
て、その底部がP型埋込み分離層3まで達しないうちに
トレンチ形成を止め、その後は、トレンチ底部からイオ
ン注入法や固相拡散により不純物を拡散してP型埋込み
分離層3と接続するP型不順物拡散領域20を形成す
る。トレンチをある深さまで形成しておき、P型埋込み
分離層3に達するまで少しの拡散領域を形成するだけで
深い素子分離領域17を形成することができる。また、
N型半導体層の厚い高耐圧半導体装置を少ない工程数で
提供することができる。この素子分離用トレンチにポリ
シリコンに変えて絶縁物を充填することも可能である。In order to form the P-type impurity diffusion region 20, for example, the following procedure is performed. In the step of forming the trench 16 in the element isolation region 17 as shown in FIG. 4, the trench formation is stopped before the bottom reaches the P-type buried isolation layer 3, and thereafter, ion implantation or solid phase diffusion is performed from the bottom of the trench. Thus, the impurities are diffused to form the P-type disordered substance diffusion region 20 connected to the P-type buried isolation layer 3. A deep element isolation region 17 can be formed by forming a trench to a certain depth and forming a small amount of diffusion region until reaching the P-type buried isolation layer 3. Also,
A high breakdown voltage semiconductor device having a thick N-type semiconductor layer can be provided in a small number of steps. It is also possible to fill the trench for element isolation with polysilicon instead of polysilicon.
【0025】[0025]
【発明の効果】本発明は、以上のような構成により、セ
ル密度を高めても単位面積当りのオン抵抗増大現象が少
なく容易にセルの高密度化を図ることができ、また、素
子分離領域も大幅に削減することができるので集積度の
高い半導体装置を提供することができる。さらに、電力
用半導体素子を有する領域及び制御回路素子を有する領
域とが同一の工程で形成することができるので、その製
造が容易になる。According to the present invention, with the above-mentioned structure, even if the cell density is increased, the phenomenon of increasing the on-resistance per unit area is small and the density of the cells can be easily increased. Can be significantly reduced, so that a semiconductor device with a high degree of integration can be provided. Further, the region having the power semiconductor element and the region having the control circuit element can be formed in the same step, which facilitates the manufacturing thereof.
【図1】本発明の第1の実施例の半導体装置の断面図。FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
【図2】第1の実施例の半導体装置の製造工程断面図。FIG. 2 is a cross-sectional view of the manufacturing process of the semiconductor device of the first embodiment.
【図3】第1の実施例の半導体装置の製造工程断面図。FIG. 3 is a cross-sectional view of the manufacturing process of the semiconductor device of the first embodiment.
【図4】第1の実施例の半導体装置の製造工程断面図。FIG. 4 is a cross-sectional view of the manufacturing process of the semiconductor device of the first embodiment.
【図5】第1の実施例の半導体装置の製造工程断面図。FIG. 5 is a cross-sectional view of the manufacturing process of the semiconductor device of the first embodiment.
【図6】第1の実施例の半導体装置の動作を説明する断
面図。FIG. 6 is a cross-sectional view illustrating the operation of the semiconductor device according to the first embodiment.
【図7】第2の実施例の半導体装置の断面図。FIG. 7 is a sectional view of a semiconductor device according to a second embodiment.
【図8】第3の実施例の半導体装置の断面図。FIG. 8 is a sectional view of a semiconductor device according to a third embodiment.
【図9】第4の実施例の半導体装置の断面図。FIG. 9 is a sectional view of a semiconductor device according to a fourth embodiment.
【図10】第5の実施例の半導体装置の断面図。FIG. 10 is a sectional view of a semiconductor device according to a fifth embodiment.
【図11】第6の実施例の半導体装置の断面図。FIG. 11 is a sectional view of a semiconductor device according to a sixth embodiment.
【図12】第7の実施例の半導体装置の断面図。FIG. 12 is a sectional view of a semiconductor device according to a seventh embodiment.
【図13】従来の半導体装置の断面図。FIG. 13 is a sectional view of a conventional semiconductor device.
【図14】従来の半導体装置の動作を説明する断面図。FIG. 14 is a cross-sectional view illustrating the operation of a conventional semiconductor device.
1 半導体基板 2 N型半導体層 3 P型埋込み分離層 4、17 P型素子分離領域 5、11 P型ベース領域 6 N+ソース領域 7 ゲート酸化膜 8 ゲート電極 9 絶縁膜 10 ソース電極 12 N+コレクタ領域 13 ゲート用トレンチ 14、15 酸化膜 16 素子分離用トレンチ 18 ドレイン電極 19 ポリシリコン膜 20 P型不純物拡散領域 21 N型半導体領域 121 N+エミッタ領域1 semiconductor substrate 2 N-type semiconductor layer 3 P-type buried isolation layer 4, 17 P-type element isolation region 5, 11 P-type base region 6 N + source region 7 gate oxide film 8 gate electrode 9 insulating film 10 source electrode 12 N + Collector region 13 Gate trench 14, 15 Oxide film 16 Element isolation trench 18 Drain electrode 19 Polysilicon film 20 P-type impurity diffusion region 21 N-type semiconductor region 121 N + emitter region
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/331 29/73 H01L 29/72 9055−4M 29/78 321 C ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI Technical indication location H01L 21/331 29/73 H01L 29/72 9055-4M 29/78 321 C
Claims (6)
導体層と、 前記第1導電型半導体層に形成され、電力用半導体素子
を有する第1導電型の第1の領域と、 前記第1導電型半導体層に形成され、制御回路素子を有
する第1導電型の第2の領域と、 前記第1の領域の表面領域に形成された前記電力用半導
体素子の第2導電型ベース領域と、 前記第1の領域の表面領域に形成され、前記第2導電型
ベース領域に囲まれた前記電力用半導体素子の第1導電
型ソース領域と、 前記第1導電型ソース領域内に形成され、前記第1導電
型半導体層の主面からその内部において前記第2導電型
ベース領域を貫通するゲート用トレンチと、 前記ゲート用トレンチの側壁に形成された前記電力用半
導体素子のゲート酸化膜と、 前記ゲート用トレンチ内に形成され、前記ゲート酸化膜
上に配置された前記電力用半導体素子のゲート電極と、 前記第2の領域内又は前記第1導電型半導体基板と前記
第2の領域との間に形成された第2導電型埋込み分離層
と、 少なくとも前記第1の領域と前記第2の領域との間に形
成され、前記第1導電型半導体層の主面から前記第2導
電型埋込み分離層に達する素子分離用トレンチとを備
え、 前記第2導電型埋込み分離層と前記素子分離用トレンチ
とで前記第1導電型半導体層の前記第2の領域を前記第
1導電型半導体層の他の領域と分離することを特徴とす
る半導体装置。1. A first-conductivity-type semiconductor substrate, a first-conductivity-type semiconductor layer formed on the first-conductivity-type semiconductor substrate, and a power semiconductor element formed on the first-conductivity-type semiconductor layer. A first region of a first conductivity type, a second region of a first conductivity type formed in the first conductivity type semiconductor layer and having a control circuit element, and a surface region of the first region. A second conductivity type base region of the power semiconductor element; and a first conductivity type source region of the power semiconductor element formed in a surface region of the first region and surrounded by the second conductivity type base region. A gate trench formed in the first conductivity type source region and penetrating from the main surface of the first conductivity type semiconductor layer to the second conductivity type base region, and formed on a sidewall of the gate trench. Of the power semiconductor device Oxide film, a gate electrode of the power semiconductor element formed in the gate trench and disposed on the gate oxide film, in the second region or in the first conductivity type semiconductor substrate, and in the first conductive type semiconductor substrate. A second conductive type buried separation layer formed between the first conductive type semiconductor layer and the second conductive region, and a second conductive type buried separation layer formed between the first conductive type semiconductor layer and the first conductive type semiconductor layer; An element isolation trench reaching a second conductivity type buried isolation layer, the second conductivity type buried isolation layer and the element isolation trench forming the second region of the first conductivity type semiconductor layer with the first region; A semiconductor device characterized by being separated from other regions of a conductive type semiconductor layer.
導体層と、 前記第1導電型半導体層に形成され、電力用半導体素子
を有する第1導電型の第1の領域と、 前記第1導電型半導体層に形成され、制御回路素子を有
する第1導電型の第2の領域と、 前記の第1の領域の表面領域に形成された前記電力用半
導体素子の第2導電型ベース領域と、 前記第1導電型半導体層の第1の領域の表面領域に形成
され、前記第2導電型ベース領域に囲まれた前記電力用
半導体素子の第1導電型ソース領域と、 前記第1導電型ソース領域内に形成され、前記第1導電
型半導体層の主面からその内部において前記第2導電型
ベース領域を貫通するゲート用トレンチと、 前記ゲート用トレンチの側壁に形成された前記電力用半
導体素子のゲート酸化膜と、 前記ゲート用トレンチ内に形成され、前記ゲート酸化膜
上に配置された前記電力用半導体素子のゲート電極と、 前記第2の領域内又は前記第1導電型半導体基板と前記
第2の領域との間に形成された第2導電型埋込み分離層
と、 少なくとも前記第1の領域と前記第2の領域との間に形
成され、前記第1導電型半導体層の主面から内部へ形成
された素子分離用トレンチと、 前記素子分離用トレンチと前記第2導電型埋込み分離層
との間に形成され、この両者を接続する第2導電型不純
物拡散領域とを備え、 前記第2導電型埋込み分離層、前記素子分離用トレンチ
及び前記第2導電型不純物拡散領域とで前記第1導電型
半導体層の前記第2の領域を前記第1導電型半導体層の
他の領域と分離することを特徴とする半導体装置。2. A first conductivity type semiconductor substrate, a first conductivity type semiconductor layer formed on the first conductivity type semiconductor substrate, and a power semiconductor element formed on the first conductivity type semiconductor layer. A first region of a first conductivity type, a second region of a first conductivity type formed in the first conductivity type semiconductor layer and having a control circuit element, and a surface region of the first region. Further, the power semiconductor element is formed in the second conductivity type base region of the power semiconductor element and the surface region of the first region of the first conductivity type semiconductor layer, and is surrounded by the second conductivity type base region. A first-conductivity-type source region, and a gate trench formed in the first-conductivity-type source region and penetrating the second-conductivity-type base region from the main surface of the first-conductivity-type semiconductor layer therein. Before formed on the sidewall of the gate trench A gate oxide film of the power semiconductor element, a gate electrode of the power semiconductor element formed in the gate trench and disposed on the gate oxide film, in the second region or in the first conductivity type A second conductive type buried separation layer formed between a semiconductor substrate and the second region; and a first conductive type semiconductor layer formed at least between the first region and the second region. An element isolation trench formed inward from the main surface of the element, and a second conductivity type impurity diffusion region formed between the element isolation trench and the second conductivity type buried isolation layer and connecting the two. The second conductivity type buried isolation layer, the element isolation trench, and the second conductivity type impurity diffusion region, and the second region of the first conductivity type semiconductor layer is replaced with the other of the first conductivity type semiconductor layer. Specially separated from The semiconductor device according to.
型半導体層の主面からの深さは、前記ゲート用トレンチ
の深さと等しいことを特徴とする請求項1又は請求項2
に記載の半導体装置。3. The depth of the element isolation trench from the main surface of the first conductivity type semiconductor layer is equal to the depth of the gate trench.
The semiconductor device according to.
径大部を備え、底部を含む下部に径小部を備えているこ
とを特徴とする請求項1乃至請求項3のいずれかに記載
の半導体装置。4. The device isolation trench according to claim 1, wherein a large diameter portion is provided at an upper portion of the element isolation trench, and a small diameter portion is provided at a lower portion including a bottom portion. Semiconductor device.
主面からの深さは、前記ゲート用トレンチの前記深さと
等しいことを特徴とする請求項1乃至請求項4のいずれ
かに記載の半導体装置。5. The depth of the large-diameter portion from the main surface of the first conductivity type semiconductor layer is equal to the depth of the gate trench. The semiconductor device according to.
子が形成される第1導電型の第1の領域と制御回路素子
が形成される第1導電型の第2の領域とを有する第1導
電型半導体層を形成する工程と、 前記第1導電型半導体基板と前記第1導電型半導体層と
の間に第2導電型埋込み分離層を形成する工程と、 前記第1導電型半導体層の第1の領域の表面領域に前記
電力用半導体素子の第2導電型ベース領域を形成する工
程と、 前記第1導電型半導体層の第1の領域の表面領域に第2
導電型ベース領域に囲まれた前記電力用半導体素子の第
1導電型ソース領域を形成する工程と、 前記第1導電型ソース領域内に形成され、前記第1導電
型半導体層の主面からその内部において前記第2導電型
ベース領域を貫通するゲート用トレンチと前記第1導電
型半導体層の主面から前記第2導電型埋込み分離層に達
し、N型半導体層主面からの深さが前記ゲート用トレン
チと同じである素子分離用トレンチとを形成する工程
と、 前記ゲート用及び素子分離用トレンチの側壁に酸化膜を
形成する工程と、 前記ゲート用及び素子分離用トレンチ内に前記酸化膜を
介してポリシリコンを埋設させる工程とを備えているこ
とを特徴とする半導体装置の製造方法。6. A first-conductivity-type first region in which a power semiconductor element is formed and a first-conductivity-type second region in which a control circuit element is formed on a first-conductivity-type semiconductor substrate. Forming a first conductive type semiconductor layer, forming a second conductive type buried separation layer between the first conductive type semiconductor substrate and the first conductive type semiconductor layer, and the first conductive type semiconductor Forming a second conductivity type base region of the power semiconductor element on a surface region of the first region of the layer; and forming a second conductivity type base region of the first conductivity type semiconductor layer on the surface region of the first region.
Forming a first conductivity type source region of the power semiconductor element surrounded by a conductivity type base region; and forming a first conductivity type source region in the first conductivity type source region from a main surface of the first conductivity type semiconductor layer. Inside the gate trench that penetrates the second conductivity type base region and the main surface of the first conductivity type semiconductor layer to the second conductivity type buried separation layer, the depth from the main surface of the N type semiconductor layer is the above. Forming a device isolation trench that is the same as the gate trench, forming an oxide film on the sidewalls of the gate and device isolation trenches, and forming the oxide film in the gate and device isolation trenches And a step of burying polysilicon through the via.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13686693A JPH06326320A (en) | 1993-05-15 | 1993-05-15 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13686693A JPH06326320A (en) | 1993-05-15 | 1993-05-15 | Semiconductor device and its manufacture |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06326320A true JPH06326320A (en) | 1994-11-25 |
Family
ID=15185360
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13686693A Pending JPH06326320A (en) | 1993-05-15 | 1993-05-15 | Semiconductor device and its manufacture |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06326320A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09321133A (en) * | 1996-05-27 | 1997-12-12 | Nec Corp | Manufacture of semiconductor device |
US7956423B2 (en) | 2008-05-27 | 2011-06-07 | Renesas Electronics Corporation | Semiconductor device with trench gate and method of manufacturing the same |
-
1993
- 1993-05-15 JP JP13686693A patent/JPH06326320A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09321133A (en) * | 1996-05-27 | 1997-12-12 | Nec Corp | Manufacture of semiconductor device |
US7956423B2 (en) | 2008-05-27 | 2011-06-07 | Renesas Electronics Corporation | Semiconductor device with trench gate and method of manufacturing the same |
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