JP2926854B2 - Semiconductor device - Google Patents

Semiconductor device

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JP2926854B2 JP8269090A JP8269090A JP2926854B2 JP 2926854 B2 JP2926854 B2 JP 2926854B2 JP 8269090 A JP8269090 A JP 8269090A JP 8269090 A JP8269090 A JP 8269090A JP 2926854 B2 JP2926854 B2 JP 2926854B2
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肇 松田
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日本電気株式会社
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【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に内部電圧安定回路等に用いるクランプ用PN接合ダイオードに関する。 BACKGROUND OF THE INVENTION [FIELD OF THE INVENTION The present invention relates to a semiconductor device, more particularly to an internal voltage clamp PN junction diode is used to stabilize circuit or the like.

〔従来の技術〕 [Prior art]

内部電圧安定回路等に用いる従来のクランプ用PN接合ダイオードは、第3図に示す断面図のように、フィールド酸化膜2で分離されたP型Si基板1の領域に、例えば、イオン注入でN型不純物を導入しアニールを行なうことにより形成したN型不純物拡散層6、およびP型Si Conventional clamping PN junction diode is used in the internal voltage regulator circuit and the like, as in the sectional view shown in FIG. 3, the area of ​​the separated P-type Si substrate 1 by the field oxide film 2, for example, N ion implantation N-type impurity diffusion layer 6 was formed by annealing by introducing impurity, and P-type Si
基板1により形成されるPN接合を用いていた。 It has used PN junction formed by the substrate 1. また、従来のクランプ用PN接合ダイオードの耐圧のコントロールは、フィールド酸化膜2下の濃度あるいはN型不純物拡散層6の形成を高濃度の砒素および低濃度な燐の2重イオン注入で行なう注入条件によって行なっていた。 Further, the breakdown voltage control of a conventional clamping PN junction diode, performs the formation of the field oxide film 2 under the concentration or N-type impurity diffusion layer 6 by a double ion implantation of a high concentration of arsenic and low concentration phosphorus implantation conditions by had been carried out.

〔発明が解決しようとする課題〕 [Problems that the Invention is to Solve]

上述した従来のPN接合ダイオードは、構造が非常に簡単である点は良かったが、一方で次のような欠点を有していた。 Conventional PN junction diode described above, although the structure was a point good very simple, while had the following disadvantages.

第1に、クランプ電圧(ブレークダウン電圧)がフィールド酸化膜2の膜厚のばらつきにより影響されてしまうことである。 First, it clamps the voltage (breakdown voltage) from being affected by variations in the thickness of the field oxide film 2. P型Si基板1の不純物であるボロン原子が酸化されるにしたがって酸化膜中に取り込まれ、P型 Boron atoms as impurities of the P-type Si substrate 1 is taken into the oxide film in accordance with the oxidized, P-type
Si基板1中のボロン濃度が低下してしまう。 Si boron concentration in the substrate 1 is lowered. そのため、 for that reason,
フィールド酸化膜2のように〜1.0μmと厚い場合、フィールド酸化膜2直下のP型Si基板1表面の濃度の低下も大きく、フィールド酸化膜2の膜厚のばらつきが濃度のばらつきとなり、これがクランプ電圧のばらつきになる。 If fields and ~1.0μm as oxide film 2 thicker, greater reduction of the concentration of the P-type Si substrate 1 just below the field oxide film 2, the variation in the thickness of the field oxide film 2 is a variation of the concentration, which is clamped become a variation of the voltage.

第2に、ブレークダウンはN型不純物領域6aとP型Si Second, breakdown N-type impurity regions 6a and the P-type Si
基板1との界面におけるP型Si基板1表面近傍で起るため、ブレークダウンにより発生した電子−正孔対が酸化膜中に捕獲され、特に正孔の捕獲が顕著となることにより表面近傍における界面での空乏層を拡げることになり、クランプ電圧が時間とともに上昇してしまうことがある。 Since occur in P-type Si substrate 1 near the surface at the interface with the substrate 1, an electron generated by the breakdown - trapped in hole pairs oxide film, near the surface, in particular by a remarkable hole capture It will be expanded depletion layer at the interface, which may clamp the voltage rises with time. ことにN型不純物拡散層6とP型Si基板1との界面におけるP型Si基板1表面近傍の表面の酸化膜はフィールド酸化膜2から薄い酸化膜11aに変る領域でもあり、捕獲準位も多くクランプ電圧の変動も大きいものとなる。 Especially also the region oxide film of the P-type Si substrate 1 near the surface of the surface at the interface between the N-type impurity diffusion layer 6 and the P-type Si substrate 1 is converted to a thin oxide film 11a from the field oxide film 2, also trap level It becomes much larger variation in clamp voltage.

〔課題を解決するための手段〕 [Means for Solving the Problems]

本発明の半導体装置は、一導電型半導体基板の表面の所定領域にエッチングにより形成された凹部と、凹部の側壁に形成された絶縁膜と、絶縁膜に自己整合的に凹部の底部の半導体基板に形成された一導電型不純物拡散層と、凹部に埋込まれた逆導電時ポリシリコンと、上記一導電型不純物拡散層より浅い接合の深さを有して、上記逆導電型ポリシリコンからの熱拡散によりこの一導電型不純物拡散層の表面に形成された逆導電型不純物拡散層とを有している。 The semiconductor device of the present invention, one conductivity type and a recess formed by etching a predetermined region of the semiconductor substrate surface, an insulating film formed on the side wall of the recess, the semiconductor substrate at the bottom of the self-aligned manner recesses in the insulating film a one conductivity type impurity diffusion layer formed on the opposite conductivity during the polysilicon embedded in the recess, with a depth of the shallow junction from the one conductivity type impurity diffusion layer, from the opposite conductivity type polysilicon the thermal diffusion has an opposite conductivity type impurity diffusion layer formed on a surface of the one conductivity type impurity diffusion layer.

〔実施例〕 〔Example〕

次に本発明について図面を参照して説明する。 The invention will now be described with reference to the drawings.

第1図は、本発明の第1の実施例の断面図である。 Figure 1 is a cross-sectional view of a first embodiment of the present invention. P
型Si基板1上に選択酸化により形成されたフィールド酸化膜2と、選択的にP型Si基板1をエッチングして形成した第1の凹部の側壁に形成された側壁酸化膜4と、第1の凹部に埋込まれたN型埋込みポリシリコン7と、N -type Si substrate field oxide film 2 formed by selective oxidation on 1, a side wall oxide film 4 formed on the side wall of the first recess formed by etching the P-type Si substrate 1 selectively, first and N-type buried polysilicon 7 embedded in the recess of the, N
型埋込みポリシリコン7を拡散源として形成されたN型不純物拡散層6と、N型埋込みポリシリコン7の形成前にN型不純物拡散層6よりもさらに深い領域に形成したP型不純物拡散層5と、薄い酸化膜11と、層間絶縁膜3 Type buried polysilicon 7 and N-type impurity diffusion layer 6 formed as a diffusion source, N-type buried P-type impurity diffusion layer 5 formed on the deeper area than the N-type impurity diffusion layer 6 before the formation of the polysilicon 7 If a thin oxide film 11, the interlayer insulating film 3
と、AL配線8とから本実施例の半導体装置は構成されている。 When the semiconductor device of this embodiment from the AL wiring 8 Metropolitan is configured. 本実施例においては、P型不純物拡散層5とN型不純物拡散層6とによりPN接合ダイオードが形成れている。 In the present embodiment, PN junction diode is formed by the P-type impurity diffusion layer 5 and the N-type impurity diffusion layer 6.

クランプ電圧の耐圧コントロールは、P型不純物拡散層5の不純物濃度を変更することにより行なわれる。 Breakdown voltage control of the clamp voltage is performed by changing the impurity concentration of the P-type impurity diffusion layer 5. このとき、P型不純物拡散層5の不純物濃度としては、P At this time, the impurity concentration of the P-type impurity diffusion layer 5, P
型Si基板1の他の領域の不純物濃度より高く、従って、 Higher than the impurity concentration of the other regions of the type Si substrate 1, therefore,
クランプ電圧の耐圧コントロールはP型不純物拡散層5 Breakdown voltage control clamp voltage P-type impurity diffusion layer 5
とN型不純物拡散層6とのそれぞれの不純物濃度により決定されることになる。 It will be determined by the respective impurity concentrations of the N-type impurity diffusion layer 6 and. 別の方法として、N型不純物拡散層6は上述のようにN型埋込みポリシリコン7が拡散源であり、N型埋込みポリシリコン7中の不純物を砒素もしくは砒素と燐の2種類にすることにより、あるいはそれぞれの濃度を変えることによって、PN接合ダイオードの耐圧をコントロールすることもできる。 Alternatively, N-type impurity diffusion layer 6 is an N-type buried polysilicon 7 is diffusion source as described above, by the impurities in the N-type buried polysilicon 7 into two types of arsenic or arsenic and phosphorus or by changing the respective concentrations can be controlled breakdown voltage of the PN junction diode.

次に、本実施例の構造を製造する方法について説明する。 Next, a method of manufacturing a structure according to the present embodiment.

まず、P型Si基板1に選択酸化を行なってフィールド酸化膜2を形成し、ダイオード形成領域上の薄い酸化膜を除去した後、選択的にP型Si基板1のエッチングを行ない第1の凹部を形成する。 First, by performing selective oxidation to the P-type Si substrate 1 to form a field oxide film 2, after removal of the thin oxide film on the diode forming region, a first recess etching is performed for selectively P-type Si substrate 1 to form.

次に、例えば熱酸化法により、表面全体に酸化膜を形成する。 Then, for example, by thermal oxidation to form an oxide film on the entire surface. この酸化膜は、側壁酸化膜となるため、ダイオードの耐圧に充分耐る膜厚を要す。 The oxide film, since the sidewall oxide films, Yosu sufficient 耐Ru thickness to withstand the diode. 続いて、全体にRIE Then, RIE to the entire
法によるエッチング(エッチバック)を行ない、側壁酸化膜4のみを残し、他の領域の酸化膜を除去する。 Etching is performed (etched back) by law, leaving only sidewall oxide film 4 to remove the oxide film in the other region.

その後、フォトリソグラフフィ技術およびイオン注入技術により、P型不純物拡散層5を形成する。 Thereafter, by photolithography Fi technique and ion implantation technique to form P-type impurity diffusion layer 5.

次に、CVD法によりポリシリコン膜の成長を行ない、 Then, perform the growth of the polysilicon film by the CVD method,
エッチバックを行なうことにより埋込み部分のポリシリコンのみを残し、他の部分のポリシリコンはエッチング除去する。 Leaving only the polysilicon buried portion by carrying out the etch back, the polysilicon other portion is removed by etching. この後、選択的にN型不純物拡散層を形成するための不純物をポリシリコン中に導入してN型埋込みポリシリコン7を形成し、熱処理を行なうことで、N型不純物拡散層6を形成する。 Thereafter, selectively introducing an impurity for forming the N-type impurity diffused layer into the polysilicon to form a N-type buried polysilicon 7, by performing heat treatment to form an N-type impurity diffusion layer 6 .

次に、フィールド酸化膜2で覆われていない部分に、 Next, the portion not covered by the field oxide film 2,
熱酸化により薄い酸化膜11を形成する。 To form a thin oxide film 11 by thermal oxidation. 最後に、層間絶縁膜3,コンタクト開口,Al配線8等を形成し、本実施例の半導体装置の構造を完成する。 Finally, an interlayer insulating film 3, contact opening to form an Al wiring 8 or the like to complete the structure of a semiconductor device of the present embodiment.

本実施例ではP型基板上のN型不純物拡散層でのPN接合について説明したが、N型基板上のP型不純物拡散層でのPN接合でも同等の効果が得られる。 In the present embodiment has been described PN junction with N-type impurity diffusion layer on the P-type substrate, similar effects can be obtained even in the PN junction of a P-type impurity diffusion layer on the N-type substrate.

第2図は、本発明の第2の実施例の断面図である。 Figure 2 is a cross-sectional view of a second embodiment of the present invention. N
型埋込みポリシリコン7,P型不純物拡散層5,N型不純物拡散層6等の構造,形成方法は、第1の実施例と同じである。 Type buried polysilicon 7, P-type impurity diffusion layer 5, N type impurity structures such as diffusion layer 6, forming method is the same as the first embodiment.

P型Si基板1への電極を形成する場所は、シリーズ抵抗が最小になるように、最もP型不純物拡散層5に近い領域にすべきである。 Where to form the electrodes of the P-type Si substrate 1, as the series resistance is minimized, should be in the region closest to the P-type impurity diffusion layer 5. N型埋込みポリシリコン7の形成方法と同様の方法により、P型埋込みポリシリコン10を形成し、N型不純物拡散層6を形成する時の熱処理でP By the same method as the method of forming the N-type buried polysilicon 7, P heat treatment when forming the P-type buried polysilicon 10 to form the N-type impurity diffusion layer 6
型不純物拡散層9も同時に形成する。 -type impurity diffusion layer 9 is simultaneously formed.

これにより、P型Si基板1側のシリーズ抵抗を最小にすることが可能となる。 This makes it possible to minimize the series resistance of the P-type Si substrate 1 side.

〔発明の効果〕 〔Effect of the invention〕

以上説明したように本発明は、実施例に示した導電型の場合において、N型埋込みポリシリコンを拡散源として形成したN型不純物拡散層とあらこじめ形成しておいた第1の凹部下部のP型不純物拡散層とによりPN接合を形成しており、N型埋込みポリシリコンは第1の凹部の側壁に形成された絶縁膜によりP型基板と絶縁されているため、PN接合ダイオードのブレークダウンを起す箇所はP型基板の内部となり、P型基板の表面濃度のばらつきの影響を受けることはまったくないことになる。 The present invention described above, performed in the case of the conductivity type shown in the example, first recess lower part had been N-type buried polysilicon was formed as a diffusion source N-type impurity diffusion layer and Arakojime formed of it forms a PN junction with the P-type impurity diffusion layer, since the N-type buried polysilicon is insulated from the P-type substrate with an insulating film formed on a sidewall of the first recess, a break of the PN junction diode position causing down becomes interior of P-type substrate, so that it is no affected by the variations in the surface concentration of the P-type substrate.

また、PN接合ダイオードのブレークダウンを起す箇所の近傍には正孔を捕獲しやすい酸化膜はほとんどなく、 Moreover, almost no captured easily oxidized film holes in the vicinity of the point causing the breakdown of the PN junction diode,
クランプ電圧の時間変動もほとんどないクランプ用PN接合ダイオードを実現できる。 Time little clamping PN junction diode fluctuation of the clamp voltage can be realized.

これらの効果は、導電型を逆転しても同様に得られる。 These effects are obtained also by reversing the conductivity types.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図は本発明の第1の実施例の断面図、第2図は本発明の第2の実施例の断面図、第3図は従来のPN接合ダイオードの断面図である。 Sectional view of a first embodiment of Figure 1 the present invention, cross-sectional view of a second embodiment of Figure 2 the present invention, FIG. 3 is a cross-sectional view of a conventional PN junction diode. 1……P型Si基板、2……フィールド酸化膜、3……層間絶縁膜、4……側壁酸化膜、5,9……P型不純物拡散層、6……N型不純物拡散層、7……N型埋込みポリシリコン、8……Al配線,10……P型埋込みポリシリコン、11,11a……薄い酸化膜。 1 ...... P-type Si substrate, 2 ...... field oxide film, 3 ...... interlayer insulating film, 4 ...... sidewall oxide films, 5,9 ...... P-type impurity diffusion layer, 6 ...... N-type impurity diffusion layer, 7 ...... N-type buried polysilicon, 8 ...... Al wiring, 10 ...... P-type buried polysilicon, 11,11a ...... thin oxide film.

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】一導電型半導体基板の表面の所定領域にエッチングにより形成された凹部と、 前記凹部の側壁に形成された絶縁膜と、 前記絶縁膜に自己整合的に、前記凹部の底部の前記半導体基板に形成された一導電型不純物拡散層と、 前記凹部に埋込まれた逆導電型ポリシリコンと、 前記一導電型不純物拡散層より浅い接合の深さを有して、前記逆導電型ポリシリコンからの熱拡散により、該一導電型不純物拡散層の表面に形成された逆導電型不純物拡散層とを有することを特徴とする半導体装置。 And 1. A recess formed by etching a predetermined region of the one conductivity type semiconductor substrate surface, an insulating film formed on the side wall of the recess, the self-aligned manner to the insulating film, the bottom of the recess wherein comprises a formed on a semiconductor substrate of one conductivity type impurity diffusion layer, and the opposite conductivity type polysilicon embedded in the recess, the depth of the shallower than one conductivity type impurity diffusion layer assembly, the opposite conductivity type by thermal diffusion from the polysilicon, the semiconductor device characterized by having an opposite conductivity type impurity diffusion layer formed on the surface of the one conductivity type impurity diffusion layer.
  2. 【請求項2】前記凹部から離れた前記一導電型半導体基板の表面の第2の所定領域に、エッチングにより形成された第2の凹部と、 前記第2の凹部の側壁に形成された第2の絶縁膜と、 前記第2の凹部に埋込まれた一導電型ポリシリコンと、 前記第2の絶縁膜に自己整合的に、前記一導電型ポリシリコンからの熱拡散により、前記第2の凹部の底部の前記半導体基板に形成された第2の一導電型不純物拡散層とを有することを特徴とする請求項1記載の半導体装置。 Wherein the second predetermined region of the surface of the one conductivity type semiconductor substrate remote from the recess, the second formed and a second recess formed by etching, the side wall of the second recess the insulating and film, the second buried interleaved one conductivity type into the recess polysilicon, a self-aligned manner on the second insulating film by thermal diffusion from the one conductivity type polysilicon, the second the semiconductor device according to claim 1, characterized in that it comprises a second one conductivity type impurity diffusion layer formed in the semiconductor substrate at the bottom of the recess.
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