JPH06324906A - Single chip microcomputer - Google Patents
Single chip microcomputerInfo
- Publication number
- JPH06324906A JPH06324906A JP5114334A JP11433493A JPH06324906A JP H06324906 A JPH06324906 A JP H06324906A JP 5114334 A JP5114334 A JP 5114334A JP 11433493 A JP11433493 A JP 11433493A JP H06324906 A JPH06324906 A JP H06324906A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- output
- debug
- chip
- chip microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、シングルチップマイク
ロコンピュータに係り、特に、シングルチップマイクロ
コンピュータにおけるデバッグモード時の命令実行（エ
ミュレーション）中のデバッグ情報の取り出しに関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a single-chip microcomputer, and more particularly to fetching debug information during instruction execution (emulation) in a debug mode in a single-chip microcomputer.
【０００２】[0002]
【従来の技術】従来、この種の分野の技術としては、
（１）特開昭６３−１０８４３８号公報、（２）特開平
３−２０４７４０号公報に開示されるものがあった。上
記（１）の従来例は、シングルチップマイクロコンピュ
ータに関するものであり、この従来例には、チップのテ
スト機能が示されており、本方式ではリセット端子及び
特定ポートが、データ入出力時に使用不可能となるた
め、エミュレーション中でのデバッグ情報の取り出し、
または設定方法としては難があった。2. Description of the Related Art Conventionally, as a technique of this kind of field,
(1) JP-A-63-108438 and (2) JP-A-3-204740. The conventional example of (1) above relates to a single-chip microcomputer, and this conventional example shows a chip test function. In this system, the reset terminal and the specific port are not used during data input / output. It is possible to extract debug information during emulation,
Or the setting method was difficult.
【０００３】また、上記（２）の従来例は、シングルチ
ップマイクロコンピュータに関するものであり、この従
来例には、エミュレーション中に使用されるシリアルポ
ートを、一般データと内部ＲＡＭ情報出力用として兼用
している。しかしながら、この方式を採用すると、チッ
プ外部より他のチップ内部の情報を読み出そうとする
と、専用端子ではないため、一般データとぶつかる可能
性がある。また、専用パラレルポートの例が示されてい
るが、このような方式では、パッケージピン数を増やさ
なければならないという欠点があった。Further, the conventional example of (2) above relates to a single-chip microcomputer, and in this conventional example, the serial port used during emulation is also used for general data and internal RAM information output. ing. However, when this method is adopted, when information inside the other chip is read from outside the chip, it may collide with general data because it is not a dedicated terminal. Also, although an example of a dedicated parallel port is shown, such a method has a drawback that the number of package pins must be increased.
【０００４】[0004]
【発明が解決しようとする課題】このように、以上述べ
たいずれの方法であっても、エミュレーション中にチッ
プ内の複数の情報を取り出す場合に、特定ポートが使用
不可能となったり、パッケージピン数の増加が必要とな
るという問題があった。本発明は、上記問題点を除去
し、パッケージのピン数を増加させることなく、また、
ポート端子の使用に制限を与えることがなく、デバッグ
（エバリュエーション）モード指定時において、ＥＡ／
端子（Ｅｘｔｅｒｎａｌ Ａｃｃｅｓｓｅｎａｂｌｅ
ｐｉｎ：強制的に外部メモリの読み込みを行わせるため
の端子、つまり、この端子を有効にすると、外部メモリ
動作が可能になる）及び発振端子の一方を、チップ内の
デバッグ回路部へのデータ入出力端子として解放し、シ
ングルチップマイクロコンピュータ（量産チップ）と同
一パッケージで、簡単にデバッグ機能を付加することが
できるシングルチップマイクロコンピュータを提供する
ことを目的とする。As described above, in any of the methods described above, when a plurality of pieces of information in the chip are taken out during emulation, a specific port cannot be used or a package pin cannot be used. There was a problem that it was necessary to increase the number. The present invention eliminates the above problems, without increasing the number of pins of the package, and
There is no restriction on the use of port pins, and the EA /
Terminal (External Accessable
pin: A pin for forcibly reading the external memory, that is, when this pin is enabled, external memory operation becomes possible.) and one of the oscillation pins is used to input data to the debug circuit in the chip. An object of the present invention is to provide a single-chip microcomputer which is released as an output terminal and can be easily added with a debug function in the same package as a single-chip microcomputer (mass production chip).
【０００５】[0005]
【課題を解決するための手段】本発明は、上記目的を達
成するために、シングルチップマイクロコンピュータモ
ードとデバッグモードの選択機能を持つシングルチップ
マイクロコンピュータにおいて、デバッグモード選択時
に、リセット中のＥＡ／端子の状態を記憶し、前記チッ
プのＣＰＵ部に記憶情報をＥＡ／端子入力として与える
ＥＡ／端子状態記憶手段と、デバッグモード時にＥＡ／
端子を前記チップのデバッグ用端子に切り換えるＥＡ／
端子接続切り換え手段とを設けるようにしたものであ
る。In order to achieve the above object, the present invention provides a single-chip microcomputer having a function of selecting a single-chip microcomputer mode and a debug mode. EA / terminal state storage means for storing the state of the terminal and giving the stored information to the CPU section of the chip as EA / terminal input;
EA / to switch the terminal to the debug terminal of the chip
Terminal connection switching means is provided.
【０００６】[0006]
【作用】本発明によれば、シングルチップマイクロコン
ピュータモードとデバッグモードの選択機能を持つシン
グルチップマイクロコンピュータにおいて、デバッグモ
ード指定時に、ＥＡ／端子の状態を記憶するＥＡ／端子
状態記憶手段と、このＥＡ／端子状態記憶後に、前記Ｅ
Ａ／端子をチップ内部のデバッグ用回路とのインターフ
ェイス回路に接続するＥＡ／端子切り換え手段を設け
る。According to the present invention, in a single-chip microcomputer having a function of selecting a single-chip microcomputer mode and a debug mode, EA / terminal state storage means for storing the EA / terminal state when the debug mode is designated, and After the EA / terminal state is stored, the E
EA / terminal switching means for connecting the A / terminal to the interface circuit with the debug circuit inside the chip is provided.
【０００７】したがって、デバッグモード時にＥＡ／端
子を開発ツール専用端子に変更することができる。更
に、デバッグモード時に発振端子の出力側を開発ツール
専用端子にすることにより、チップ内のデバッグ用回路
のデータ入出力端子として利用できる。これにより、シ
ングルチップマイクロコンピュータ（量産パッケージ）
と同一パッケージで、エミレーション中にチップ内の情
報を取り扱うことができる。Therefore, in the debug mode, the EA / terminal can be changed to the dedicated terminal for the development tool. Further, by making the output side of the oscillation terminal dedicated to the development tool in the debug mode, it can be used as the data input / output terminal of the debug circuit in the chip. This enables single-chip microcomputers (mass production packages)
With the same package, the information in the chip can be handled during emulation.
【０００８】[0008]
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示すシン
グルチップマイクロコンピュータのシングルチップマイ
クロコンピュータモード選択時のブロック図、図２は本
発明の実施例を示すシングルチップマイクロコンピュー
タのデバッグモードのリセット時のブロック図、図３は
本発明の実施例を示すシングルチップマイクロコンピュ
ータのデバッグモード選択時のブロック図である。Embodiments of the present invention will be described in detail below with reference to the drawings. 1 is a block diagram of a single-chip microcomputer according to an embodiment of the present invention when a single-chip microcomputer mode is selected, and FIG. 2 is a block diagram of a single-chip microcomputer according to an embodiment of the present invention during a reset in a debug mode, FIG. 3 is a block diagram of the single-chip microcomputer according to the embodiment of the present invention when the debug mode is selected.
【０００９】なお、シングルチップマイクロコンピュー
タモード／デバッグモードの切り換え方法については、
本発明と直接関係ないので割愛する。図１において、Ｄ
はＥＡ／端子、Ｅは発振端子１、Ｆは発振端子２、ＳＷ
１〜３はスイッチ、１はデバック用インタフェース部、
２はＥＡ／端子状態記憶部、３はデバック用回路部、４
は発振部、５はチップのＣＰＵ部である。Regarding the method of switching the single chip microcomputer mode / debug mode,
It is omitted because it is not directly related to the present invention. In FIG. 1, D
Is EA / terminal, E is oscillation terminal 1, F is oscillation terminal 2, SW
1 to 3 are switches, 1 is a debug interface unit,
2 is an EA / terminal state storage unit, 3 is a debugging circuit unit, 4
Is an oscillating unit, and 5 is a CPU unit of the chip.
【００１０】図１においては、通常のシングルチップマ
イクロコンピュータ（量産チップ）と同一動作する。す
なわち、スイッチＳＷ１、スイッチＳＷ２、スイッチＳ
Ｗ３はともにＥＡ／端子に接続されている。本モードに
おいては、ＥＡ／端子及び発振端子２（出力側）は、各
々スイッチＳＷ１〜３により、量産チップと同様な接続
となり、ＥＡ／入力端子及び発振端子として利用され
る。In FIG. 1, the operation is the same as that of an ordinary single-chip microcomputer (mass production chip). That is, the switch SW1, the switch SW2, and the switch S
Both W3 are connected to the EA / terminal. In this mode, the EA / terminal and the oscillation terminal 2 (on the output side) are connected in the same manner as the mass-produced chip by the switches SW1 to SW3, and are used as the EA / input terminal and the oscillation terminal.
【００１１】次に、デバッグモードを指定する場合に
は、外部発振させたクロックを、発振端子１より入力す
る。（この入力方法は、一般のマイクロコンピュータで
実施されている方法である。）そして、スイッチＳＷ３
をＢ端子（デバック用インタフェース部１）へ切り換え
ることにより、発振端子２をチップ内のデバッグ用イン
タフェース部１に接続する。Next, when the debug mode is designated, an externally oscillated clock is input from the oscillation terminal 1. (This input method is a method implemented by a general microcomputer.) Then, the switch SW3
Is switched to the B terminal (debug interface section 1) to connect the oscillation terminal 2 to the debug interface section 1 in the chip.
【００１２】このように構成することにより、発振端子
２を開発ツール専用端子として利用できるようになる。
さらに、図２及び図３に示すように、スイッチＳＷ２を
Ｂ側へ切り換える。このように構成することにより、デ
バッグモード時でのチップ内のＣＰＵ部５へのＥＡ入力
は、ＥＡ／端子状態記憶部２の出力信号となる。With this structure, the oscillation terminal 2 can be used as a dedicated terminal for the development tool.
Further, as shown in FIGS. 2 and 3, the switch SW2 is switched to the B side. With this configuration, the EA input to the CPU section 5 in the chip in the debug mode becomes the output signal of the EA / terminal state storage section 2.
【００１３】また、図２に示すように、デバッグモード
時でのリセット中のスイッチＳＷ１をＢ端子へ切り換え
る。この時のＥＡ／端子状態を、ＥＡ／端子状態記憶部
２に記憶させる。上記リセット以外の状態では、図３に
示したように、スイッチＳＷ１をＣ端子へ切り換え、Ｅ
Ａ／端子Ｄをデバッグ用インタフェース部１に接続す
る。Further, as shown in FIG. 2, the switch SW1 being reset in the debug mode is switched to the B terminal. The EA / terminal state at this time is stored in the EA / terminal state storage unit 2. In states other than the reset, as shown in FIG. 3, switch SW1 is switched to the C terminal,
The A / terminal D is connected to the debug interface unit 1.
【００１４】この状態においては、図２と同様にＣＰＵ
部５へのＥＡ／端子Ｄの状態を意味する入力としては、
ＥＡ／端子状態記憶部２の出力が入力される。このよう
に構成することにより、デバッグモード指定時には、Ｅ
Ａ／端子Ｄ、及び発振端子２は、デバッグ用インタフェ
ース部１に接続され、前記端子を開発ツール専用端子と
して利用することができる。In this state, the CPU is the same as in FIG.
As an input that means the state of EA / terminal D to the part 5,
The output of the EA / terminal state storage unit 2 is input. With this configuration, when the debug mode is specified, E
The A / terminal D and the oscillation terminal 2 are connected to the debug interface unit 1 and the terminals can be used as dedicated terminals for development tools.
【００１５】図４は本発明の一実施例を示すＥＡ／端子
状態記憶部の回路図、図５はこのＥＡ／端子状態記憶部
の動作を示すデバッグモード信号が“Ｈ”の場合の波形
図、図６はこのＥＡ／端子状態記憶部の動作を示すデバ
ッグモード信号が“Ｌ”の場合の波形図である。なお、
デバッグ用回路は、本発明と直接関係ない部分であるの
で、その概略を説明するに留める。FIG. 4 is a circuit diagram of the EA / terminal state storage section showing an embodiment of the present invention, and FIG. 5 is a waveform diagram showing the operation of the EA / terminal state storage section when the debug mode signal is "H". FIG. 6 is a waveform diagram when the debug mode signal showing the operation of the EA / terminal state storage section is "L". In addition,
Since the debug circuit is a part that is not directly related to the present invention, its outline will be described only.
【００１６】ここで、ＣＰＵ・ＥＡ入力信号は、ＣＰＵ
部５へのＥＡ／端子Ｄの状態を意味する入力信号であ
り、デバッグモード信号は、デバッグモードが選択され
ていることを示すローアクティブの信号である。また、
リセット信号は、チップ内のリセット信号である。ま
た、スイッチＳＷ１は２つのＯＲゲート１２，１３と、
１つのインバータ１１で構成されており、スイッチＳＷ
２は、ＡＮＤゲート１５で構成されている。Here, the CPU / EA input signal is the CPU
The debug mode signal is an input signal indicating the state of the EA / terminal D to the unit 5, and the debug mode signal is a low active signal indicating that the debug mode is selected. Also,
The reset signal is an in-chip reset signal. Further, the switch SW1 has two OR gates 12 and 13,
It is composed of one inverter 11, switch SW
2 is composed of an AND gate 15.
【００１７】図４及び図５に示すように、デバッグモー
ド信号が“Ｈ”の場合に、図５（Ａ）に示すような、Ｅ
Ａ／端子ＤのＥＡ信号を有する場合を考える。デバッグ
モード信号が“Ｈ”であると、図５（Ｂ）に示すよう
に、ＯＲゲート１３の出力Ｑ1は、“Ｈ”となり、ＯＲ
ゲート１２の出力Ｑ2 は、図５（Ｃ）に示すように、Ｅ
Ａ信号に依存する。Ｆ／Ｆ回路１４の出力Ｑ3 は、図５
（Ｄ）に示すように、Ｆ／Ｆ回路１４のプリセット（Ｐ
Ｒ）端子がＬ（有効）となり、“Ｈ”となる。したがっ
て、ＡＮＤゲート１５の出力Ｑ4 は、図５（Ｅ）に示す
ように、出力Ｑ2と出力Ｑ3 がＡＮＤゲート１５によ
り、ＡＮＤ条件により、出力Ｑ3 は“Ｈ”であるから、
出力Ｑ2 、つまり、ＥＡ信号に依存する。As shown in FIGS. 4 and 5, when the debug mode signal is "H", as shown in FIG.
Consider the case of having an EA signal at A / terminal D. If it is the debug mode signal is "H", as shown in FIG. 5 (B), the output to Q 1 OR gate 13, "H" becomes, OR
The output Q 2 of the gate 12 is E, as shown in FIG.
It depends on the A signal. The output Q 3 of the F / F circuit 14 is shown in FIG.
As shown in (D), the preset (P
The R) terminal becomes L (valid) and becomes "H". Therefore, the output Q 4 of the AND gate 15, as shown in FIG. 5 (E), the output Q 2 and the output Q 3 is an AND gate 15, the AND condition, since the output Q 3 are is "H", the
It depends on the output Q 2 , ie the EA signal.
【００１８】このように、シングルチップマイクロコン
ピュータモードが指定されると、デバッグモード／信号
は、“Ｈ”レベルとなり、ＯＲゲート１２が有効とな
り、ＥＡ／端子Ｄの入力信号がそのままスイッチＳＷ２
のＡＮＤゲート１５の入力となると共に、Ｆ／Ｆ１４の
出力は、“Ｈ”レベルに固定される。このため、スイッ
チＳＷ２のＡＮＤゲート１５の出力としては、ＥＡ／端
子Ｄの入力と同一の信号が出力される。つまり、ＥＡ／
端子Ｄは、通常の量産チップと同様に扱われることにな
る。In this way, when the single chip microcomputer mode is designated, the debug mode / signal becomes "H" level, the OR gate 12 becomes effective, and the input signal of the EA / terminal D remains the switch SW2.
Of the AND gate 15 and the output of the F / F 14 is fixed to the “H” level. Therefore, as the output of the AND gate 15 of the switch SW2, the same signal as the input of the EA / terminal D is output. In other words, EA /
The terminal D will be treated in the same manner as an ordinary mass-produced chip.
【００１９】一方、図４及び図６に示すように、デバッ
グモード信号が“Ｌ”の場合、図６（Ａ）に示すよう
な、ＥＡ／端子ＤのＥＡ信号を有し、図６（Ｂ）に示す
ようなリセット信号を有する場合、デバッグモード信号
が“Ｌ”であると、ＯＲゲート１３の出力Ｑ1 は、図６
（Ｃ）に示すように、ＥＡ信号に依存する。また、ＯＲ
ゲート１２の出力Ｑ2 は図６（Ｄ）に示すように、
“Ｈ”となる。Ｆ／Ｆ回路１４の出力Ｑ3 は、図６
（Ｅ）に示すように、リセット信号の立ち上がりｔ
1 で、立ち下がり、リセット信号の立ち上がりｔ2 で、
立ち上がる。したがって、ＡＮＤゲート１５の出力Ｑ4
は、図６（Ｆ）に示すように、出力Ｑ2 と出力Ｑ3 がＡ
ＮＤゲート１５により、ＡＮＤ条件により、出力Ｑ2 は
“Ｈ”であるから、出力Ｑ3 に依存する。On the other hand, as shown in FIGS. 4 and 6, when the debug mode signal is "L", the EA signal of the EA / terminal D as shown in FIG. 6), if the debug mode signal is "L", the output Q 1 of the OR gate 13 is
As shown in (C), it depends on the EA signal. Also, OR
The output Q 2 of the gate 12 is, as shown in FIG.
It becomes "H". The output Q 3 of the F / F circuit 14 is shown in FIG.
As shown in (E), the rising edge t of the reset signal
At 1, it falls, at the rising t 2 of the reset signal,
stand up. Therefore, the output Q 4 of the AND gate 15
As shown in FIG. 6 (F), output Q 2 and output Q 3 are A
Due to the AND condition, the output Q 2 is “H” by the ND gate 15 and therefore depends on the output Q 3 .
【００２０】このように、デバッグモードが指定される
と、デバッグモード／信号は、“Ｌ”レベルとなり、Ｏ
Ｒゲート１２の出力は“Ｈ”レベルとなり、ＯＲゲート
１３の出力にＥＡ／端子Ｄの入力情報が出力されること
になる。そして、前記ＯＲゲート１３の出力はＦ／Ｆ回
路１４によりリセット／信号の立ち上がりでラッチされ
る。In this way, when the debug mode is designated, the debug mode / signal becomes "L" level and O
The output of the R gate 12 becomes "H" level, and the input information of the EA / terminal D is output to the output of the OR gate 13. The output of the OR gate 13 is latched by the F / F circuit 14 at the reset / rising edge of the signal.
【００２１】つまり、Ｆ／Ｆ回路１４の出力がＣＰＵ・
ＥＡ入力信号となり、前記Ｆ／Ｆ回路１４がリセット時
のＥＡ／端子Ｄの入力状態を記憶するＥＡ／端子状態記
憶部２の働きをすることになる。このように構成するこ
とにより、本実施例では、デバッグモード時にＥＡ／端
子Ｄを開発ツール専用入力端子として利用できる。出力
端子として利用する場合には、デバッグ用インターフェ
イス回路への接続位置を変更するだけですむことは明白
である。That is, the output of the F / F circuit 14 is the CPU
It becomes the EA input signal, and the F / F circuit 14 functions as the EA / terminal state storage unit 2 which stores the input state of the EA / terminal D at the time of reset. With this configuration, in the present embodiment, the EA / terminal D can be used as a dedicated input terminal for the development tool in the debug mode. When used as an output terminal, it is clear that it is only necessary to change the connection position to the debug interface circuit.
【００２２】また、このように使用しても、一般にＥＡ
／端子Ｄは、パワーオン時に状態を設定すると、それ以
降、固定データ入力であるため何ら障害はない。図７に
本発明の実施例を示すデバッグ用回路のブロック図を示
す。図７において、２１は入力レジスタ、２２は出力レ
ジスタ、２３はアドレス解析部、２６はＡｃｃラッチ、
２７はＢレジスタラッチ、２８はタイミング生成部、２
９はデバッグ用バス、３１はＯＲゲート、３２はＡＮＤ
ゲート、３３はインバータ、３４はＯＲゲートである。Even when used in this manner, EA is generally used.
When the state of the / terminal D is set at the time of power-on, there is no obstacle since it is a fixed data input thereafter. FIG. 7 shows a block diagram of a debugging circuit showing an embodiment of the present invention. In FIG. 7, 21 is an input register, 22 is an output register, 23 is an address analysis unit, 26 is an Acc latch,
27 is a B register latch, 28 is a timing generator, 2
9 is a debug bus, 31 is an OR gate, 32 is an AND
A gate, 33 is an inverter, and 34 is an OR gate.
【００２３】この実施例ではデバッグ機能として、Ａｃ
ｃ（アキュムレータ）とＢレジスタの読み出し機能を想
定している。また、ＥＡ／端子Ｄ及び発振端子２をそれ
ぞれ読み出し対象選択、データ出力として利用してい
る。また、入力レジスタ２１は、１ビットのレジスタ
（またはＦ／Ｆ）で構成することができ、この入力レジ
スタ２１のＦ／Ｆ出力信号Ｑ5 をアドレス解析部２３で
デコードし、Ａｃｃラッチ２６、Ｂレジスタラッチ２７
の出力のどちらを許可するのかを決定するようにしてい
る。In this embodiment, Ac is used as a debug function.
The read function of c (accumulator) and B register is assumed. In addition, the EA / terminal D and the oscillation terminal 2 are used for reading target selection and data output, respectively. Further, the input register 21 can be configured by a 1-bit register (or F / F), the F / F output signal Q 5 of the input register 21 is decoded by the address analysis unit 23, and the Acc latches 26, B are output. Register latch 27
I'm trying to decide which of the output of.
【００２４】この実施例では、タイミング生成部２８よ
り、前記出力信号Ｑ5 をラッチするタイミング信号φｎ
を生成し、さらに前記アドレス解析部２３のＦ／Ｆ回路
のＱ端子の出力Ｑ6 を、Ａｃｃラッチ２６の出力制御
（ＯＥ）端子に接続し、前記Ｆ／Ｆ回路のＱ′端子の出
力Ｑ7 を、Ｂレジスタラッチ２７の出力制御（ＯＥ）端
子に接続している。In this embodiment, the timing generator 28 causes the timing signal φn to latch the output signal Q 5.
The output Q 6 of the Q terminal of the F / F circuit of the address analysis unit 23 is connected to the output control (OE) terminal of the Acc latch 26, and the output Q 6 of the Q'terminal of the F / F circuit is generated. 7 is connected to the output control (OE) terminal of the B register latch 27.
【００２５】例えば、デバッグモード時に、ＥＡ／端子
Ｄに“Ｈ”を入力したとすると、図４で示したように、
スイッチＳＷ１を通って入力レジスタ２１のＦ／Ｆに
“Ｈ”が入力される。そして、タイミング生成部２８で
生成した出力信号φ′によりサンプリングされ、アドレ
ス解析部２３に“Ｈ”が入力される。この結果、Ａｃｃ
ラッチ２６の出力がイネーブルとなり、チップ内のデバ
ッグ用バス２９にＡｃｃラッチデータが出力される。For example, if "H" is input to the EA / terminal D in the debug mode, as shown in FIG.
“H” is input to the F / F of the input register 21 through the switch SW1. Then, the output signal φ ′ generated by the timing generation unit 28 is sampled, and “H” is input to the address analysis unit 23. As a result, Acc
The output of the latch 26 is enabled and the Acc latch data is output to the debug bus 29 in the chip.
【００２６】同様に、ＥＡ／端子Ｄに“Ｌ”を入力する
と、Ｂレジスタラッチ２７のラッチデータがデバッグ用
バス２９に出力される。出力レジスタ２２は定められた
手順に従って、デバッグ用バス２９のデータをパラレル
−シリアル変換し、ＯＲゲート３１、ＡＮＤゲート３
２、インバータ３３およびＯＲゲート３４からなるスイ
ッチＳＷ３を通して、発振端子２よりチップ外部へ出力
する。Similarly, when "L" is input to the EA / terminal D, the latch data of the B register latch 27 is output to the debug bus 29. The output register 22 performs parallel-serial conversion of the data on the debug bus 29 according to a predetermined procedure, and the OR gate 31 and the AND gate 3
2, output from the oscillation terminal 2 to the outside of the chip through the switch SW3 including the inverter 33 and the OR gate 34.
【００２７】なお、スイッチＳＷ３は、図４に示すよう
に、スイッチＳＷ１と同様な機能を持ち、デバッグモー
ド信号が“Ｈ”の時は、発振部４の発振出力が有効とな
り、デバッグモード信号が“Ｌ”の場合には、出力レジ
スタ２２の出力が有効となる。また、Ａｃｃラッチ２６
及びＢレジスタラッチ２７のタイミングは、必要に応じ
てＣＰＵ部５からの信号を利用して、タイミング生成部
２８で生成することになる。As shown in FIG. 4, the switch SW3 has the same function as that of the switch SW1. When the debug mode signal is "H", the oscillation output of the oscillator 4 is valid and the debug mode signal is In the case of "L", the output of the output register 22 is valid. In addition, the Acc latch 26
The timing of the B-register latch 27 and the timing of the B-register latch 27 are generated by the timing generation unit 28 using a signal from the CPU unit 5 as necessary.
【００２８】以上述べたように、デバッグモードが指定
された場合に、リセット中にＥＡ／端子Ｄの状態を記憶
する手段（ＥＡ／端子状態記憶部）と、そのＥＡ／端子
状態記憶部の記憶データをＥＡ／端子情報としてＣＰＵ
部５に入力する手段を設けることにより、ＥＡ／端子Ｄ
を開発ツール用専用端子とすることができる。また、デ
バッグ用インタフェース部１の機能として、例えばデー
タ入力があった場合に、デバッグ用タイマ等を用意し、
定められた時間内にデバッグ用回路部３へのデータ設定
／読み出しを行うことにより、発振端子２を利用するこ
となく、ＥＡ／端子Ｄのみでデバッグ機能を実現するこ
とができる。As described above, when the debug mode is designated, a means for storing the state of the EA / terminal D during the reset (EA / terminal state storage section) and the storage of the EA / terminal state storage section. CPU with data as EA / terminal information
By providing a means for inputting to the section 5, the EA / terminal D
Can be dedicated terminals for development tools. As a function of the debug interface unit 1, for example, a debug timer or the like is prepared when data is input,
By performing data setting / reading to / from the debug circuit unit 3 within a predetermined time, the debug function can be realized only by the EA / terminal D without using the oscillation terminal 2.
【００２９】また、デバッグ用回路の代わりに、チップ
テスト用回路を内蔵するようにしても本発明が適用でき
ることは言うまでもない。なお、本発明は、上記実施例
に限定されるものではなく、本発明の趣旨に基づいて種
々変形することが可能であり、それらを本発明の範囲か
ら排除するものではない。It goes without saying that the present invention can be applied even if a chip test circuit is incorporated instead of the debug circuit. It should be noted that the present invention is not limited to the above-described embodiments, and various modifications can be made based on the spirit of the present invention, and they are not excluded from the scope of the present invention.
【００３０】[0030]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、デバッグモード指定時に、リセット中のＥＡ／
端子の状態を記憶する手段を設けることにより、デバッ
グモード時にＥＡ／端子を開発ツール専用端子に変更す
ることができる。更に、デバッグモード時に発振端子の
出力側を開発ツール専用端子にすることにより、チップ
内のデバッグ用回路のデータ入出力端子として利用する
ことができる。As described above in detail, according to the present invention, when the debug mode is designated, EA /
By providing the means for storing the state of the terminal, the EA / terminal can be changed to the dedicated terminal for the development tool in the debug mode. Further, by making the output side of the oscillation terminal a dedicated terminal for the development tool in the debug mode, it can be used as a data input / output terminal of the debugging circuit in the chip.
【００３１】これにより、パッケージのピン数を増加さ
せることなく、また、ポート端子の使用に制限を与える
ことがなく、デバッグモード指定時において、ＥＡ／端
子及び発振端子の一方をチップ内のデバッグ回路部への
データ入出力端子として解放し、シングルチップマイク
ロコンピュータ（量産チップ）と同一パッケージで簡単
にデバッグ機能を付加することができる。As a result, without increasing the number of pins of the package and without restricting the use of the port terminal, one of the EA / terminal and the oscillation terminal is connected to the debug circuit in the chip when the debug mode is designated. It can be added as a data input / output terminal to the unit, and a debug function can be easily added in the same package as a single chip microcomputer (mass production chip).
【００３２】このように、量産パッケージと同一パッケ
ージでエミレーション中にチップ内の情報を取り扱うこ
とができる。In this way, the information in the chip can be handled during the emulation with the same package as the mass production package.
【図１】本発明の実施例を示すシングルチップマイクロ
コンピュータのシングルチップマイクロコンピュータモ
ード選択時の回路図である。FIG. 1 is a circuit diagram of a single-chip microcomputer according to an embodiment of the present invention when a single-chip microcomputer mode is selected.
【図２】本発明の実施例を示すシングルチップマイクロ
コンピュータのデバッグモードのリセット時の回路図で
ある。FIG. 2 is a circuit diagram at the time of resetting a debug mode of a single-chip microcomputer showing an embodiment of the present invention.
【図３】本発明の実施例を示すシングルチップマイクロ
コンピュータのデバッグモード選択時の回路図である。FIG. 3 is a circuit diagram of a single-chip microcomputer according to an embodiment of the present invention when a debug mode is selected.
【図４】本発明の一実施例を示すＥＡ／端子状態記憶部
の回路図である。FIG. 4 is a circuit diagram of an EA / terminal state storage unit showing an embodiment of the present invention.
【図５】本発明の一実施例を示すＥＡ／端子状態記憶部
の動作を示すデバッグモード信号が“Ｈ”の場合の波形
図である。FIG. 5 is a waveform diagram showing the operation of the EA / terminal state storage unit according to the embodiment of the present invention when the debug mode signal is “H”.
【図６】本発明の一実施例を示すＥＡ／端子状態記憶部
の動作を示すデバッグモード信号が“Ｌ”の場合の波形
図である。FIG. 6 is a waveform diagram showing the operation of the EA / terminal state storage unit according to the embodiment of the present invention when the debug mode signal is “L”.
【図７】本発明の一実施例を示すデバッグ用回路のブロ
ック図である。FIG. 7 is a block diagram of a debugging circuit showing an embodiment of the present invention.
Ｄ ＥＡ／端子 Ｅ 発振端子１ Ｆ 発振端子２ ＳＷ１〜３ スイッチ １ デバック用インタフェース部 ２ ＥＡ／端子状態記憶部 ３ デバック用回路部 ４ 発振部 ５ チップのＣＰＵ部 １１，３３ インバータ １２，１３，３１，３４ ＯＲゲート １４ Ｆ／Ｆ回路 １５，３２ ＡＮＤゲート ２１ 入力レジスタ ２２ 出力レジスタ ２３ アドレス解析部 ２６ Ａｃｃラッチ ２７ Ｂレジスタラッチ ２８ タイミング生成部 ２９ デバッグ用バス D EA / terminal E oscillation terminal 1 F oscillation terminal 2 SW1 to 3 switch 1 debugging interface unit 2 EA / terminal state storage unit 3 debugging circuit unit 4 oscillation unit 5 chip CPU unit 11,33 inverters 12,13,31 , 34 OR gate 14 F / F circuit 15, 32 AND gate 21 Input register 22 Output register 23 Address analysis unit 26 Acc latch 27 B register latch 28 Timing generation unit 29 Debugging bus
Claims (2)
ードとデバッグモードの選択機能を持つシングルチップ
マイクロコンピュータにおいて、（ａ）デバッグモード
選択時に、リセット中のＥＡ／端子の状態を記憶し、前
記チップのＣＰＵ部に記憶情報をＥＡ／端子入力として
与えるＥＡ／端子状態記憶手段と、（ｂ）デバッグモー
ド時にＥＡ／端子を前記チップのデバッグ用端子に切り
換えるＥＡ／端子接続切り換え手段とを具備することを
特徴とするシングルチップマイクロコンピュータ。1. A single-chip microcomputer having a function of selecting a single-chip microcomputer mode and a debug mode, wherein (a) when the debug mode is selected, the state of the EA / terminal during reset is stored and stored in the CPU section of the chip. EA / terminal state storage means for giving stored information as EA / terminal input, and (b) EA / terminal connection switching means for switching the EA / terminal to the debug terminal of the chip in the debug mode. Single-chip microcomputer.
報の設定／読み出しを行うことを特徴とする請求項１記
載のシングルチップマイクロコンピュータ。2. The single-chip microcomputer according to claim 1, wherein debug information is set / read from an EA / terminal of the chip.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5114334A JPH06324906A (en) | 1993-05-17 | 1993-05-17 | Single chip microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5114334A JPH06324906A (en) | 1993-05-17 | 1993-05-17 | Single chip microcomputer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324906A true JPH06324906A (en) | 1994-11-25 |
Family
ID=14635201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5114334A Withdrawn JPH06324906A (en) | 1993-05-17 | 1993-05-17 | Single chip microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06324906A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999052033A1 (en) * | 1998-04-03 | 1999-10-14 | Hitachi, Ltd. | Semiconductor device |
| US7353426B2 (en) | 2004-03-25 | 2008-04-01 | Nec Electronics Corporation | Switcher for debugging and debugging method |
| JP2009093484A (en) * | 2007-10-10 | 2009-04-30 | Sumitomo Wiring Syst Ltd | Electronic unit |
| JP2009099054A (en) * | 2007-10-18 | 2009-05-07 | Fujitsu Microelectronics Ltd | Semiconductor integrated circuit and debug mode determination method |
-
1993
- 1993-05-17 JP JP5114334A patent/JPH06324906A/en not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999052033A1 (en) * | 1998-04-03 | 1999-10-14 | Hitachi, Ltd. | Semiconductor device |
| US6708304B1 (en) | 1998-04-03 | 2004-03-16 | Renesas Technology Corporation | Semiconductor device |
| JP3917817B2 (en) * | 1998-04-03 | 2007-05-23 | 株式会社ルネサステクノロジ | Semiconductor device |
| US7353426B2 (en) | 2004-03-25 | 2008-04-01 | Nec Electronics Corporation | Switcher for debugging and debugging method |
| JP2009093484A (en) * | 2007-10-10 | 2009-04-30 | Sumitomo Wiring Syst Ltd | Electronic unit |
| JP2009099054A (en) * | 2007-10-18 | 2009-05-07 | Fujitsu Microelectronics Ltd | Semiconductor integrated circuit and debug mode determination method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4870562A (en) | Microcomputer capable of accessing internal memory at a desired variable access time | |
| US6668339B1 (en) | Microprocessor having a debug interruption function | |
| EP0127440B1 (en) | Integrated circuit device incorporating a data processing unit and a rom storing applications program therein | |
| JPS62249264A (en) | Data processor | |
| US4636945A (en) | Microprocessor | |
| JPH06324906A (en) | Single chip microcomputer | |
| JP3198997B2 (en) | Microcomputer and burn-in test method thereof | |
| JP2004094451A (en) | On-chip jtag interface circuit and system lsi | |
| JPS646489B2 (en) | ||
| JPH01239485A (en) | Large-scale integrated circuit | |
| JP2581080B2 (en) | Microprocessor for debugging | |
| JP3071044B2 (en) | Test method for semiconductor integrated circuit with microcomputer | |
| JPH06161809A (en) | Semiconductor integrated circuit device | |
| JPH03217988A (en) | One-chip microcomputer | |
| JPS6043757A (en) | Microcomputer of one chip | |
| JPH06103106A (en) | Program debug device | |
| JPH0716188Y2 (en) | Test mode designation circuit | |
| JPS61112248A (en) | Logical large-scale integrated circuit with easy test | |
| US20030154369A1 (en) | Single chip microcomputer | |
| JPS6220960Y2 (en) | ||
| JPH0442329A (en) | Data processor | |
| JPH05342037A (en) | Microcomputer for program development | |
| JPS62248043A (en) | Memory switching circuit for fetching microcomputer instruction | |
| JP2001084159A (en) | Emulator and microcomputer | |
| JPH0827741B2 (en) | Single-chip microcomputer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |