JPH06318664A - 面実装縁部接続パッケージ - Google Patents
面実装縁部接続パッケージInfo
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- JPH06318664A JPH06318664A JP3162415A JP16241591A JPH06318664A JP H06318664 A JPH06318664 A JP H06318664A JP 3162415 A JP3162415 A JP 3162415A JP 16241591 A JP16241591 A JP 16241591A JP H06318664 A JPH06318664 A JP H06318664A
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
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- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
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- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
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- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10439—Position of a single component
- H05K2201/10454—Vertically mounted
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Abstract
(57)【要約】
【目的】印刷回路板上の集積回路密度を増大させるため
の面実装端部接続された半導体デバイス・パッケージを
提供することを目的とする。 【構成】本発明に従う面実装端部接続半導体デバイス・
パッケージは、上面及び下面並びに第１及び第２の実質
的に平行な側面を有する封入容器と、複数の外部リード
とを含む。該複数の外部リードは、少なくとも１個の半
導体デバイスに接触し、半導体デバイス・パッケージの
下面から延び、互いに所定の間隔で配置され、交互に反
対の方向に曲げられることを特徴とする。この結果、外
部リードを現在の自動パッケージ取付け工具が扱えるピ
ッチで、パッケージの底部から出すことができる。
の面実装端部接続された半導体デバイス・パッケージを
提供することを目的とする。 【構成】本発明に従う面実装端部接続半導体デバイス・
パッケージは、上面及び下面並びに第１及び第２の実質
的に平行な側面を有する封入容器と、複数の外部リード
とを含む。該複数の外部リードは、少なくとも１個の半
導体デバイスに接触し、半導体デバイス・パッケージの
下面から延び、互いに所定の間隔で配置され、交互に反
対の方向に曲げられることを特徴とする。この結果、外
部リードを現在の自動パッケージ取付け工具が扱えるピ
ッチで、パッケージの底部から出すことができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体デバイス・パ
ッケージの分野に関し、さらに詳細には、縁部で接続さ
れ、面実装された半導体デバイス・パッケージに関する
ものである。
ッケージの分野に関し、さらに詳細には、縁部で接続さ
れ、面実装された半導体デバイス・パッケージに関する
ものである。
【０００２】
【従来の技術】集積回路または半導体デバイスは、一般
にプラスチックまたはセラミックのパッケージに収納さ
れる。これらのパッケージは、物理的な損傷から保護
し、放熱を促進し、さらに集積回路または半導体デバイ
スからパッケージ自体の外部リードへの促進を行う。次
に、パッケージ中に収納されたデバイスを保護しつつ、
外部リードを印刷回路板（ＰＣＢ）または他の装置には
んだ付けまたは接続する。単一の集積回路上に集積され
る半導体デバイスの数は、半導体技術が改良されるにつ
れて、着実に増大してきた。一般に、集積回路１個当た
り必要な外部リードの数は、集積回路１個当たりの半導
体デバイスの数が増加するにつれて増大する。パッケー
ジの寸法は、必要な外部リードの数によって決まること
が多い。その結果、外部リードが多く必要になるほど、
パッケージの寸法が増大する。
にプラスチックまたはセラミックのパッケージに収納さ
れる。これらのパッケージは、物理的な損傷から保護
し、放熱を促進し、さらに集積回路または半導体デバイ
スからパッケージ自体の外部リードへの促進を行う。次
に、パッケージ中に収納されたデバイスを保護しつつ、
外部リードを印刷回路板（ＰＣＢ）または他の装置には
んだ付けまたは接続する。単一の集積回路上に集積され
る半導体デバイスの数は、半導体技術が改良されるにつ
れて、着実に増大してきた。一般に、集積回路１個当た
り必要な外部リードの数は、集積回路１個当たりの半導
体デバイスの数が増加するにつれて増大する。パッケー
ジの寸法は、必要な外部リードの数によって決まること
が多い。その結果、外部リードが多く必要になるほど、
パッケージの寸法が増大する。
【０００３】集積回路または半導体デバイスのパッケー
ジは、幾つかの技術のうちの１つにより、印刷回路板に
取り付けられる。一般に用いられる１つの技術は、パッ
ケージ・ピンを印刷回路板中の所定の穴に挿入し、印刷
回路板の反対側の配線トレースにはんだ付けする、ピン
・スルー・ホール（ＰＴＨ）法である。この取付方法
は、高度に自動化され、接続が強力で、検査および試験
が容易に行えるという利点がある。ＰＴＨ法の欠点は、
外部リード間隔が、自動挿入工具を収納するため、現在
のところ約２．５４ｍｍに限定されていることである。
リード間隔が約２．５４ｍｍより短かい非標準部品があ
るが、より精巧な特殊工具が必要となる。さらに、組立
て速度は、リード間隔が約２．５４ｍｍのパッケージに
比較して低下する。
ジは、幾つかの技術のうちの１つにより、印刷回路板に
取り付けられる。一般に用いられる１つの技術は、パッ
ケージ・ピンを印刷回路板中の所定の穴に挿入し、印刷
回路板の反対側の配線トレースにはんだ付けする、ピン
・スルー・ホール（ＰＴＨ）法である。この取付方法
は、高度に自動化され、接続が強力で、検査および試験
が容易に行えるという利点がある。ＰＴＨ法の欠点は、
外部リード間隔が、自動挿入工具を収納するため、現在
のところ約２．５４ｍｍに限定されていることである。
リード間隔が約２．５４ｍｍより短かい非標準部品があ
るが、より精巧な特殊工具が必要となる。さらに、組立
て速度は、リード間隔が約２．５４ｍｍのパッケージに
比較して低下する。
【０００４】現在、ＰＴＨ取付け技術を使用したいくつ
かのパッケージが市販されている。デュアル・インライ
ン・パッケージ（ＤＩＰ）は、パッケージの反対側に１
列の外部リードを有し、このパッケージは印刷回路板上
に平らに取り付けられる。ＤＩＰは、たとえば外部リー
ドが６４本以下の、ピンアウトの少ない集積回路にきわ
めて一般に使用されている。ＤＩＰは、外部リードの数
と、ピッチ約２．５４ｍｍという要件のため、パッケー
ジの寸法が増大するので、外部リードの少ない応用分野
のみに限定される。
かのパッケージが市販されている。デュアル・インライ
ン・パッケージ（ＤＩＰ）は、パッケージの反対側に１
列の外部リードを有し、このパッケージは印刷回路板上
に平らに取り付けられる。ＤＩＰは、たとえば外部リー
ドが６４本以下の、ピンアウトの少ない集積回路にきわ
めて一般に使用されている。ＤＩＰは、外部リードの数
と、ピッチ約２．５４ｍｍという要件のため、パッケー
ジの寸法が増大するので、外部リードの少ない応用分野
のみに限定される。
【０００５】ＰＴＨ技術における一定のパッケージ寸法
に対する外部リードの数は、ピン・グリッド・アレイ
（ＰＧＡ）を使用することにより、さらに増加させるこ
とができる。ＰＧＡ上の外部リードは、パッケージの底
部から突き出している。業界の標準の工具と組立て方法
により、ピン間のピッチは依然約２．５４ｍｍにする必
要があるが、パッケージの底面により多くのピンを設け
ることができる。このパッケージング技術は、必要とす
る外部ピンが１００本を超える応用分野に有用である。
しかし、ＰＴＨ技術で使用するＰＧＡは、印刷回路板を
貫通する穴により、配線トレースの密度が、特に多層の
配線トレースを使用する印刷回路板では減少するため、
他の欠点がある。配線トレース密度と、外部リード間隔
の制限は、共に面実装技術（ＳＭＴ）の使用により改善
される。
に対する外部リードの数は、ピン・グリッド・アレイ
（ＰＧＡ）を使用することにより、さらに増加させるこ
とができる。ＰＧＡ上の外部リードは、パッケージの底
部から突き出している。業界の標準の工具と組立て方法
により、ピン間のピッチは依然約２．５４ｍｍにする必
要があるが、パッケージの底面により多くのピンを設け
ることができる。このパッケージング技術は、必要とす
る外部ピンが１００本を超える応用分野に有用である。
しかし、ＰＴＨ技術で使用するＰＧＡは、印刷回路板を
貫通する穴により、配線トレースの密度が、特に多層の
配線トレースを使用する印刷回路板では減少するため、
他の欠点がある。配線トレース密度と、外部リード間隔
の制限は、共に面実装技術（ＳＭＴ）の使用により改善
される。
【０００６】ＳＭＴパッケージの外部リードが印刷回路
板上面の配線トレースに取り付けられ、したがって印刷
回路板に穴をあける必要がなくなり、そのため多層印刷
回路板中の配線トレースの密度がさらに改善される。約
２．５４ｍｍという外部リード間隔の制限は、自動取付
け工具の要件が変わってくるため、約１．２７ｍｍに減
少する。チップ・キャリア・パッケージは、ＳＭＴで使
用されるパッケージの１つの例である。チップ・キャリ
アは、一般に外部リードがパッケージの４辺すべてから
突き出した、四角形の平坦なパッケージで、外部リード
のピッチは一般に約１．２７ｍｍである。その結果、チ
ップ・キャリアは、必要とする外部リードの数が２００
本を超える応用分野に有用である。
板上面の配線トレースに取り付けられ、したがって印刷
回路板に穴をあける必要がなくなり、そのため多層印刷
回路板中の配線トレースの密度がさらに改善される。約
２．５４ｍｍという外部リード間隔の制限は、自動取付
け工具の要件が変わってくるため、約１．２７ｍｍに減
少する。チップ・キャリア・パッケージは、ＳＭＴで使
用されるパッケージの１つの例である。チップ・キャリ
アは、一般に外部リードがパッケージの４辺すべてから
突き出した、四角形の平坦なパッケージで、外部リード
のピッチは一般に約１．２７ｍｍである。その結果、チ
ップ・キャリアは、必要とする外部リードの数が２００
本を超える応用分野に有用である。
【０００７】パッケージの４辺すべてにリードを有する
集積回路の樹脂成形パッケージは、米国特許第４６９８
６６０号明細書に記載されている。パッケージの底部に
溝が設けられ、各リードは尖端が対応する溝に入って、
パッケージの下で曲げることができる。パッケージの外
部リードは、パッケージ自体が印刷回路板に接触しない
ように印刷回路板に取り付けられ（スタンドオフ距
離）、パッケージの放熱が改善される。米国特許第４４
６３２１７号明細書には、プラスチック面実装パッケー
ジで、より高い外部リード密度を実現したことが記載さ
れている。上記の特許では、パッケージの４辺のそれぞ
れに２列ずつピンを設け、２列の外部リードのうちの第
１列を第２列の間のノッチ中に置くことが教示されてい
る。１列中の各外部リードは、約１．２７ｍｍ間隔であ
るが、第１列中のリードと第２列中のリードとのピッチ
は、わずかに約０．６４ｍｍである。
集積回路の樹脂成形パッケージは、米国特許第４６９８
６６０号明細書に記載されている。パッケージの底部に
溝が設けられ、各リードは尖端が対応する溝に入って、
パッケージの下で曲げることができる。パッケージの外
部リードは、パッケージ自体が印刷回路板に接触しない
ように印刷回路板に取り付けられ（スタンドオフ距
離）、パッケージの放熱が改善される。米国特許第４４
６３２１７号明細書には、プラスチック面実装パッケー
ジで、より高い外部リード密度を実現したことが記載さ
れている。上記の特許では、パッケージの４辺のそれぞ
れに２列ずつピンを設け、２列の外部リードのうちの第
１列を第２列の間のノッチ中に置くことが教示されてい
る。１列中の各外部リードは、約１．２７ｍｍ間隔であ
るが、第１列中のリードと第２列中のリードとのピッチ
は、わずかに約０．６４ｍｍである。
【０００８】半導体メモリのパッケージングにはさらに
別の問題がある。メモリは通常、コストを低減するため
に、プラスチックＤＩＰ中にパッケージングされ、ＰＴ
Ｈとして取り付けられている。単一の回路上に集積でき
るビットまたはメモリ・セルの数は、トランジスタの寸
法が減少し続けるにつれて絶えず増大してきている。し
かし、新しいメモリの世代ごとに、すなわち４メガビッ
トから１６メガビット（１回路当り数百万ビット）とな
るにつれて、少なくとも２本の外部リードがさらに必要
となる。１メモリ・チップ当りのビット数が増えるだけ
でなく、単一の印刷回路板上に取付けできるメモリ・チ
ップの数も増え、単一の回路板に２４６メガバイトのも
のもまれではない。回路板上のチップの数を増やすため
に、パッケージを縁部で取り付け、外部リードをパッケ
ージの縁部から突き出させて、パッケージ当り必要な印
刷回路板の表面積を減少させることが有利である。さら
に、外部リードを交互に反対方向に曲げて、ＰＴＨ自動
挿入工具から見た外部リードの有効ピッチを減少させる
ことができる。しかし、リード間隔は、依然として将来
のメモリ・デバイスを経済的に収納することのできない
間隔に限定される。
別の問題がある。メモリは通常、コストを低減するため
に、プラスチックＤＩＰ中にパッケージングされ、ＰＴ
Ｈとして取り付けられている。単一の回路上に集積でき
るビットまたはメモリ・セルの数は、トランジスタの寸
法が減少し続けるにつれて絶えず増大してきている。し
かし、新しいメモリの世代ごとに、すなわち４メガビッ
トから１６メガビット（１回路当り数百万ビット）とな
るにつれて、少なくとも２本の外部リードがさらに必要
となる。１メモリ・チップ当りのビット数が増えるだけ
でなく、単一の印刷回路板上に取付けできるメモリ・チ
ップの数も増え、単一の回路板に２４６メガバイトのも
のもまれではない。回路板上のチップの数を増やすため
に、パッケージを縁部で取り付け、外部リードをパッケ
ージの縁部から突き出させて、パッケージ当り必要な印
刷回路板の表面積を減少させることが有利である。さら
に、外部リードを交互に反対方向に曲げて、ＰＴＨ自動
挿入工具から見た外部リードの有効ピッチを減少させる
ことができる。しかし、リード間隔は、依然として将来
のメモリ・デバイスを経済的に収納することのできない
間隔に限定される。
【０００９】メモリの世代が新しくなり、外部リードの
数が１本増えるごとに、パッケージの長さをさらに約
１．２７ｍｍ増大させなければならず、その結果パッケ
ージの寸法は外部リードの数で決まるようになる。縁部
で接続したパッケージでも、パッケージのすべての辺に
外部リードを有すること、または１辺あたり２列の外部
リードを設けることによる利点はない。したがって、将
来の寸法が増大したメモリ・デバイスには、印刷回路板
上のメモリ密度を更に減少させるチップ・キャリア等、
代替のさらに高価なパッケージングの形状が必要にな
る。
数が１本増えるごとに、パッケージの長さをさらに約
１．２７ｍｍ増大させなければならず、その結果パッケ
ージの寸法は外部リードの数で決まるようになる。縁部
で接続したパッケージでも、パッケージのすべての辺に
外部リードを有すること、または１辺あたり２列の外部
リードを設けることによる利点はない。したがって、将
来の寸法が増大したメモリ・デバイスには、印刷回路板
上のメモリ密度を更に減少させるチップ・キャリア等、
代替のさらに高価なパッケージングの形状が必要にな
る。
【００１０】したがって、将来の世代のメモリ用の、外
部リードの数を増大させることができ、パッケージの寸
法が外部リードの数ではなくてメモリの寸法によって決
定される、縁部接続パッケージが必要である。
部リードの数を増大させることができ、パッケージの寸
法が外部リードの数ではなくてメモリの寸法によって決
定される、縁部接続パッケージが必要である。
【００１１】
【発明が解決しようとする課題】この発明の目的は、外
部リード密度が改善された縁部接続パッケージを提供す
ることにある。この発明の他の目的は、印刷回路板上の
集積回路密度を増大させる縁部接続パッケージを提供す
ることにある。この発明の他の目的は、増大したメモリ
集積回路を収納できる、面実装縁部接続のパッケージを
提供することにある。
部リード密度が改善された縁部接続パッケージを提供す
ることにある。この発明の他の目的は、印刷回路板上の
集積回路密度を増大させる縁部接続パッケージを提供す
ることにある。この発明の他の目的は、増大したメモリ
集積回路を収納できる、面実装縁部接続のパッケージを
提供することにある。
【００１２】
【課題を解決するための手段】この発明の上記その他の
目的は、上面および下面、ならびに第１および第２の実
質的に平行な側面を有する封入容器と、複数の外部リー
ドとを含む、面実装縁部接続半導体デバイス・パッケー
ジによって達成される。上記複数の外部リードは、少な
くとも１個の半導体デバイスに接触し、半導体デバイス
・パッケージの下面から延び、互いに所定の間隔で配置
され、交互に反対の方向に曲げられる。この結果、外部
リードを、現在の自動パッケージ取付け工具が扱えるピ
ッチの半分のピッチで、パッケージの底部から出すこと
ができる。
目的は、上面および下面、ならびに第１および第２の実
質的に平行な側面を有する封入容器と、複数の外部リー
ドとを含む、面実装縁部接続半導体デバイス・パッケー
ジによって達成される。上記複数の外部リードは、少な
くとも１個の半導体デバイスに接触し、半導体デバイス
・パッケージの下面から延び、互いに所定の間隔で配置
され、交互に反対の方向に曲げられる。この結果、外部
リードを、現在の自動パッケージ取付け工具が扱えるピ
ッチの半分のピッチで、パッケージの底部から出すこと
ができる。
【００１３】
【実施例】図１は、複数のＳＯＪ型外部リード４および
６を有する縁部接続パッケージ２の斜視図である。図２
は、複数のガルウィング型リード４’および６’を有す
る縁部接続パッケージ２’の斜視図である。図２の縁部
接続パッケージ２’の同様の部分は、図１で使用した番
号にダッシュを付けて示す。
６を有する縁部接続パッケージ２の斜視図である。図２
は、複数のガルウィング型リード４’および６’を有す
る縁部接続パッケージ２’の斜視図である。図２の縁部
接続パッケージ２’の同様の部分は、図１で使用した番
号にダッシュを付けて示す。
【００１４】縁部接続パッケージ２が、印刷回路板（Ｐ
ＣＢ）１２に取り付けられている。複数の外部ＳＯＪリ
ード４および６が、縁部接続パッケージ２の下辺の中央
から突き出している。縁部接続パッケージ２の下辺はＶ
型をしているが、これはこの発明を限定するものではな
く、下辺は他の形状、たとえば平坦であってもよい。複
数の外部ＳＯＪリード４は左に曲げられ、複数の外部Ｓ
ＯＪリード６は右に曲げられ、したがって複数の外部Ｓ
ＯＪリード４および６は交互に反対方向に曲げられてい
る。
ＣＢ）１２に取り付けられている。複数の外部ＳＯＪリ
ード４および６が、縁部接続パッケージ２の下辺の中央
から突き出している。縁部接続パッケージ２の下辺はＶ
型をしているが、これはこの発明を限定するものではな
く、下辺は他の形状、たとえば平坦であってもよい。複
数の外部ＳＯＪリード４は左に曲げられ、複数の外部Ｓ
ＯＪリード６は右に曲げられ、したがって複数の外部Ｓ
ＯＪリード４および６は交互に反対方向に曲げられてい
る。
【００１５】複数の外部ＳＯＪリード４および６は、所
定の間隔、たとえば約０．６４ｍｍ間隔で設けられてい
る。したがって、複数の外部リード４は、ピッチが約
１．２７ｍｍであり、複数の外部ＳＯＪリード６は、同
様にピッチが約１．２７ｍｍである。この方法の利点
は、１個の縁部接続パッケージに２倍の外部リードが設
けられ、しかも外部リード間隔として所定の間隔、たと
えば約１．２７ｍｍの間隔が必要な現在の自動パッケー
ジ取付け工具が使用できることである。ＳＯＪ型の外部
リードは、通常、気相はんだ付け技術により印刷回路板
１２に取り付けられる。その結果、ビット数が増大し、
したがって外部リードの数が増大したメモリ回路を、縁
部接続パッケージ２に実装することができる。
定の間隔、たとえば約０．６４ｍｍ間隔で設けられてい
る。したがって、複数の外部リード４は、ピッチが約
１．２７ｍｍであり、複数の外部ＳＯＪリード６は、同
様にピッチが約１．２７ｍｍである。この方法の利点
は、１個の縁部接続パッケージに２倍の外部リードが設
けられ、しかも外部リード間隔として所定の間隔、たと
えば約１．２７ｍｍの間隔が必要な現在の自動パッケー
ジ取付け工具が使用できることである。ＳＯＪ型の外部
リードは、通常、気相はんだ付け技術により印刷回路板
１２に取り付けられる。その結果、ビット数が増大し、
したがって外部リードの数が増大したメモリ回路を、縁
部接続パッケージ２に実装することができる。
【００１６】さらに、メモリ・チップを収納するのに十
分な外部ＳＯＪリード４および６があるため、単一の縁
部接続パッケージ２に２個以上のメモリ・チップを実装
することもできる。また、縁部接続パッケージ２は、印
刷回路板１２に面する縁部が１つだけであるため、メモ
リ回路を収納するのに２面が利用できるとともに、依然
として十分な放熱が可能である。
分な外部ＳＯＪリード４および６があるため、単一の縁
部接続パッケージ２に２個以上のメモリ・チップを実装
することもできる。また、縁部接続パッケージ２は、印
刷回路板１２に面する縁部が１つだけであるため、メモ
リ回路を収納するのに２面が利用できるとともに、依然
として十分な放熱が可能である。
【００１７】メモリ回路８が縁部接続パッケージ２の上
面に接続され、メモリ回路１０が縁部接続パッケージ２
の下面に接続されている。この発明の好ましい実施例
は、メモリ回路を封入しているが、他種の回路、たとえ
ば論理回路も封入することができる。複数の外部ＳＯＪ
リード４および６は、メモリ回路８および１０に電気的
に接続されている。複数の外部ＳＯＪリード４の１本は
メモリ回路８に接続され、複数の外部ＳＯＪリード６の
１本はメモリ回路１０に接続され、それぞれ各メモリ回
路８および１０を選択する（すなわちスタンドバイ・モ
ードから出る）ことを目的とする。メモリ回路８または
１０の一方だけを活動状態にすることにより、縁部接続
パッケージ２の電力消費量を減少させることができる。
面に接続され、メモリ回路１０が縁部接続パッケージ２
の下面に接続されている。この発明の好ましい実施例
は、メモリ回路を封入しているが、他種の回路、たとえ
ば論理回路も封入することができる。複数の外部ＳＯＪ
リード４および６は、メモリ回路８および１０に電気的
に接続されている。複数の外部ＳＯＪリード４の１本は
メモリ回路８に接続され、複数の外部ＳＯＪリード６の
１本はメモリ回路１０に接続され、それぞれ各メモリ回
路８および１０を選択する（すなわちスタンドバイ・モ
ードから出る）ことを目的とする。メモリ回路８または
１０の一方だけを活動状態にすることにより、縁部接続
パッケージ２の電力消費量を減少させることができる。
【００１８】図２の縁部接続パッケージ２’は、複数の
外部リード４’および６’がガルウィング型であること
を除き、図１の縁部接続パッケージ２と類似している。
ガルウィング型の外部リードは、通常、レーザ型のはん
だ付け技術により、印刷回路板１２’に取り付けられ
る。縁部接続パッケージ２および２’はいずれも、現在
の縁部接続パッケージに比較して２倍の外部リードを設
けることができる。したがって、より大きいメモリ・ア
レイを収納できるだけでなく、より広いビット・アーキ
テクチャも可能になる。この発明を利用して、たとえ
ば、４、８、または１６ビットの出力バスを有する大型
のメモリ・アレイが実現できる。
外部リード４’および６’がガルウィング型であること
を除き、図１の縁部接続パッケージ２と類似している。
ガルウィング型の外部リードは、通常、レーザ型のはん
だ付け技術により、印刷回路板１２’に取り付けられ
る。縁部接続パッケージ２および２’はいずれも、現在
の縁部接続パッケージに比較して２倍の外部リードを設
けることができる。したがって、より大きいメモリ・ア
レイを収納できるだけでなく、より広いビット・アーキ
テクチャも可能になる。この発明を利用して、たとえ
ば、４、８、または１６ビットの出力バスを有する大型
のメモリ・アレイが実現できる。
【００１９】
【発明の効果】この発明によれば、外部リード密度が改
善された縁部接続パッケージを提供することができる。
善された縁部接続パッケージを提供することができる。
【図１】この発明による面実装縁部接続半導体デバイス
・パッケージの１実施例の斜視図である。
・パッケージの１実施例の斜視図である。
【図２】この発明による、ガルウィング・リードを有す
る面実装縁部接続半導体デバイス・パッケージの他の実
施例の斜視図である。
る面実装縁部接続半導体デバイス・パッケージの他の実
施例の斜視図である。
２、２’ 縁部接続パッケージ ４、４’ 外部リード ６、６’ 外部リード ８、８’ メモリ回路 １０、１０’ メモリ回路 １２、１２’ 印刷回路板
Claims (16)
- 【請求項１】上面および下面、ならびに第１および第２
の実質的に平行な側面を有する封入容器と、 少なくとも１個の半導体デバイスに接触し、上記の下面
から延びる、互いに所定の間隔を置いて配置された複数
の外部リードとを有し、 上記複数の外部リードが、交互に反対の方向に曲げられ
ることを特徴とする、 少なくとも１つの半導体デバイスを封入するための面実
装縁部接続半導体デバイス・パッケージ。 - 【請求項２】上記複数の外部リードが、ＳＯＪ型である
ことを特徴とする、請求項１記載の面実装縁部接続半導
体デバイス・パッケージ。 - 【請求項３】上記複数の外部リードが、ガルウィング型
であることを特徴とする、請求項１記載の面実装縁部接
続半導体デバイス・パッケージ。 - 【請求項４】上記の少なくとも１個の半導体デバイス
が、上記第１の側面に取り付けられ、別の半導体デバイ
スが上記第２の側面に取り付けられることを特徴とす
る、請求項１記載の面実装縁部接続半導体デバイス・パ
ッケージ。 - 【請求項５】上記の所定の間隔が、ほぼ０．６４ｍｍに
等しいことを特徴とする、請求項４記載の面実装縁部接
続半導体デバイス・パッケージ。 - 【請求項６】それぞれ第１および第２の集積回路を取り
付ける第１および第２の表面、ならびに複数の側面を有
する本体と、 上記第１および第２の集積回路に接触し、上記複数の側
面の第１の側面から延びる、所定の間隔を置いて配置さ
れた複数の外部リードとを有し、 上記複数の外部リードが、交互に反対の方向に曲げられ
ることを特徴とする、 背面合わせに取り付けた第１および第２の集積回路を収
納するための面実装縁部接続集積回路パッケージ。 - 【請求項７】上記の所定の間隔が、ほぼ０．６４ｍｍで
あることを特徴とする、請求項６記載の面実装縁部接続
集積回路パッケージ。 - 【請求項８】上記複数の外部リードが、ＳＯＪ型である
ことを特徴とする、請求項７記載の面実装縁部接続集積
回路パッケージ。 - 【請求項９】上記複数の外部リードが、ガルウィング型
であることを特徴とする、請求項７記載の面実装縁部接
続集積回路パッケージ。 - 【請求項１０】上記複数の外部リードの少なくとも１本
が、スタンドバイ・モードの選択のために、上記第１お
よび第２の集積回路に接続されることを特徴とする、請
求項７記載の面実装縁部接続集積回路パッケージ。 - 【請求項１１】第１の集積回路と、 第２の集積回路と、 それぞれ上記第１および第２の集積回路を取り付ける第
１および第２の表面、ならびに複数の側面を有する本体
と、 上記第１および第２の集積回路に接触し、上記複数の側
面の第１の側面から延びる、所定の間隔を置いて配置さ
れた複数の外部リードとを有し、 上記複数の外部リードが、交互に反対の方向に曲げられ
ることを特徴とする、 面実装縁部接続集積回路パッケージ。 - 【請求項１２】上記第１および第２の集積回路が、メモ
リ・デバイスであることを特徴とする、請求項１１記載
の面実装縁部接続集積回路パッケージ。 - 【請求項１３】上記の所定の間隔が、ほぼ０．６４ｍｍ
に等しいことを特徴とする、請求項１２記載の面実装縁
部接続集積回路パッケージ。 - 【請求項１４】上記複数のリードのうちの第１および第
２の外部リードが、それぞれ上記第１および第２のメモ
リ・デバイスを選択的に使用可能にするために、第１お
よび第２のメモリ・デバイスに接続されることを特徴と
する、請求項１３記載の面実装縁部接続集積回路パッケ
ージ。 - 【請求項１５】上記複数の外部リードが、ＳＯＪ型であ
ることを特徴とする、請求項１４記載の面実装縁部接続
集積回路パッケージ。 - 【請求項１６】上記複数の外部リードが、ガルウィング
型であることを特徴とする、請求項１４記載の面実装縁
部接続集積回路パッケージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US57010990A | 1990-08-15 | 1990-08-15 | |
| US570109 | 1990-08-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06318664A true JPH06318664A (ja) | 1994-11-15 |
Family
ID=24278267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162415A Pending JPH06318664A (ja) | 1990-08-15 | 1991-06-07 | 面実装縁部接続パッケージ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0471471A1 (ja) |
| JP (1) | JPH06318664A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8184138B2 (en) | 2008-04-16 | 2012-05-22 | Illinois Tool Works Inc. | Ribbon guide for thermal printers and method of installation |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5867057A (ja) * | 1981-10-16 | 1983-04-21 | Nec Corp | 半導体装置 |
| JPS60208850A (ja) * | 1984-03-28 | 1985-10-21 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | アレイモジユ−ル |
| JPS62291155A (ja) * | 1986-06-11 | 1987-12-17 | Nec Corp | ハイブリツドｉｃ |
| JPH0266965A (ja) * | 1988-08-31 | 1990-03-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH02110960A (ja) * | 1988-04-08 | 1990-04-24 | Hitachi Ltd | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4967262A (en) * | 1989-11-06 | 1990-10-30 | Micron Technology, Inc. | Gull-wing zig-zag inline lead package having end-of-package anchoring pins |
-
1991
- 1991-06-07 JP JP3162415A patent/JPH06318664A/ja active Pending
- 1991-07-30 EP EP91306984A patent/EP0471471A1/en not_active Withdrawn
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0471471A1 (en) | 1992-02-19 |
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