JPH06315270A - Output circuit for pwm inverter - Google Patents
Output circuit for pwm inverterInfo
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- JPH06315270A JPH06315270A JP5097581A JP9758193A JPH06315270A JP H06315270 A JPH06315270 A JP H06315270A JP 5097581 A JP5097581 A JP 5097581A JP 9758193 A JP9758193 A JP 9758193A JP H06315270 A JPH06315270 A JP H06315270A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は電動機のコイル電圧をP
WM制御するPWMインバータのパワー回路に関するも
のである。PWMは、Pulse Width Mod
ulationの略で、モータ制御の分野において広く
利用されている技術である。The present invention relates to the coil voltage of an electric motor,
The present invention relates to a power circuit of a PWM inverter for WM control. PWM is a Pulse Width Mod
It is an abbreviation for "Ulation" and is a technique widely used in the field of motor control.
【0002】[0002]
【従来の技術】近年、PWMインバータが急速に普及し
広くモータ制御に利用されている。2. Description of the Related Art In recent years, PWM inverters have rapidly spread and are widely used for motor control.
【0003】図18は一般的なPWMインバータの構成
を示す略線図で、三相PWMインバータを例にとって示
している。一般的にPWMインバータでは使用する電動
機の相数に応じてPWMインバータ用出力回路53の数
が異なるが、その基本動作は同じである。FIG. 18 is a schematic diagram showing the structure of a general PWM inverter, and shows a three-phase PWM inverter as an example. Generally, in the PWM inverter, the number of output circuits 53 for the PWM inverter differs depending on the number of phases of the motor used, but the basic operation is the same.
【0004】図18において一般的な三相PWMインバ
ータの構成を説明する。まず、周波数電圧設定手段58
に電動機60に供給する三相交流電圧波形の基本周波数
と実効電圧値がセットされる。次にPWM制御回路59
は、周波数電圧設定手段58に設定された情報をもとに
内部で三相PWM信号を発生し、スイッチング指令信号
42,61および62として出力する。このスイッチン
グ指令信号42,61および62は、電動機巻線端子5
2,63および64をそれぞれ直流主電源14のプラス
端子に接続するか、またはマイナス端子に接続するかを
指令する2値信号である。また、このスイッチング指令
信号42または61または62の周波数はPWMキャリ
ア周波数と呼ばれ、通常電動機60に供給する三相交流
電圧波形の基本周波数の10倍以上の値をとる。The structure of a general three-phase PWM inverter will be described with reference to FIG. First, the frequency voltage setting means 58
The basic frequency and the effective voltage value of the three-phase AC voltage waveform supplied to the electric motor 60 are set at. Next, the PWM control circuit 59
Generates a three-phase PWM signal internally based on the information set in the frequency voltage setting means 58 and outputs it as switching command signals 42, 61 and 62. The switching command signals 42, 61 and 62 are applied to the motor winding terminal 5
It is a binary signal for instructing whether 2, 63 and 64 are connected to the positive terminal or the negative terminal of the DC main power supply 14, respectively. The frequency of the switching command signal 42, 61, or 62 is called the PWM carrier frequency, and takes a value 10 times or more the basic frequency of the three-phase AC voltage waveform normally supplied to the electric motor 60.
【0005】一般的に、電動機に供給する三相交流電圧
波形の基本周波数が0Hz〜200Hz程度で、PWMキャ
リア周波数が2kHz〜20kHz程度のものが多い。電動
機解放信号156は、電動機をフリーラン状態とするか
否かを指令する2値信号である。フリーラン状態とは電
動機巻線端子52,63および64のすべてを直流主電
源14のプラス端子にもマイナス端子にも接続しない状
態で、何らかのトラブルが発生した場合等においてこの
状態とし、電動機および制御装置を保護するのが一般的
である。Generally, the three-phase AC voltage waveform supplied to the motor has a fundamental frequency of about 0 Hz to 200 Hz and a PWM carrier frequency of about 2 kHz to 20 kHz. The electric motor release signal 156 is a binary signal that gives an instruction as to whether or not the electric motor should be in the free-run state. The free-run state is a state in which all of the motor winding terminals 52, 63 and 64 are not connected to either the positive terminal or the negative terminal of the DC main power supply 14, and when some trouble occurs, this state is set, and the motor and the control are controlled. It is common to protect the device.
【0006】PWMインバータ用出力回路53は、スイ
ッチング指令信号42または61または62にしたがっ
て電動機巻線端子52または63または64を直流主電
源14のプラス端子またはマイナス端子に接続制御する
半導体スイッチ回路である。また、電動機解放信号15
6がフリーラン状態を指令している場合には、スイッチ
ング指令信号42または61または62にかかわらず電
動機巻線端子52または63または64を直流主電源1
4のプラス端子にもマイナス端子にも接続しないように
構成されている。一般的に直流主電源はAC100Vを
整流平滑したDC140V程度のものや、AC200V
を整流平滑したDC280V程度のものが多い。The PWM inverter output circuit 53 is a semiconductor switch circuit for controlling connection of the motor winding terminal 52, 63 or 64 to the plus or minus terminal of the DC main power supply 14 according to the switching command signal 42, 61 or 62. . Also, the motor release signal 15
6 is instructing the free running state, the motor winding terminal 52 or 63 or 64 is connected to the DC main power source 1 regardless of the switching command signal 42, 61 or 62.
It is configured so as not to be connected to the positive terminal or the negative terminal of No. 4. Generally, the main DC power supply is a DC140V rectified and smoothed AC100V or AC200V.
Most of them are DC 280V that is rectified and smoothed.
【0007】以下に従来のPWMインバータ用出力回路
について説明する。図19は従来のPWMインバータ用
出力回路の構成を示すものである。A conventional output circuit for a PWM inverter will be described below. FIG. 19 shows a configuration of a conventional PWM inverter output circuit.
【0008】図19において、65は論理反転手段でス
イッチング指令信号42の正負論理を反転し反転スイッ
チング信号80を出力する。157と158は論理積手
段で、電動機解放信号156とスイッチング指令信号4
2の論理積をとった結果を上アームスイッチング信号1
59として出力し、電動機解放信号156と反転スイッ
チング信号80の論理積をとった結果を下アームスイッ
チング信号160として出力する。In FIG. 19, a logic inverting means 65 inverts the positive / negative logic of the switching command signal 42 and outputs an inverted switching signal 80. 157 and 158 are AND means, which are the motor release signal 156 and the switching command signal 4
The result of logical product of 2 is the upper arm switching signal 1
59, and the result of taking the logical product of the motor release signal 156 and the inverted switching signal 80 is output as the lower arm switching signal 160.
【0009】66と67はオンディレイ回路で、上アー
ムスイッチング信号159と下アームスイッチング信号
160の立ち上がりエッジをそれぞれオンディレイ時間
TDだけ遅らせて上アーム制御信号81または下アーム
制御信号82を出力する。68と69はベースドライブ
回路で、68は上アーム制御信号81に対応してパワー
トランジスタ70をONまたはOFFさせ、69は下ア
ーム制御信号82に対応してパワートランジスタ71を
ONまたはOFFさせるように構成されている。Reference numerals 66 and 67 denote on-delay circuits, which output the upper arm control signal 81 or the lower arm control signal 82 by delaying the rising edges of the upper arm switching signal 159 and the lower arm switching signal 160 respectively by the on delay time TD. 68 and 69 are base drive circuits, 68 is for turning on or off the power transistor 70 in response to the upper arm control signal 81, and 69 is for turning on or off the power transistor 71 in response to the lower arm control signal 82. It is configured.
【0010】すなわち、上アーム制御信号81が‘H’
レベルになるとホトカプラ72の出力トランジスタがO
Nし、これによりトランジスタ74がONし、これによ
りトランジスタ76がOFFすることによりパワートラ
ンジスタ70がONする。逆に上アーム制御信号81が
‘L’レベルになるとホトカプラ72の出力トランジス
タがOFFし、これによりトランジスタ74もOFF
し、これによりトランジスタ76がONすることにより
パワートランジスタ70がOFFする。That is, the upper arm control signal 81 is "H".
When the level becomes high, the output transistor of the photocoupler 72 becomes O.
N, which turns on the transistor 74, which turns off the transistor 76, turning on the power transistor 70. On the contrary, when the upper arm control signal 81 becomes the “L” level, the output transistor of the photocoupler 72 is turned off, which turns off the transistor 74.
Then, the transistor 76 is turned on, and the power transistor 70 is turned off.
【0011】このベースドライブ回路は、他に実開昭5
7−42589号公報や特開昭59−178980号公
報に記載されているもの等があるが、基本的に図19記
載のベースドライブ回路68および69と同様の作用を
行い置換可能である。[0011] This base drive circuit is also used in the actual development 5
There are those described in Japanese Patent Application Laid-Open No. 7-42589 and Japanese Patent Application Laid-Open No. 59-178980, but basically the same operation as the base drive circuits 68 and 69 shown in FIG.
【0012】以上のように構成されたPWMインバータ
用出力回路について、以下その動作について説明する。The operation of the PWM inverter output circuit configured as described above will be described below.
【0013】まず、電動機解放信号156が‘L’レベ
ル、つまりフリーラン状態を指令している場合について
考察すると、スイッチング指令信号42が‘L’レベル
でも‘H’レベルでもパワートランジスタ70およびパ
ワートランジスタ71はOFF状態となることがわか
る。First, considering the case where the motor release signal 156 is instructing the "L" level, that is, the free-run state, the power transistor 70 and the power transistor 70 are in both the "L" level and the "H" level of the switching command signal 42. It can be seen that 71 is in the OFF state.
【0014】以下、電動機解放信号156が‘H’レベ
ル、つまりフリーランでない状態を指令している場合に
ついて説明する。Hereinafter, the case where the motor release signal 156 is instructing the "H" level, that is, the state in which the motor is not free running will be described.
【0015】図20は、図19のPWMインバータ用出
力回路の内部の信号を示す図で、まずスイッチング指令
信号42が‘L’レベルから‘H’レベルに変化する
と、オンディレイ回路66はオンディレイ時間TDだけ
遅れて上アーム制御信号81を‘L’レベルから‘H’
レベルに変化させる。上アーム制御信号81を‘H’レ
ベルにするとパワートランジスタ70がONするが、そ
の間にはベースドライブ回路68とパワートランジスタ
70の動作遅れ時間TX1が存在する。この動作遅れ時
間TX1はパワートランジスタ70の温度やコレクタを
流れる電流値の変化により変動し、またベースドライブ
回路を構成する部品やパワートランジスタのバラツキや
経年変化によっても変化する。FIG. 20 is a diagram showing signals inside the output circuit for the PWM inverter shown in FIG. 19. First, when the switching command signal 42 changes from the'L 'level to the'H' level, the on-delay circuit 66 turns on-delay. The upper arm control signal 81 is changed from “L” level to “H” with a delay of time TD.
Change to a level. When the upper arm control signal 81 is set to the “H” level, the power transistor 70 is turned on, but there is an operation delay time TX1 of the base drive circuit 68 and the power transistor 70 between them. The operation delay time TX1 changes depending on the temperature of the power transistor 70 and the change of the current value flowing through the collector, and also changes due to variations and secular changes of the components forming the base drive circuit and the power transistor.
【0016】また、スイッチング指令信号42が‘L’
レベルから‘H’レベルに変化すると、反転スイッチン
グ信号80は‘H’レベルから‘L’レベルに変化し、
オンディレイ回路67は下アーム制御信号82をほとん
ど時間遅れなしに‘L’レベルにする。下アーム制御信
号82を‘L’レベルにするとパワートランジスタ71
がOFFするが、その間にはベースドライブ回路69と
パワートランジスタ71の動作遅れ時間TY2が存在す
る。この動作遅れ時間TY2はパワートランジスタ71
の温度やコレクタを流れる電流値の変化により変動し、
またベースドライブ回路を構成する部品やパワートラン
ジスタのバラツキや経年変化によっても変化する。Further, the switching command signal 42 is "L".
When the level changes to the'H 'level, the inverted switching signal 80 changes from the'H' level to the'L 'level,
The on-delay circuit 67 sets the lower arm control signal 82 to the'L 'level with almost no time delay. When the lower arm control signal 82 is set to the “L” level, the power transistor 71
Is turned off, but there is an operation delay time TY2 of the base drive circuit 69 and the power transistor 71 in the meantime. This operation delay time TY2 depends on the power transistor 71.
Fluctuates due to changes in the temperature of the
It also changes due to variations and aging of the components that make up the base drive circuit and power transistors.
【0017】次にスイッチング指令信号42が‘H’レ
ベルから‘L’レベルに変化すると、オンディレイ回路
66は上アーム制御信号81をほとんど時間遅れなしに
‘L’レベルにし、パワートランジスタ70はOFFす
るが、その間にはベースドライブ回路68とパワートラ
ンジスタ70の動作遅れ時間TY1が存在する。Next, when the switching command signal 42 changes from the "H" level to the "L" level, the on-delay circuit 66 sets the upper arm control signal 81 to the "L" level with almost no time delay, and the power transistor 70 is turned off. However, there is an operation delay time TY1 of the base drive circuit 68 and the power transistor 70 between them.
【0018】また、スイッチング指令信号42が‘H’
レベルから‘L’レベルに変化すると、反転スイッチン
グ信号80は‘L’レベルから‘H’レベルに変化し、
オンディレイ回路67はオンディレイ時間TDだけ遅れ
て下アーム制御信号82を‘L’レベルから‘H’レベ
ルに変化する。下アーム制御信号82を‘H’レベルに
するとパワートランジスタ71がONするが、その間に
はベースドライブ回路69とパワートランジスタ71の
動作遅れ時間TX2が存在する。Further, the switching command signal 42 is "H".
When the level changes to the'L 'level, the inverted switching signal 80 changes from the'L' level to the'H 'level,
The on-delay circuit 67 changes the lower arm control signal 82 from the “L” level to the “H” level with a delay of the on-delay time TD. When the lower arm control signal 82 is set to the'H 'level, the power transistor 71 is turned on, but there is an operation delay time TX2 between the base drive circuit 69 and the power transistor 71 in the meantime.
【0019】ここで、動作遅れ時間TX1または動作遅
れ時間TX2と、動作遅れ時間TY1または動作遅れ時
間TY2を比較すると、一般的に動作遅れ時間TX1ま
たはTX2より動作遅れ時間TY1またはTY2のほう
が長くなる傾向がある。動作遅れ時間TX1および動作
遅れ時間TX2の最悪条件を考慮した上での最短の値を
TXWとし、動作遅れ時間TY1および動作遅れ時間T
Y2の最悪条件を考慮した上での最長の値をTYWとす
ると、通常オンディレイ時間TDはTYWからTXWを
差し引いた値に多少の余裕を加えた時間に設定される。When the operation delay time TX1 or the operation delay time TX2 is compared with the operation delay time TY1 or the operation delay time TY2, the operation delay time TY1 or TY2 is generally longer than the operation delay time TX1 or TX2. Tend. The shortest value of the operation delay time TX1 and the operation delay time TX2 considering the worst condition is TXW, and the operation delay time TY1 and the operation delay time T are set.
When the longest value of Y2 in consideration of the worst condition is TYW, the normal on-delay time TD is set to a value obtained by subtracting TXW from TYW with some margin.
【0020】通常、オンディレイ時間TDはバイポーラ
タイプのパワートランジスタを使用したもので10〜5
0マイクロ秒程度に設定され、IGBTを使用したもの
で5〜30マイクロ秒程度に設定され、MOSタイプの
パワーMOS−FETを使用したもので2〜10マイク
ロ秒程度に設定される。これにより、スイッチング指令
信号42が‘H’レベルから‘L’レベルに変化した時
や‘L’レベルから‘H’レベルに変化したときに、パ
ワートランジスタ70とパワートランジスタ71が同時
にON状態となり直流主電源14のプラス端子とマイナ
ス端子が短絡状態となることを防止している。Usually, the on-delay time TD is 10 to 5 for a bipolar type power transistor.
The time is set to about 0 microseconds, the one using an IGBT is set to about 5 to 30 microseconds, and the one using a MOS type power MOS-FET is set to about 2 to 10 microseconds. As a result, when the switching command signal 42 changes from the “H” level to the “L” level or from the “L” level to the “H” level, the power transistor 70 and the power transistor 71 are turned on at the same time. The positive terminal and the negative terminal of the main power supply 14 are prevented from being short-circuited.
【0021】以上より、スイッチング指令信号42と電
動機巻線端子電圧51の状態とに着目して考察すると、
まずスイッチング指令信号42が‘L’レベルに固定し
ている時はパワートランジスタ70がOFF状態でパワ
ートランジスタ71がON状態となっているため電動機
巻線端子52は直流主電源14のマイナス端子に接続さ
れることになり、またスイッチング指令信号42が
‘H’レベルに固定している時はパワートランジスタ7
0がON状態でパワートランジスタ71がOFF状態と
なっているため電動機巻線端子52は直流主電源14の
プラス端子に接続されることになる。From the above, considering the switching command signal 42 and the state of the motor winding terminal voltage 51,
First, when the switching command signal 42 is fixed at the “L” level, the power transistor 70 is in the OFF state and the power transistor 71 is in the ON state, so the motor winding terminal 52 is connected to the negative terminal of the DC main power supply 14. In addition, when the switching command signal 42 is fixed at the "H" level, the power transistor 7
Since 0 is ON and the power transistor 71 is OFF, the motor winding terminal 52 is connected to the positive terminal of the DC main power supply 14.
【0022】[0022]
【発明が解決しようとする課題】しかしながら上記従来
の構成では、電動機解放信号156が‘H’レベル、つ
まりフリーランでない状態を指令している際に、スイッ
チング指令信号42が‘L’レベルから‘H’レベルに
変化した時や‘H’レベルから‘L’レベルに変化した
時に、ある時間パワートランジスタ70とパワートラン
ジスタ71が両方OFFした状態となり、これが電動機
巻線端子52を電圧制御する上での制御誤差となる。こ
の制御誤差は、電動機の発生トルクや回転速度の変動を
招き、また電動機の騒音振動も大きくするという問題点
を有していた。However, in the above-mentioned conventional configuration, when the motor release signal 156 is instructing the "H" level, that is, the state in which the motor is not free running, the switching command signal 42 changes from the "L" level to the "L" level. When the H'level is changed or the'H 'level is changed to the'L' level, both the power transistor 70 and the power transistor 71 are turned off for a certain period of time, which causes voltage control of the motor winding terminal 52. Control error. This control error has a problem in that it causes fluctuations in torque and rotational speed of the electric motor, and also increases noise and vibration of the electric motor.
【0023】これをさらに詳しく説明する。図19およ
び図20において、スイッチング指令信号42が‘L’
レベルから‘H’レベルに変化した時や‘H’レベルか
ら‘L’レベルに変化した時には、ONしていたパワー
トランジスタをまずOFFさせた後OFFしていたパワ
ートランジスタをONさせる。したがって、ある時間パ
ワートランジスタ70とパワートランジスタ71が両方
OFFした状態となる。この状態をフローティング状態
と呼び、この時間をフローティング時間TZと呼んでい
る。一般的にフローティング時間TZはオンディレイ時
間TDの1/2〜2/3程度である場合が多い。This will be described in more detail. 19 and 20, the switching command signal 42 is'L '.
When the level changes to the “H” level or when the “H” level changes to the “L” level, the power transistor that has been turned on is first turned off and then the power transistor that has been turned off is turned on. Therefore, both the power transistor 70 and the power transistor 71 are turned off for a certain period of time. This state is called a floating state, and this time is called a floating time TZ. Generally, the floating time TZ is often about 1/2 to 2/3 of the on-delay time TD.
【0024】一般的に電動機のPWM制御は本来、電動
機巻線端子を直流主電源のプラス端子とマイナス端子に
交互に接続し、そのプラス端子に接続する時間とマイナ
ス端子に接続する時間の比率に応じて電動機巻線端子の
平均電圧を制御しようとするものである。したがって、
直流主電源14の電圧を一定とした場合において、スイ
ッチング指令信号42の‘H’レベルと‘L’レベルの
時間の比率に応じて電動機巻線端子52の平均電圧を一
義的に制御できることが理想である。Generally, the PWM control of an electric motor is essentially such that the electric motor winding terminals are alternately connected to the positive terminal and the negative terminal of the DC main power supply, and the ratio of the time of connecting to the positive terminal to the time of connecting to the negative terminal is set. Accordingly, the average voltage of the motor winding terminals is controlled. Therefore,
It is ideal that the average voltage of the motor winding terminal 52 can be uniquely controlled according to the time ratio of the “H” level and the “L” level of the switching command signal 42 when the voltage of the DC main power supply 14 is constant. Is.
【0025】しかしながら従来のPWMインバータ用出
力回路においては、フローティング状態が存在するため
電動機巻線端子を流れる電流の方向により電動機巻線端
子の平均電圧が変動する。すなわち、電動機巻線端子5
2よりPWMインバータ用出力回路53に電流が流入す
る方向に電流が流れている状態でフローティング状態に
なるとダイオード78が導通し、電動機巻線端子52は
直流主電源14のプラス端子に接続された状態となる。
この状態を図20の電動機巻線端子電圧51Aに示す。However, in the conventional output circuit for the PWM inverter, since the floating state exists, the average voltage of the motor winding terminal varies depending on the direction of the current flowing through the motor winding terminal. That is, the motor winding terminal 5
The diode 78 becomes conductive when the current is flowing in the direction in which the current flows into the PWM inverter output circuit 53 from 2 and the motor winding terminal 52 is connected to the positive terminal of the DC main power supply 14. Becomes
This state is shown by the motor winding terminal voltage 51A in FIG.
【0026】逆に、フローティング状態においてPWM
インバータ用出力回路53より電動機巻線端子52に電
流が流出する方向に電流が流れると、ダイオード79が
導通し電動機巻線端子52は直流主電源14のマイナス
端子に接続された状態となる。この状態を図20の電動
機巻線端子電圧51Bに示す。またフローティング状態
において、電動機巻線端子52に電流が流れていない状
態では、電動機巻線端子52の電圧は電動機60の内部
で発生する誘起電圧等より定まる電圧となる。On the contrary, in the floating state, PWM
When current flows from the inverter output circuit 53 to the electric motor winding terminal 52, the diode 79 conducts and the electric motor winding terminal 52 is connected to the negative terminal of the DC main power supply 14. This state is shown in the motor winding terminal voltage 51B of FIG. Further, in the floating state, when no current flows in the motor winding terminal 52, the voltage of the motor winding terminal 52 becomes a voltage determined by the induced voltage generated inside the motor 60.
【0027】以上のように、フローティング状態がある
ためにスイッチング指令信号42と電動機巻線端子52
の平均電圧が一義的に定まらず制御誤差を生じる。通
常、電動機巻線端子52を流れる電流は交流で電流の方
向が変化するため、それに応じて制御誤差も変化し、電
動機60の発生トルクや回転速度の変動が生じる。フロ
ーティング状態をなくし、フローティング時間を0にす
ることによりこの問題は解決できるが、従来のPWMイ
ンバータ用出力回路においては直流主電源14のプラス
端子とマイナス端子の短絡状態が生じ実際には不可能で
ある。As described above, the switching command signal 42 and the motor winding terminal 52 are present because of the floating state.
The average voltage of is not uniquely determined and causes a control error. Normally, the current flowing through the motor winding terminal 52 is an alternating current, and the direction of the current changes. Therefore, the control error also changes accordingly, and the torque generated or the rotation speed of the motor 60 fluctuates. Although this problem can be solved by eliminating the floating state and setting the floating time to 0, in the conventional output circuit for the PWM inverter, a short-circuited state between the plus terminal and the minus terminal of the DC main power supply 14 occurs, which is actually impossible. is there.
【0028】さらに、パワートランジスタがONまたは
OFFする際に電気ノイズが発生するが、特にこれを小
さくしたい用途においてはパワートランジスタのベース
とエミッタ間にコンデンサを接続する等の方法でスイッ
チングスピードを遅くする場合がある。しかし、これに
より動作遅れ時間TX1,TX2,TY1およびTY2
のバラツキが非常に大きくなり、フローティング時間を
さらに大きくせざるをえない。したがって制御誤差が大
きくなり、結果としてスイッチングスピードをあまり遅
くできない。Further, electric noise is generated when the power transistor is turned on or off, and particularly in applications where it is desired to reduce it, the switching speed is slowed by connecting a capacitor between the base and emitter of the power transistor. There are cases. However, this causes the operation delay times TX1, TX2, TY1 and TY2.
The fluctuations of the above will become so large that the floating time must be increased further. Therefore, the control error becomes large, and as a result, the switching speed cannot be reduced so much.
【0029】また、図19のパワートランジスタ70と
パワートランジスタ71をそれぞれIGBTに置き換え
たタイプの従来のPWMインバータ用出力回路や図19
のパワートランジスタ70とパワートランジスタ71を
それぞれパワーMOS−FETに置き換えたタイプの従
来のPWMインバータ用出力回路もあるが、動作は全く
図19に示すPWMインバータ用出力回路と同じであり
フローティング状態を有する。Further, the output circuit for the conventional PWM inverter of the type in which the power transistor 70 and the power transistor 71 in FIG. 19 are replaced with IGBTs respectively, and FIG.
There is also a conventional PWM inverter output circuit in which the power transistor 70 and the power transistor 71 are replaced with power MOS-FETs, but the operation is exactly the same as that of the PWM inverter output circuit shown in FIG. 19 and has a floating state. .
【0030】本発明は上記の問題点を解決することを目
的とするもので、フローティング状態を本質的になくし
フローティング時間が0で、スイッチング指令信号と電
動機巻線端子の平均電圧が一義的に定まることにより制
御誤差を生じず、かつ消費電力の少ないPWMインバー
タ用出力回路を安価に提供することを目的とする。An object of the present invention is to solve the above problems. The floating state is essentially eliminated, the floating time is zero, and the switching command signal and the average voltage of the motor winding terminals are uniquely determined. Accordingly, it is an object of the present invention to provide a PWM inverter output circuit that does not cause a control error and consumes less power at low cost.
【0031】[0031]
【課題を解決するための手段】この目的を達成するため
に本発明のPWMインバータ用出力回路は、Nチャンネ
ルタイプの第1のIGBTと、Pチャンネルタイプの第
2のIGBTと、第1および第2のダイオードと、電流
出力端子を有し前記電流出力端子より流出する電流を制
御する電流制御手段1と、電流入力端子を有し前記電流
入力端子より流入する電流を制御する電流制御手段2
と、直流主電源とを備え、第1のIGBTのコレクタと
第1のダイオードのカソードと前記直流主電源のプラス
端子を接続し、第2のIGBTのコレクタと第2のダイ
オードのアノードと前記直流主電源のマイナス端子を接
続し、第1のIGBTのエミッタと第1のダイオードの
アノードと第2のIGBTのエミッタと第2のダイオー
ドのカソードを接続し、第1のIGBTのゲートと第2
のIGBTのゲートと前記電流制御手段1の電流出力端
子と前記電流制御手段2の電流入力端子を接続し、第1
または第2のIGBTのゲートとエミッタ間に抵抗と正
および負の双方向の電圧に対してツェナー現象を有する
電圧リミット手段を並列に接続した構成としている。In order to achieve this object, a PWM inverter output circuit according to the present invention comprises an N-channel type first IGBT, a P-channel type second IGBT, a first and a second IGBT. 2, a current control means 1 having a current output terminal for controlling a current flowing out from the current output terminal, and a current control means 2 having a current input terminal for controlling a current flowing in from the current input terminal.
And a DC main power supply, and connecting the collector of the first IGBT, the cathode of the first diode and the positive terminal of the DC main power supply, and the collector of the second IGBT, the anode of the second diode and the DC The negative terminal of the main power source is connected, the emitter of the first IGBT, the anode of the first diode, the emitter of the second IGBT and the cathode of the second diode are connected, and the gate of the first IGBT and the second IGBT are connected.
The gate of the IGBT, the current output terminal of the current control means 1 and the current input terminal of the current control means 2 are connected,
Alternatively, a resistor and a voltage limiter having a Zener phenomenon for positive and negative bidirectional voltages are connected in parallel between the gate and the emitter of the second IGBT.
【0032】[0032]
【作用】この構成によって、本質的に第1および第2の
IGBTが同時にON状態となることがなく安全で、か
つフローティング時間も本質的に0であるため非常に制
御誤差が小さく、かつ消費電力の少ないPWMインバー
タ用出力回路が実現できる。With this structure, the first and second IGBTs are essentially safe because they are not simultaneously turned on, and the floating time is essentially 0, so that the control error is very small and the power consumption is low. A PWM inverter output circuit with less power consumption can be realized.
【0033】[0033]
(実施例1)以下本発明の一実施例について、図面を参
照しながら説明する。(Embodiment 1) An embodiment of the present invention will be described below with reference to the drawings.
【0034】図1において、1はNチャンネルタイプの
IGBT、2はPチャンネルタイプのIGBT、5およ
び6はダイオード、125および126は電流制御手
段、109は信号処理手段、14は直流主電源、15お
よび16は直流電源、105は抵抗、97は電圧リミッ
ト手段でツェナーダイオード95および96で構成され
ている。In FIG. 1, 1 is an N-channel type IGBT, 2 is a P-channel type IGBT, 5 and 6 are diodes, 125 and 126 are current control means, 109 is a signal processing means, 14 is a DC main power supply, and 15 Reference numerals 16 and 16 denote a DC power source, reference numeral 105 denotes a resistor, reference numeral 97 denotes a voltage limiter, which is composed of Zener diodes 95 and 96.
【0035】以上のように構成されたPWMインバータ
用出力回路について、その動作を説明する。The operation of the PWM inverter output circuit configured as described above will be described.
【0036】65は論理反転手段で、スイッチング指令
信号42を論理反転した結果を反転スイッチング信号8
0として出力する。106と107は論理積否定手段
で、106は電動機解放信号156と反転スイッチング
信号80の論理積否定をとった結果を出力し、107は
電動機解放信号156とスイッチング指令信号42の論
理積否定をとった結果を出力する。Reference numeral 65 is a logic inverting means, which inverts the result of logically inverting the switching command signal 42.
Output as 0. Reference numerals 106 and 107 denote logical product negating means, 106 outputs a result of taking the logical product negation of the motor release signal 156 and the inverted switching signal 80, and 107 takes the logical product negation of the motor release signal 156 and the switching command signal 42. Output the result.
【0037】ここで説明を簡単にするために、まず電動
機解放信号156が‘H’レベル、つまりフリーランで
ない状態を指令している場合についてすべて説明し、最
後に電動機解放信号156が‘L’レベル、つまりフリ
ーラン状態を指令している場合についての説明をつけ加
えることにする。To simplify the explanation, all the cases in which the motor release signal 156 commands the "H" level, that is, the state where the motor is not free running, will be described. Finally, the motor release signal 156 will be "L". I will add a description of the case where the level, that is, the free-run state is commanded.
【0038】まず、電流制御手段125および電流制御
手段126の動作を図2(a)を用いて詳しく説明す
る。First, the operation of the current control means 125 and the current control means 126 will be described in detail with reference to FIG.
【0039】PNPタイプのトランジスタ119のベー
ス信号123はスイッチング指令信号42を論理積否定
手段107とホトカプラ115と論理反転手段111を
通して発生させる。このベース信号123は、スイッチ
ング指令信号42が‘L’レベルの場合に例えば直流電
源15のプラス端子と同電位、‘H’レベルの場合に例
えば直流電源15のプラス端子より5V低い電位とす
る。The base signal 123 of the PNP type transistor 119 generates the switching command signal 42 through the logical product negating means 107, the photocoupler 115 and the logical inverting means 111. The base signal 123 has, for example, the same potential as the plus terminal of the DC power supply 15 when the switching command signal 42 is at the “L” level, and has a potential 5 V lower than the plus terminal of the DC power supply 15 when at the “H” level.
【0040】次に、PチャンネルタイプのMOS−FE
T120のゲート信号124はスイッチング指令信号4
2を論理積否定手段107とホトカプラ115と論理反
転手段112および113と信号遅延手段114を通し
て発生させる。このゲート信号124はスイッチング指
令信号42を遅延時間TAだけ遅らせたもので、‘L’
レベルをMOS−FET120を十分にONさせること
のできる電圧とし、‘H’レベルをMOS−FET12
0を十分にOFFさせることのできる電圧とする。Next, a P-channel type MOS-FE
The gate signal 124 of T120 is the switching command signal 4
2 is generated through the logical product negating means 107, the photocoupler 115, the logical inverting means 112 and 113, and the signal delay means 114. This gate signal 124 is obtained by delaying the switching command signal 42 by the delay time TA, and is'L '.
The level is set to a voltage that can sufficiently turn on the MOS-FET 120, and the “H” level is set to the MOS-FET 12
The voltage is set so that 0 can be sufficiently turned off.
【0041】トランジスタ119はエミッタホロワ型の
回路構成をとり、ベース信号123の電位が直流電源1
5のプラス端子の電位に比べ約0.7V以上低くなると
エミッタに接続された抵抗の値とそれに印加される電圧
で定まる電流がほぼコレクタ電流49として流れ、ベー
ス信号123の電位と直流電源15のプラス端子の電位
との差が約0.7V以下の場合にはコレクタ電流49は
0となる。The transistor 119 has an emitter follower type circuit configuration, and the potential of the base signal 123 is the DC power source 1.
When it becomes lower than the potential of the positive terminal of No. 5 by about 0.7 V or more, a current determined by the value of the resistor connected to the emitter and the voltage applied thereto flows as a collector current 49, and the potential of the base signal 123 and the DC power supply 15 are reduced. When the difference from the positive terminal potential is about 0.7 V or less, the collector current 49 becomes zero.
【0042】MOS−FET120はトランジスタ11
9のエミッタに接続された抵抗の値を切り換える働きを
しており、トランジスタ119のベース信号の電位が直
流電源15のプラス端子の電位に比べ約0.7V以上低
い状態でMOS−FET120がONするとトランジス
タ119のコレクタ電流49を大きくする作用がある。The MOS-FET 120 is the transistor 11
When the MOS-FET 120 is turned on in the state where the potential of the base signal of the transistor 119 is lower than the potential of the plus terminal of the DC power source 15 by about 0.7 V or more, it functions to switch the value of the resistor connected to the emitter of the transistor 9. It has the effect of increasing the collector current 49 of the transistor 119.
【0043】ここで、スイッチング指令信号42とコレ
クタ電流49の関係を考察すると、スイッチング指令信
号42が‘L’レベルの時にはコレクタ電流49は0
で、次に、スイッチング指令信号42が‘H’レベルに
変化してから遅延時間TAが経過するまでコレクタ電流
49は比較的大きな電流値となり、次に比較的小さな電
流値となり、スイッチング指令信号42が‘L’レベル
になるとコレクタ電流49は0となる。Considering the relationship between the switching command signal 42 and the collector current 49, the collector current 49 is 0 when the switching command signal 42 is at the “L” level.
Then, next, the collector current 49 has a relatively large current value until the delay time TA elapses after the switching command signal 42 changes to the “H” level, and then has a relatively small current value. Becomes "L" level, the collector current 49 becomes zero.
【0044】また、NPNタイプのトランジスタ29の
ベース信号45はスイッチング指令信号42を論理反転
手段65および23と論理積否定手段106を通して発
生させる。このベース信号45はスイッチング指令信号
42を論理反転した信号とほぼ同じで、‘L’レベルが
例えば0V、‘H’レベルが例えば5Vの値をとるもの
とする。Further, the base signal 45 of the NPN type transistor 29 causes the switching command signal 42 to be generated through the logical inversion means 65 and 23 and the logical product negation means 106. The base signal 45 is substantially the same as the signal obtained by logically inverting the switching command signal 42, and the value of the'L 'level is 0V and the value of the'H' level is 5V, for example.
【0045】次に、NチャンネルタイプのMOS−FE
T31のゲート信号46はスイッチング指令信号42を
論理反転手段65,24および25と論理積否定手段1
06と信号遅延手段27を通して発生させる。Next, N-channel type MOS-FE
The gate signal 46 of T31 converts the switching command signal 42 to the logical inversion means 65, 24 and 25 and the logical product negation means 1.
06 through the signal delay means 27.
【0046】このゲート信号46はスイッチング指令信
号42を遅延時間TBだけ遅らせたもので、‘L’レベ
ルをMOS−FET31を十分にOFFさせることので
きる電圧とし、‘H’レベルをMOS−FET31を十
分にONさせることのできる電圧とする。The gate signal 46 is obtained by delaying the switching command signal 42 by the delay time TB. The "L" level is set to a voltage that can sufficiently turn off the MOS-FET 31, and the "H" level is set to the MOS-FET 31. It should be a voltage that can be sufficiently turned on.
【0047】トランジスタ29はエミッタホロワ型の回
路構成をとり、ベース信号45が約0.7V以上になる
とベース信号45の電圧とエミッタに接続された抵抗の
値で定まるコレクタ電流48が流れ、ベース信号45が
約0.7V以下の場合にはコレクタ電流48は0とな
る。MOS−FET31はトランジスタ29のエミッタ
に接続された抵抗の値を切り換える働きをしており、ト
ランジスタ29のベース信号が約0.7V以上でMOS
−FET31がONするとトランジスタ29のコレクタ
電流48を大きくする作用がある。The transistor 29 has an emitter follower type circuit configuration, and when the base signal 45 becomes about 0.7 V or more, a collector current 48 determined by the voltage of the base signal 45 and the value of the resistance connected to the emitter flows, and the base signal 45. Is about 0.7 V or less, the collector current 48 becomes zero. The MOS-FET 31 has a function of switching the value of the resistor connected to the emitter of the transistor 29. When the base signal of the transistor 29 is about 0.7 V or more, the MOS-FET 31 is a MOS.
When the FET 31 is turned on, it has the effect of increasing the collector current 48 of the transistor 29.
【0048】ここで、スイッチング指令信号42とコレ
クタ電流48の関係を考察すると、スイッチング指令信
号42が‘H’レベルの時にはコレクタ電流48は0
で、次にスイッチング指令信号42が‘L’レベルに変
化してから遅延時間TBが経過するまでコレクタ電流4
8は比較的大きな電流値となり、次に比較的小さな電流
値となり、スイッチング指令信号42が‘H’レベルに
なるとコレクタ電流48は0となる。Considering the relationship between the switching command signal 42 and the collector current 48, the collector current 48 is 0 when the switching command signal 42 is at the “H” level.
Then, until the delay time TB elapses after the switching command signal 42 changes to the “L” level, the collector current 4
8 has a relatively large current value, and then has a relatively small current value. When the switching command signal 42 reaches the'H 'level, the collector current 48 becomes zero.
【0049】これらを整理すると、スイッチング指令信
号42にしたがって、コレクタ電流49が第1の電流値
164としコレクタ電流48が第7の電流値170とす
る第1の状態と、コレクタ電流49が第2の電流値16
5としコレクタ電流48が第8の電流値171とする第
2の状態と、コレクタ電流49が第5の電流値168と
しコレクタ電流48が第3の電流値166とする第3の
状態と、コレクタ電流49が第6の電流値169としコ
レクタ電流48が第4の電流値167とする第4の状態
を有し、第1の状態から順に第4の状態を繰り返し実現
していることがわかる。ただし、本実施例においては、
第5の電流値168,第6の電流値169,第7の電流
値170,第8の電流値171を0としている。In summary, in accordance with the switching command signal 42, the collector current 49 has the first current value 164 and the collector current 48 has the seventh current value 170, and the collector current 49 has the second state. Current value of 16
5 and the collector current 48 has the eighth current value 171 in the second state, and the collector current 49 has the fifth current value 168 and the collector current 48 has the third current value 166 in the third state. It can be seen that there is a fourth state in which the current 49 has the sixth current value 169 and the collector current 48 has the fourth current value 167, and the fourth state is repeatedly realized in order from the first state. However, in this embodiment,
The fifth current value 168, the sixth current value 169, the seventh current value 170, and the eighth current value 171 are set to 0.
【0050】以上が電流制御手段125および126の
動作についての説明である。次に、電圧リミット手段9
7の働きについて述べる。The above is the description of the operation of the current control means 125 and 126. Next, the voltage limiting means 9
Describe the function of 7.
【0051】ツェナーダイオード95および96で構成
された電圧リミット手段97は、電流制御手段125の
トランジスタ119が飽和しないようにトランジスタ1
19のコレクタ電圧の上限を制限する働きをしていると
同時にIGBT1および2のゲート電圧の上限を制限す
る働きをしている。また、ツェナーダイオード95およ
び96で構成された電圧リミット手段97は、電流制御
手段126のトランジスタ29が飽和しないようにトラ
ンジスタ29のコレクタ電圧の下限を制限する働きをし
ていると同時にIGBT1および2のゲート電圧の下限
を制限する働きをしている。The voltage limiting means 97 composed of the Zener diodes 95 and 96 prevents the transistor 119 of the current control means 125 from being saturated.
It acts to limit the upper limit of the collector voltage of 19 and at the same time acts to limit the upper limit of the gate voltage of the IGBTs 1 and 2. Further, the voltage limiting means 97 composed of the Zener diodes 95 and 96 functions to limit the lower limit of the collector voltage of the transistor 29 of the current control means 126 so that the transistor 29 of the current control means 126 is not saturated, and at the same time, the IGBTs 1 and 2 have the same structure. It works to limit the lower limit of the gate voltage.
【0052】ここで、IGBT1および2のゲート電圧
の上限はIGBT1が十分にONできえる電圧で、かつ
IGBT2が十分にOFFできえる電圧で、かつIGB
T1および2のゲートとエミッタ間の耐圧を越えない値
とする必要がある。また、IGBT1および2のゲート
電圧の下限はIGBT2が十分にONできえる電圧で、
かつIGBT1が十分にOFFできえる電圧で、かつI
GBT1および2のゲートとエミッタ間の耐圧を越えな
い値とする必要がある。Here, the upper limits of the gate voltages of the IGBTs 1 and 2 are such that the IGBT 1 can be sufficiently turned on, and the IGBT 2 can be sufficiently turned off, and the IGBT is
It is necessary to use a value that does not exceed the breakdown voltage between the gate and the emitter of T1 and T2. The lower limit of the gate voltage of the IGBT1 and the IGBT2 is a voltage at which the IGBT2 can be sufficiently turned on,
And a voltage at which the IGBT 1 can be turned off sufficiently, and I
It is necessary to use a value that does not exceed the breakdown voltage between the gate and emitter of the GBTs 1 and 2.
【0053】一般的にNチャンネルタイプのIGBTの
ゲートとエミッタ間の耐圧は±20V〜±30V程度の
ものが多く、またコレクタとエミッタ間の導通を開始す
るゲート電圧しきい値はエミッタ電圧を基準に+1V〜
+5V程度のものが多い。一方PチャンネルタイプのI
GBTのゲートとエミッタ間の耐圧は±20V〜±30
V程度のものが多く、またコレクタとエミッタ間の導通
を開始するゲート電圧しきい値はエミッタ電圧を基準に
−1V〜−5V程度のものが多い。Generally, the breakdown voltage between the gate and the emitter of an N-channel type IGBT is often ± 20 V to ± 30 V, and the gate voltage threshold for starting the conduction between the collector and the emitter is based on the emitter voltage. + 1V ~
Many are about + 5V. On the other hand, P channel type I
The breakdown voltage between the gate and emitter of GBT is ± 20V to ± 30
Most of them are about V, and the gate voltage threshold for starting conduction between the collector and the emitter is often about -1V to -5V based on the emitter voltage.
【0054】ここで、スイッチング指令信号42と直流
主電源14のマイナス端子を基準にしたゲート信号電圧
50の関係を図3に示す。Here, the relationship between the switching command signal 42 and the gate signal voltage 50 based on the negative terminal of the DC main power supply 14 is shown in FIG.
【0055】まず、スイッチング指令信号42が‘L’
レベルから‘H’レベルに変化すると、トランジスタ1
19のコレクタ電流49が流れ、ゲート信号電圧50は
急上昇しツェナーダイオード95および96が導通した
時点で電圧が固定される。このゲート信号電圧50が上
昇するに必要な上昇時間TRは、IGBT1および2や
ツェナーダイオード95および96等に含まれる静電容
量とコレクタ電流49との関係より定まる。またツェナ
ーダイオード95および96が導通している状態におい
ては、ゲート信号電圧50が大きく変化しないため、コ
レクタ電流49を非常に小さな電流としてもその電圧を
維持でき、実際には抵抗105を流れる電流値以上に設
定すれば十分である。したがって、信号遅延手段114
の遅延時間TAを上昇時間TRよりやや大きい程度に設
定しておけば上昇時間TRを小さくでき、かつトランジ
スタ119や抵抗122等の電力損失も最小限にでき
る。First, the switching command signal 42 is "L".
When the level changes to'H 'level, transistor 1
The collector current 49 of 19 flows, the gate signal voltage 50 suddenly rises, and the voltage is fixed when the Zener diodes 95 and 96 become conductive. The rising time TR required for the gate signal voltage 50 to rise is determined by the relationship between the capacitances contained in the IGBTs 1 and 2, the Zener diodes 95 and 96, and the collector current 49. Further, in the state where the Zener diodes 95 and 96 are conducting, since the gate signal voltage 50 does not change significantly, the collector current 49 can be maintained at that voltage even if it is a very small current. The above settings are sufficient. Therefore, the signal delay means 114
If the delay time TA is set to be slightly larger than the rising time TR, the rising time TR can be reduced and the power loss of the transistor 119, the resistor 122, etc. can be minimized.
【0056】次に、スイッチング指令信号42が‘H’
レベルから‘L’レベルに変化すると、トランジスタ2
9のコレクタ電流48が流れゲート信号電圧50は急下
降し、ツェナーダイオード95および96が導通した時
点で電圧が固定される。このゲート信号電圧50が下降
するのに必要な時間TFは、IGBT1および2やツェ
ナーダイオード95および96等に含まれる静電容量と
コレクタ電流48との関係より定まる。Next, the switching command signal 42 is "H".
When the level changes to'L 'level, transistor 2
The collector current 48 of 9 flows and the gate signal voltage 50 suddenly drops, and the voltage is fixed when the Zener diodes 95 and 96 become conductive. The time TF required for the gate signal voltage 50 to fall is determined by the relationship between the capacitances contained in the IGBTs 1 and 2, the Zener diodes 95 and 96, and the collector current 48.
【0057】また、ツェナーダイオード95および96
が導通している状態においてはゲート信号電圧50が大
きく変化しないため、コレクタ電流48を非常に小さな
電流としてもその電圧を維持でき、実際には抵抗105
を流れる電流値以上に設定すれば十分である。したがっ
て、信号遅延手段27の遅延時間TBを下降時間TFよ
りやや大きい程度に設定しておけば下降時間TFを小さ
くでき、かつトランジスタ29や抵抗35等の電力損失
も最小限にできる。Further, Zener diodes 95 and 96
Since the gate signal voltage 50 does not change significantly in the state where the current is conducting, even if the collector current 48 is set to a very small current, the voltage can be maintained, and in reality, the resistor 105
It suffices to set it to a value equal to or higher than the current value flowing through. Therefore, if the delay time TB of the signal delay means 27 is set to be slightly larger than the fall time TF, the fall time TF can be reduced, and the power loss of the transistor 29, the resistor 35, etc. can be minimized.
【0058】次に、IGBT1および2の動作を説明す
る。IGBT1および2はゲートとエミッタがそれぞれ
共通接続しているため、ゲート信号電圧50が電動機巻
線端子電圧51よりもIGBT1のゲート電圧しきい値
以上高くなるとIGBT1はコレクタからエミッタに向
かって電流を流し始め、逆にゲート信号電圧50が電動
機巻線端子電圧51よりもIGBT2のゲート電圧しき
い値以上低くなるとIGBT2はエミッタからコレクタ
に向かって電流を流し始める。したがって、ゲート信号
電圧50と電動機巻線端子電圧51の電位差は常に一定
の範囲内に入り、かつIGBT1および2が同時に電流
を流して直流主電源14のプラス端子とマイナス端子が
短絡状態となることが本質的にありえない。Next, the operation of the IGBTs 1 and 2 will be described. Since the gates and the emitters of the IGBTs 1 and 2 are commonly connected to each other, when the gate signal voltage 50 becomes higher than the motor winding terminal voltage 51 by the gate voltage threshold value of the IGBT 1 or more, the IGBT 1 causes a current to flow from the collector to the emitter. On the contrary, when the gate signal voltage 50 becomes lower than the motor winding terminal voltage 51 by the gate voltage threshold value of the IGBT 2 or more, the IGBT 2 starts to flow current from the emitter to the collector. Therefore, the potential difference between the gate signal voltage 50 and the motor winding terminal voltage 51 is always within a certain range, and the IGBTs 1 and 2 simultaneously pass currents to short-circuit the positive and negative terminals of the DC main power supply 14. Is essentially impossible.
【0059】次に、ダイオード5および6の働きについ
て述べる。一般的に電動機巻線の簡易等価回路は抵抗と
インダクタンスと誘起電圧に相当する電圧源が直列に接
続したものとして表される。したがって、純抵抗負荷と
は異なり電動機巻線端子52に印加した電圧により一義
的に電動機巻線端子52を流れる電流の方向が定まら
ず、IGBT1がONでかつIGBT2がOFFでかつ
電動機巻線端子52から電動機に電流が流出しているA
の状態と、IGBT1がONでかつIGBT2がOFF
でかつ電動機巻線端子52に電動機から電流が流入して
いるBの状態と、IGBT1がOFFでかつIGBT2
がONでかつ電動機巻線端子52に電動機から電流が流
入しているCの状態と、IGBT1がOFFでかつIG
BT2がONでかつ電動機巻線端子52から電動機に電
流が流出しているDの状態の4つの状態を有する。Next, the functions of the diodes 5 and 6 will be described. Generally, a simple equivalent circuit of a motor winding is expressed as a resistance, an inductance, and a voltage source corresponding to an induced voltage connected in series. Therefore, unlike the pure resistance load, the direction of the current flowing through the motor winding terminal 52 is not uniquely determined by the voltage applied to the motor winding terminal 52, and the IGBT1 is ON and the IGBT2 is OFF and the motor winding terminal 52 is A is flowing from the motor to the motor
State, IGBT1 is ON and IGBT2 is OFF
And the state of B in which the electric current is flowing from the electric motor to the electric motor winding terminal 52, and the IGBT1 is OFF and the IGBT2 is
Is ON, the current is flowing from the motor to the motor winding terminal 52, and the IGBT 1 is OFF and the IG
It has four states, that is, the state in which the BT2 is ON and the current flows from the motor winding terminal 52 to the motor.
【0060】まずAの状態においては、電動機巻線端子
52を流れる電流はIGBT1を流れることがわかる。
またCの状態においては、電動機巻線端子52を流れる
電流はIGBT2を流れることがわかる。またBの状態
とDの状態については、電動機巻線端子52を流れる電
流はダイオード5およびダイオード6をそれぞれ流れる
ことがわかる。First, in the state A, it can be seen that the current flowing through the motor winding terminal 52 flows through the IGBT 1.
Further, it can be seen that in the state of C, the current flowing through the motor winding terminal 52 flows through the IGBT 2. Further, regarding the state B and the state D, it can be seen that the current flowing through the motor winding terminal 52 flows through the diode 5 and the diode 6, respectively.
【0061】ここでBの状態における電動機巻線端子電
圧51は、電動機巻線端子52を流れる電流により上昇
し、ダイオード5が導通した時点で固定されることがわ
かる。このダイオード5の逆回復時間trrが長いとス
イッチング損失が増大するため、なるべくダイオード5
は逆回復時間の短いものを選定することが好ましい。Here, it can be seen that the motor winding terminal voltage 51 in the state B rises due to the current flowing through the motor winding terminal 52 and is fixed when the diode 5 becomes conductive. If the reverse recovery time trr of the diode 5 is long, switching loss increases.
It is preferable to select one having a short reverse recovery time.
【0062】同様に、Dの状態における電動機巻線端子
電圧51は、電動機巻線端子52を流れる電流により下
降し、ダイオード6が導通した時点で固定される。この
ダイオード6の逆回復時間trrが長いとスイッチング
損失が増大するため、なるべくダイオード6は逆回復時
間の短いものを選定することが好ましい。Similarly, the motor winding terminal voltage 51 in the D state is lowered by the current flowing through the motor winding terminal 52, and is fixed when the diode 6 becomes conductive. If the reverse recovery time trr of the diode 6 is long, switching loss increases. Therefore, it is preferable to select the diode 6 having a short reverse recovery time as much as possible.
【0063】以上の説明によりスイッチング指令信号4
2を‘H’レベルにすると電動機巻線端子52が直流主
電源14のプラス端子に接続されることがわかる。ま
た、スイッチング指令信号42を‘L’レベルにすると
電動機巻線端子52が直流主電源14のマイナス端子に
接続され、スイッチング指令信号42を‘H’レベルか
ら‘L’レベルに変化させた時や‘L’レベルから
‘H’レベルに変化させた時においてもフローティング
時間が本質的に0である構成であることがわかる。From the above description, the switching command signal 4
It can be seen that when 2 is set to the'H 'level, the motor winding terminal 52 is connected to the plus terminal of the DC main power supply 14. Further, when the switching command signal 42 is set to the “L” level, the motor winding terminal 52 is connected to the negative terminal of the DC main power supply 14, and when the switching command signal 42 is changed from the “H” level to the “L” level, It can be seen that the floating time is essentially 0 even when the level is changed from the “L” level to the “H” level.
【0064】さらに、トランジスタ119のコレクタ電
流49とトランジスタ29のコレクタ電流48の電流値
を変えることにより、ゲート信号電圧50の上昇時間T
Rおよび下降時間TFをある程度の範囲内で自由に設定
でき、これにともなって電動機巻線端子電圧51の上昇
時間および下降時間もある程度の範囲内で自由に設定で
きるという長所を有する。通常、電動機巻線端子電圧5
1の上昇時間および下降時間は小さくするほどIGBT
1およびIGBT2等の電力損失が小さくできるため好
ましいが、電気雑音が大きくなるという欠点がある。し
たがって、電気雑音を特に小さくしたい用途ではあえて
電動機巻線端子電圧51の上昇時間および下降時間を大
きくすることが必要であり、これに容易に対応できる構
成である。Further, by changing the current values of the collector current 49 of the transistor 119 and the collector current 48 of the transistor 29, the rise time T of the gate signal voltage 50 is increased.
R and the fall time TF can be freely set within a certain range, and accordingly, the rise time and the fall time of the motor winding terminal voltage 51 can be freely set within a certain range. Normally, the motor winding terminal voltage is 5
The smaller the rise time and fall time of 1, the IGBT
1 and the IGBT 2 and the like can reduce power loss, which is preferable, but there is a drawback that electric noise increases. Therefore, it is necessary to increase the rising time and the falling time of the motor winding terminal voltage 51 for the purpose of reducing the electrical noise, and the configuration can easily cope with this.
【0065】また、図1におけるIGBT1および2の
ゲートとエミッタ間にコンデンサを接続することによ
り、さらに電動機巻線端子電圧51の上昇時間および下
降時間を大幅に長くできることはいうまでもない。Needless to say, by connecting a capacitor between the gates and emitters of the IGBTs 1 and 2 in FIG. 1, the rise time and fall time of the motor winding terminal voltage 51 can be made much longer.
【0066】以上が電動機解放信号156が‘H’レベ
ル、つまりフリーランでない状態を指令している場合に
おける電流制御手段125および126の動作について
の説明であるが、最後に電動機解放信号156が‘L’
レベル、つまりフリーラン状態を指令している場合にお
ける電流制御手段125および126の動作についての
説明をつけ加える。The above is the description of the operation of the current control means 125 and 126 when the electric motor release signal 156 is in the "H" level, that is, when it is not in the free run state. Finally, the electric motor release signal 156 is " L '
A description will be added to the operation of the current control means 125 and 126 when the level, that is, the free-run state is commanded.
【0067】電動機解放信号156が‘L’レベル、つ
まりフリーラン状態を指令している場合には、スイッチ
ング指令信号42にかかわらず論理積否定手段106お
よび107の出力信号はともに‘H’レベルとなり、し
たがってPNPタイプのトランジスタ119のベース信
号123は‘H’レベル、トランジスタ29のベース信
号45は‘L’レベルとなる。When the motor release signal 156 is at the "L" level, that is, when the free running state is commanded, the output signals of the AND gates 106 and 107 are both at the "H" level regardless of the switching command signal 42. Therefore, the base signal 123 of the PNP type transistor 119 becomes the “H” level and the base signal 45 of the transistor 29 becomes the “L” level.
【0068】この状態はいわゆる第5の状態で、第9の
電流値であるコレクタ電流49およびコレクタ電流48
はともに0である。This state is the so-called fifth state, which is the ninth current value and is the collector current 49 and the collector current 48.
Are both 0.
【0069】第5の状態となると、IGBT1および2
のゲート信号電圧50は抵抗105により電動機巻線端
子電圧51とほぼ同電位となる。したがって、IGBT
1および2はともにOFF状態となりフリーラン状態が
実現できる。第5の状態は、主に何らかのトラブルが発
生した場合等において、電動機の運転を中断して電動機
および制御装置を保護するために用いられる。In the fifth state, the IGBTs 1 and 2 are
The gate signal voltage 50 of 1 becomes almost the same potential as the motor winding terminal voltage 51 by the resistor 105. Therefore, the IGBT
Both 1 and 2 are in the OFF state, and the free-run state can be realized. The fifth state is mainly used to interrupt the operation of the electric motor and protect the electric motor and the control device when some trouble occurs.
【0070】第5の状態への移行は、前記第1の状態,
第2の状態,第3の状態および第4の状態のいずれの状
態からも可能で、電動機解放信号156が‘L’レベル
に変化した瞬間に移行する。逆に第5の状態からは、電
動機解放信号156が‘H’レベルに変化した瞬間に第
1の状態または第3の状態へ移行するように構成してい
る。これは、第5の状態から第2の状態または第4の状
態に移行するとゲート信号電圧50の上昇または下降に
要する時間が非常に長くなり、IGBT1および2に過
大な発熱を生じるための防止策である。The transition to the fifth state is made according to the first state,
It is possible from any of the second state, the third state, and the fourth state, and shifts at the moment when the motor release signal 156 changes to the'L 'level. On the contrary, the fifth state is configured to shift to the first state or the third state at the moment when the electric motor release signal 156 changes to the “H” level. This is because the transition time from the fifth state to the second state or the fourth state requires a very long time to increase or decrease the gate signal voltage 50, and is a preventive measure for causing excessive heat generation in the IGBTs 1 and 2. Is.
【0071】しかしながら第5の状態から他の状態への
移行は、中断していた電動機の運転を再開することを目
的とする場合が主であり、この場合においては頻度が多
くても数秒に1回程度と低いため、IGBT1および2
の耐量が十分あれば、第5の状態から他のすべての状態
へ移行できるような構成とすることもできる。However, the transition from the fifth state to another state is mainly for the purpose of restarting the operation of the motor which has been interrupted. In this case, the frequency is at most once every few seconds. IGBTs 1 and 2 are very low
It is possible to adopt a configuration in which the fifth state can be shifted to all other states as long as the withstand capability of the above is sufficient.
【0072】なお、本実施例の電流制御手段125およ
び126は、第5の電流値168,第6の電流値16
9,第7の電流値170および第8の電流値171を0
としているが、第1の電流値164が第7の電流値17
0よりも大きな電流値とし、第2の電流値165が第8
の電流値171よりも大きな電流値とし、第3の電流値
166が第5の電流値168よりも大きな電流値とし、
第4の電流値167が第6の電流値169よりも大きな
電流値とし、第1の電流値164と第7の電流値170
の差が第2の電流値165と第8の電流値171の差よ
り大きくし、第3の電流値166と第5の電流値168
の差が第4の電流値167と第6の電流値169の差よ
り大きくすれば、第5の電流値168,第6の電流値1
69,第7の電流値170および第8の電流値171を
0以外の値とできることはいうまでもない。図2(b)
にその一例を示す。The current control means 125 and 126 of this embodiment have the fifth current value 168 and the sixth current value 16 respectively.
9, the seventh current value 170 and the eighth current value 171 to 0
However, the first current value 164 is equal to the seventh current value 17
The current value is larger than 0, and the second current value 165 is the eighth value.
Current value 171 is larger than the current value 171 and the third current value 166 is larger than the fifth current value 168.
The fourth current value 167 is set to a larger current value than the sixth current value 169, and the first current value 164 and the seventh current value 170
Is larger than the difference between the second current value 165 and the eighth current value 171 and the third current value 166 and the fifth current value 168 are
Is larger than the difference between the fourth current value 167 and the sixth current value 169, the fifth current value 168 and the sixth current value 1
It goes without saying that the 69, the seventh current value 170, and the eighth current value 171 can be values other than zero. Figure 2 (b)
An example is shown in.
【0073】また本実施例の電流制御手段125および
126は、第5の状態における第9の電流値も0として
いるが、第9の電流値も0以外の値とできることはいう
までもない。つまり、トランジスタ119のコレクタ電
流49とトランジスタ29のコレクタ電流48を同一の
電流値とすれば0以外の値とすることができる。Further, the current control means 125 and 126 of this embodiment also set the ninth current value in the fifth state to 0, but it goes without saying that the ninth current value can be a value other than zero. That is, if the collector current 49 of the transistor 119 and the collector current 48 of the transistor 29 have the same current value, they can be values other than zero.
【0074】(実施例2)以下本発明の第2の実施例に
ついて、図面を参照しながら説明する。(Second Embodiment) A second embodiment of the present invention will be described below with reference to the drawings.
【0075】図4において、1はNチャンネルタイプの
IGBT、2はPチャンネルタイプのIGBT、5およ
び6はダイオード、126は電流制御手段、109は信
号処理手段、14は直流主電源、15および16は直流
電源、105は抵抗、97はツェナーダイオード95お
よび96で構成された電圧リミット手段で、以上は図1
の構成と同様なものである。図1の構成と異なるのは、
電流制御手段125をカレントミラー手段98と電流制
御手段127で構成した点である。In FIG. 4, 1 is an N-channel type IGBT, 2 is a P-channel type IGBT, 5 and 6 are diodes, 126 is a current control means, 109 is a signal processing means, 14 is a DC main power supply, and 15 and 16 1 is a DC power source, 105 is a resistor, 97 is a voltage limiting means composed of Zener diodes 95 and 96, and the above is shown in FIG.
The configuration is the same as that of. The difference from the configuration of FIG. 1 is that
The current control means 125 is composed of the current mirror means 98 and the current control means 127.
【0076】以上のように構成されたPWMインバータ
用出力回路について、図1の構成と異なるカレントミラ
ー手段98と電流制御手段127の動作を説明する。The operations of the current mirror means 98 and the current control means 127, which are different from the configuration of FIG. 1, in the output circuit for the PWM inverter configured as described above will be described.
【0077】ここでも説明を簡単にするために、まず電
動機解放信号156が‘H’レベル、つまりフリーラン
でない状態を指令している場合についてすべて説明し、
最後に電動機解放信号156が‘L’レベル、つまりフ
リーラン状態を指令している場合についての説明をつけ
加えることにする。In order to simplify the explanation, the case where the electric motor release signal 156 is instructing the "H" level, that is, the state where the motor is not free running, will be described.
Finally, a description will be added to the case where the motor release signal 156 commands the “L” level, that is, the free-run state.
【0078】まず、電流制御手段127の動作を図5を
用いて詳しく説明する。NPNタイプのトランジスタ2
8のベース信号43はスイッチング指令信号42を論理
積否定手段107と論理反転手段20を通して発生させ
る。このベース信号43はスイッチング指令信号42と
ほぼ同じで、‘L’レベルが例えば0V、‘H’レベル
が例えば5Vの値をとるものとする。First, the operation of the current control means 127 will be described in detail with reference to FIG. NPN type transistor 2
The base signal 43 of 8 causes the switching command signal 42 to be generated through the logical product negating means 107 and the logical inverting means 20. The base signal 43 is substantially the same as the switching command signal 42, and it is assumed that the'L 'level takes a value of 0V and the'H' level takes a value of 5V, for example.
【0079】次に、NチャンネルタイプのMOS−FE
T30のゲート信号44はスイッチング指令信号42を
論理反転手段21および22と論理積否定手段107と
信号遅延手段26を通して発生させる。このゲート信号
44は、スイッチング指令信号42を論理反転した信号
を遅延時間TAだけ遅らせたもので、‘L’レベルをM
OS−FET30を十分にOFFさせることのできる電
圧とし、‘H’レベルをMOS−FET30を十分にO
Nさせることのできる電圧とする。Next, N-channel type MOS-FE
The gate signal 44 of T30 causes the switching command signal 42 to be generated through the logical inversion means 21 and 22, the logical product negation means 107, and the signal delay means 26. The gate signal 44 is a signal obtained by logically inverting the switching command signal 42 and delayed by the delay time TA.
The voltage is set so that the OS-FET 30 can be turned off sufficiently, and the “H” level is set to the O-FET 30 sufficiently set to O.
The voltage is set to N.
【0080】トランジスタ28はエミッタホロワ型の回
路構成をとり、ベース信号43が約0.7V以上になる
とベース信号43の電圧とエミッタに接続された抵抗の
値で定まるコレクタ電流47が流れ、ベース信号43が
約0.7V以下の場合にはコレクタ電流47は0とな
る。The transistor 28 has an emitter follower type circuit configuration, and when the base signal 43 becomes about 0.7 V or more, a collector current 47 which is determined by the voltage of the base signal 43 and the value of the resistance connected to the emitter flows, and the base signal 43. Is about 0.7 V or less, the collector current 47 becomes zero.
【0081】MOS−FET30はトランジスタ28の
エミッタに接続された抵抗の値を切り換える働きをして
おり、トランジスタ28のベース信号が約0.7V以上
でMOS−FET30がONするとトランジスタ28の
コレクタ電流47を大きくする作用がある。The MOS-FET 30 has a function of switching the value of the resistance connected to the emitter of the transistor 28. When the base signal of the transistor 28 is about 0.7 V or more and the MOS-FET 30 is turned on, the collector current 47 of the transistor 28 is increased. Has the effect of increasing.
【0082】ここで、スイッチング指令信号42とコレ
クタ電流47の関係を考察すると、スイッチング指令信
号42が‘L’レベルの時にはコレクタ電流47は0
で、次にスイッチング指令信号42が‘H’レベルに変
化してから遅延時間TAが経過するまでコレクタ電流4
7は比較的大きな電流値となり、次に比較的小さな電流
値となり、スイッチング指令信号42が‘L’レベルに
なるとコレクタ電流47は0となる。Considering the relationship between the switching command signal 42 and the collector current 47, the collector current 47 is 0 when the switching command signal 42 is at the “L” level.
Then, until the delay time TA elapses after the switching command signal 42 changes to the “H” level, the collector current 4
7 has a relatively large current value, and then has a relatively small current value. When the switching command signal 42 becomes the'L 'level, the collector current 47 becomes zero.
【0083】以上が電流制御手段127の動作について
の説明である。次に、カレントミラー手段98の働きに
ついて述べる。The above is the description of the operation of the current control means 127. Next, the function of the current mirror means 98 will be described.
【0084】抵抗11および12とトランジスタ9およ
び10は互いにカレントミラー構成をとり、トランジス
タ9が飽和しない範囲において、トランジスタ9のコレ
クタ電流49をトランジスタ28のコレクタ電流47に
対応した電流とする働きをする。ここで、トランジスタ
9のコレクタ電圧が上昇し過ぎてトランジスタ9が飽和
してON状態となると、コレクタ電流47とコレクタ電
流49の比例関係がくずれ、さらにトランジスタ9の次
のOFF動作が遅くなってしまうため、トランジスタ9
を飽和させずに動作させることが必要である。そこで、
ツェナーダイオード95および96で構成された電圧リ
ミット手段97により、トランジスタ9が飽和しないよ
うにトランジスタ9のコレクタ電圧の上限を制限してい
る。The resistors 11 and 12 and the transistors 9 and 10 have a current mirror configuration with each other, and serve to make the collector current 49 of the transistor 9 a current corresponding to the collector current 47 of the transistor 28 in a range where the transistor 9 is not saturated. . Here, if the collector voltage of the transistor 9 rises too much and the transistor 9 saturates and becomes an ON state, the proportional relationship between the collector current 47 and the collector current 49 is broken, and the next OFF operation of the transistor 9 is delayed. Therefore, the transistor 9
It is necessary to operate without saturating. Therefore,
The upper limit of the collector voltage of the transistor 9 is restricted by the voltage limiting means 97 composed of the Zener diodes 95 and 96 so that the transistor 9 is not saturated.
【0085】ここで、スイッチング指令信号42とトラ
ンジスタ9のコレクタ電流49の関係を考察すると、ス
イッチング指令信号42が‘L’レベルの時にはコレク
タ電流49は0で、次にスイッチング指令信号42が
‘H’レベルに変化してから遅延時間TAが経過するま
でコレクタ電流49は比較的大きな電流値となり、次に
比較的小さな電流値となり、スイッチング指令信号42
が‘L’レベルになるとコレクタ電流49は0となる。Considering the relationship between the switching command signal 42 and the collector current 49 of the transistor 9, the collector current 49 is 0 when the switching command signal 42 is at the “L” level, and the switching command signal 42 is next at the “H” level. The collector current 49 has a relatively large current value and then a relatively small current value until the delay time TA elapses after the level is changed to the level, and the switching command signal 42
Becomes "L" level, the collector current 49 becomes zero.
【0086】以上が電動機解放信号156が‘H’レベ
ル、つまりフリーランでない状態を指令している場合に
おける電流制御手段127とカレントミラー手段98の
動作についての説明であるが、最後に電動機解放信号1
56が‘L’レベル、つまりフリーラン状態を指令して
いる場合における電流制御手段127とカレントミラー
手段98の動作についての説明をつけ加える。The above is the description of the operations of the current control means 127 and the current mirror means 98 when the electric motor release signal 156 is in the "H" level, that is, the state where the motor is not free running. 1
The operation of the current control means 127 and the current mirror means 98 when 56 is commanding the “L” level, that is, the free-run state is added.
【0087】電動機解放信号156が‘L’レベル、つ
まりフリーラン状態を指令している場合には、スイッチ
ング指令信号42にかかわらず論理積否定手段107の
出力信号は‘H’レベルとなり、したがってNPNタイ
プのトランジスタ28のベース信号43は‘L’レベル
となる。この状態は、コレクタ電流47は0でありトラ
ンジスタ9のコレクタ電流49も0となる。いわゆる第
5の状態となる。When the motor release signal 156 is at the'L 'level, that is, when the free run state is instructed, the output signal of the logical product denial means 107 becomes the'H' level regardless of the switching command signal 42, and therefore the NPN. The base signal 43 of the transistor 28 of the type becomes the “L” level. In this state, the collector current 47 is 0 and the collector current 49 of the transistor 9 is also 0. This is the so-called fifth state.
【0088】以上のように、カレントミラー手段98と
電流制御手段127は、電流制御手段125と同等の動
作を行うことがわかる。As described above, it is understood that the current mirror means 98 and the current control means 127 perform the same operations as the current control means 125.
【0089】また、図4,図6および図7においてもI
GBT1および2のゲートとエミッタ間にコンデンサを
接続することにより、さらに電動機巻線端子電圧51の
上昇時間および下降時間を大幅に長くできることはいう
までもない。Also in FIG. 4, FIG. 6 and FIG.
It goes without saying that by connecting a capacitor between the gates and emitters of the GBTs 1 and 2, the rise time and fall time of the motor winding terminal voltage 51 can be made much longer.
【0090】なお、図4におけるPNPタイプのトラン
ジスタ10をダイオードとして表現しても良いことはい
うまでもない。It goes without saying that the PNP type transistor 10 in FIG. 4 may be expressed as a diode.
【0091】(実施例3)以下本発明の第3の実施例に
ついて、図面を参照しながら説明する。(Third Embodiment) A third embodiment of the present invention will be described below with reference to the drawings.
【0092】図6において、1はNチャンネルタイプの
IGBT、2はPチャンネルタイプのIGBT、5およ
び6はダイオード、126および127は電流制御手
段、109は信号処理手段、14は直流主電源、15お
よび16は直流電源、105は抵抗、97はツェナーダ
イオード95および96で構成された電圧リミット手段
で、以上は図4の構成と同様なものである。In FIG. 6, 1 is an N-channel type IGBT, 2 is a P-channel type IGBT, 5 and 6 are diodes, 126 and 127 are current control means, 109 is signal processing means, 14 is a DC main power supply, and 15 Reference numerals 16 and 16 denote a DC power source, reference numeral 105 denotes a resistor, reference numeral 97 denotes a voltage limiting means composed of Zener diodes 95 and 96, and the above is the same as the configuration of FIG.
【0093】図4の構成と異なるのは、PNPタイプの
トランジスタ9および10と抵抗11および12で構成
していたカレントミラー手段98をPNPタイプのトラ
ンジスタ9と抵抗11および12で簡易的にカレントミ
ラー手段を構成した点である。The difference from the configuration of FIG. 4 is that the current mirror means 98, which was composed of the PNP type transistors 9 and 10 and the resistors 11 and 12, is simply replaced by the PNP type transistor 9 and the resistors 11 and 12. This is the point that constitutes the means.
【0094】図6におけるカレントミラー手段は図4に
おけるカレントミラー手段に比べ精度や温度特性が劣る
ために直流電源15の電圧を高くする必要があるが、そ
れが許容される場合では実用上問題はない。Since the current mirror means in FIG. 6 is inferior to the current mirror means in FIG. 4 in accuracy and temperature characteristics, it is necessary to raise the voltage of the DC power supply 15, but if it is allowed, there is no practical problem. Absent.
【0095】(実施例4)以下本発明の第4の実施例に
ついて、図面を参照しながら説明する。(Embodiment 4) A fourth embodiment of the present invention will be described below with reference to the drawings.
【0096】図7において、1はNチャンネルタイプの
IGBT、2はPチャンネルタイプのIGBT、5およ
び6はダイオード、126および127は電流制御手
段、109は信号処理手段、14は直流主電源、15お
よび16は直流電源、105は抵抗、97はツェナーダ
イオード95および96で構成された電圧リミット手段
で、以上は図4の構成と同様なものである。In FIG. 7, 1 is an N-channel type IGBT, 2 is a P-channel type IGBT, 5 and 6 are diodes, 126 and 127 are current control means, 109 is signal processing means, 14 is a DC main power supply, and 15 Reference numerals 16 and 16 denote a DC power source, reference numeral 105 denotes a resistor, reference numeral 97 denotes a voltage limiting means composed of Zener diodes 95 and 96, and the above is the same as the configuration of FIG.
【0097】図4の構成と異なるのは、PNPタイプの
トランジスタ9および10と抵抗11および12で構成
していたカレントミラー手段98をPNPタイプのトラ
ンジスタ9とNPNタイプのトランジスタ128とダイ
オード129と抵抗11および130でカレントミラー
手段を構成した点である。The difference from the configuration of FIG. 4 is that the current mirror means 98, which was composed of the PNP type transistors 9 and 10 and the resistors 11 and 12, is the PNP type transistor 9, the NPN type transistor 128, the diode 129 and the resistor. 11 and 130 constitute a current mirror means.
【0098】図4におけるカレントミラー手段では、P
NPトランジスタ9のコレクタ電圧が下降する際、PN
Pトランジスタ9のベース電圧がコレクタ出力容量Co
bを流れる電流によって低下しPNPトランジスタ9を
ONしてしまう。このため、PNPトランジスタ9のコ
レクタに電流を漏洩する結果となり、ゲート信号電圧5
0の下降時間が長くなりIGBTのスイッチング損失を
増大してしまう。したがってこれを防ぐためには、PN
Pタイプのトランジスタ9をコレクタ出力容量Cobが
非常に小さいものを選択する必要がある。In the current mirror means shown in FIG. 4, P
When the collector voltage of the NP transistor 9 drops, PN
The base voltage of the P-transistor 9 is the collector output capacitance Co
It is lowered by the current flowing through b and turns on the PNP transistor 9. Therefore, a current leaks to the collector of the PNP transistor 9, and the gate signal voltage 5
The fall time of 0 becomes long and the switching loss of the IGBT increases. Therefore, to prevent this, PN
It is necessary to select the P-type transistor 9 having a very small collector output capacitance Cob.
【0099】これに対して図7におけるカレントミラー
手段では、PNPトランジスタ9のコレクタ電圧が下降
する際に、コレクタ出力容量Cobを流れる電流がNP
Nトランジスタ128のエミッタ電流によって補われる
ため、PNPトランジスタ9のベース電圧の低下を防止
でき、PNPタイプのトランジスタ9をコレクタ出力容
量Cobが比較的大きなものを選択してもスイッチング
損失の少ない構成とすることができる。On the other hand, in the current mirror means in FIG. 7, when the collector voltage of the PNP transistor 9 drops, the current flowing through the collector output capacitance Cob is NP.
Since it is compensated by the emitter current of the N-transistor 128, the base voltage of the PNP transistor 9 can be prevented from lowering, and the PNP-type transistor 9 is configured to have a small switching loss even if a collector output capacitance Cob having a relatively large value is selected. be able to.
【0100】(実施例5)以下本発明の第5の実施例に
ついて、図面を参照しながら説明する。(Embodiment 5) A fifth embodiment of the present invention will be described below with reference to the drawings.
【0101】図8において、1はNチャンネルタイプの
IGBT、2はPチャンネルタイプのIGBT、5およ
び6はダイオード、109は信号処理手段、14は直流
主電源、15および16は直流電源、105は抵抗、9
7はツェナーダイオード95および96で構成された電
圧リミット手段で、以上は図1の構成と同様なものであ
る。In FIG. 8, 1 is an N-channel type IGBT, 2 is a P-channel type IGBT, 5 and 6 are diodes, 109 is a signal processing means, 14 is a DC main power supply, 15 and 16 are DC power supplies, and 105 is Resistance, 9
Reference numeral 7 is a voltage limiting means composed of Zener diodes 95 and 96, and the above is the same as the structure of FIG.
【0102】図1の構成と異なるのは、電流制御手段1
26をカレントミラー手段132と電流制御手段131
で構成した点と電流制御手段125を電流制御手段16
3とした点である。The difference from the configuration of FIG. 1 is that the current control means 1
26 is a current mirror means 132 and a current control means 131
And the current control means 125 are connected to the current control means 16
3 points.
【0103】以上のように構成されたPWMインバータ
用出力回路について、図1の構成と異なるカレントミラ
ー手段132と電流制御手段131の動作を説明する。
ここでも説明を簡単にするために、まず電動機解放信号
156が‘H’レベル、つまりフリーランでない状態を
指令している場合についてすべて説明し、最後に電動機
解放信号156が‘L’レベル、つまりフリーラン状態
を指令している場合についての説明をつけ加えることに
する。The operations of the current mirror means 132 and the current control means 131 different from those of FIG. 1 in the output circuit for the PWM inverter configured as described above will be described.
Here, for the sake of simplicity, all the cases where the motor release signal 156 commands the “H” level, that is, the state where the motor is not free running are described, and finally the motor release signal 156 is the “L” level, that is, I will add the explanation about the case of commanding the free-run state.
【0104】まず、電流制御手段131の動作を図9を
用いて詳しく説明する。PNPタイプのトランジスタ1
37のベース信号148はスイッチング指令信号42を
論理積否定手段106と論理反転手段65,161およ
び139を通して発生させる。このベース信号148は
スイッチング指令信号42が‘H’レベルの場合に例え
ば直流電源15のプラス端子と同電位、‘L’レベルの
場合に例えば直流電源15のプラス端子より5V低い電
位とする。First, the operation of the current control means 131 will be described in detail with reference to FIG. PNP type transistor 1
The base signal 148 of 37 causes the switching command signal 42 to be generated through the logical product negating means 106 and the logical inverting means 65, 161, and 139. The base signal 148 has the same potential as the plus terminal of the DC power supply 15 when the switching command signal 42 is at the “H” level, and has a potential 5 V lower than the plus terminal of the DC power supply 15 when the switching command signal 42 is at the “L” level.
【0105】次に、PチャンネルタイプのMOS−FE
T138のゲート信号149はスイッチング指令信号4
2を論理反転手段65,161,140および141と
論理積否定手段106と信号遅延手段142を通して発
生させる。このゲート信号149は、スイッチング指令
信号42を論理反転し遅延時間TBだけ遅らせたもの
で、‘L’レベルをMOS−FET138を十分にON
させることのできる電圧とし、‘H’レベルをMOS−
FET138を十分にOFFさせることのできる電圧と
する。Next, a P-channel type MOS-FE
The gate signal 149 of T138 is the switching command signal 4
2 is generated through the logical inversion means 65, 161, 140 and 141, the logical product negation means 106 and the signal delay means 142. This gate signal 149 is obtained by logically inverting the switching command signal 42 and delaying it by the delay time TB, and sets the “L” level to sufficiently turn on the MOS-FET 138.
Voltage that can be applied to the MOS-
The voltage is set so that the FET 138 can be sufficiently turned off.
【0106】トランジスタ137はエミッタホロワ型の
回路構成をとり、ベース信号148の電位が直流電源1
5のプラス端子の電位に比べ約0.7V以上低くなると
エミッタに接続された抵抗の値とそれに印加される電圧
で定まる電流がほぼコレクタ電流150として流れ、ベ
ース信号148の電位と直流電源15のプラス端子の電
位との差が約0.7V以下の場合にはコレクタ電流15
0は0となる。The transistor 137 has an emitter follower type circuit configuration, and the potential of the base signal 148 is the DC power supply 1
When it becomes lower than the potential of the positive terminal of No. 5 by about 0.7 V or more, a current determined by the value of the resistor connected to the emitter and the voltage applied thereto flows as a collector current 150, and the potential of the base signal 148 and the DC power supply 15 are reduced. If the difference from the positive terminal potential is about 0.7 V or less, collector current 15
0 becomes 0.
【0107】MOS−FET138はトランジスタ13
7のエミッタに接続された抵抗の値を切り換える働きを
しており、トランジスタ137のベース信号の電位が直
流電源15のプラス端子の電位に比べ約0.7V以上低
い状態でMOS−FET138がONするとトランジス
タ137のコレクタ電流150を大きくする作用があ
る。The MOS-FET 138 is the transistor 13
When the MOS-FET 138 is turned on in the state where the potential of the base signal of the transistor 137 is lower than the potential of the plus terminal of the DC power source 15 by about 0.7V or more, it functions to switch the value of the resistor connected to the emitter of the transistor 7. It has the effect of increasing the collector current 150 of the transistor 137.
【0108】ここで、スイッチング指令信号42とコレ
クタ電流150の関係を考察すると、スイッチング指令
信号42が‘H’レベルの時にはコレクタ電流150は
0で、次に、スイッチング指令信号42が‘L’レベル
に変化してから遅延時間TBが経過するまでコレクタ電
流150は比較的大きな電流値となり、次に比較的小さ
な電流値となり、スイッチング指令信号42が‘H’レ
ベルになるとコレクタ電流150は0となる。Considering the relationship between the switching command signal 42 and the collector current 150, the collector current 150 is 0 when the switching command signal 42 is at the “H” level, and then the switching command signal 42 is at the “L” level. The collector current 150 has a relatively large current value and then has a relatively small current value until the delay time TB elapses after the change to, and the collector current 150 becomes 0 when the switching command signal 42 becomes the “H” level. .
【0109】以上が電流制御手段131の動作について
の説明である。次に、カレントミラー手段132の働き
について述べる。The above is the description of the operation of the current control means 131. Next, the function of the current mirror means 132 will be described.
【0110】抵抗135および136とトランジスタ1
33および134は互いにカレントミラー構成をとり、
トランジスタ133が飽和しない範囲において、トラン
ジスタ133のコレクタ電流48をトランジスタ137
のコレクタ電流150に対応した電流とする働きをす
る。ここで、トランジスタ133のコレクタ電圧が下降
し過ぎてトランジスタ133が飽和してON状態となる
と、コレクタ電流150とコレクタ電流48の比例関係
がくずれ、さらにトランジスタ133の次のOFF動作
が遅くなってしまうため、トランジスタ133を飽和さ
せずに動作させることが必要である。そこで、ツェナー
ダイオード95および96で構成された電圧リミット手
段97により、トランジスタ133が飽和しないように
トランジスタ133のコレクタ電圧の下限を制限してい
る。Resistors 135 and 136 and transistor 1
33 and 134 have a current mirror configuration with each other,
In the range where the transistor 133 is not saturated, the collector current 48 of the transistor 133 is set to the transistor 137.
Of the collector current 150. Here, when the collector voltage of the transistor 133 drops too much and the transistor 133 is saturated and turned on, the proportional relationship between the collector current 150 and the collector current 48 is broken, and the next OFF operation of the transistor 133 is delayed. Therefore, it is necessary to operate the transistor 133 without saturating it. Therefore, the lower limit of the collector voltage of the transistor 133 is limited by the voltage limiting means 97 composed of the Zener diodes 95 and 96 so that the transistor 133 is not saturated.
【0111】ここで、スイッチング指令信号42とトラ
ンジスタ133のコレクタ電流48の関係を考察する
と、スイッチング指令信号42が‘H’レベルの時には
コレクタ電流48は0で、次にスイッチング指令信号4
2が‘L’レベルに変化してから遅延時間TBが経過す
るまでコレクタ電流48は比較的大きな電流値となり、
次に比較的小さな電流値となり、スイッチング指令信号
42が‘H’レベルになるとコレクタ電流48は0とな
る。Considering the relationship between the switching command signal 42 and the collector current 48 of the transistor 133, the collector current 48 is 0 when the switching command signal 42 is at the “H” level, and the switching command signal 4 is next.
The collector current 48 has a relatively large current value until the delay time TB elapses after 2 changes to the'L 'level.
Next, when the switching command signal 42 becomes relatively high and the switching command signal 42 becomes the “H” level, the collector current 48 becomes zero.
【0112】以上が電動機解放信号156が‘H’レベ
ル、つまりフリーランでない状態を指令している場合に
おける電流制御手段131とカレントミラー手段132
の動作についての説明であるが、最後に電動機解放信号
156が‘L’レベル、つまりフリーラン状態を指令し
ている場合における電流制御手段131とカレントミラ
ー手段132の動作についての説明をつけ加える。The above is the current control means 131 and the current mirror means 132 in the case where the motor release signal 156 indicates the "H" level, that is, the state where the motor is not free running.
Finally, the operation of the current control means 131 and the current mirror means 132 when the electric motor release signal 156 is commanding the “L” level, that is, the free-run state is added.
【0113】電動機解放信号156が‘L’レベル、つ
まりフリーラン状態を指令している場合には、スイッチ
ング指令信号42にかかわらず論理積否定手段106の
出力信号は‘H’レベルとなり、したがってPNPタイ
プのトランジスタ137のベース信号148は‘H’レ
ベルとなる。この状態は、コレクタ電流150は0であ
りトランジスタ133のコレクタ電流48も0となる。
いわゆる第5の状態となる。When the motor release signal 156 is in the "L" level, that is, when the free running state is instructed, the output signal of the logical product denial means 106 becomes the "H" level regardless of the switching instruction signal 42, and thus the PNP. The base signal 148 of the type transistor 137 becomes the “H” level. In this state, the collector current 150 is 0 and the collector current 48 of the transistor 133 is also 0.
This is the so-called fifth state.
【0114】以上のように、カレントミラー手段132
と電流制御手段131は、電流制御手段126と同等の
動作を行うことがわかる。As described above, the current mirror means 132
It can be seen that the current control means 131 and the current control means 131 operate in the same manner as the current control means 126.
【0115】また、図1の構成と異なる電流制御手段1
63は、電流制御手段125のホトカプラ115を論理
反転手段162とした点である。これは、電流制御手段
163および131と信号処理手段109の論理素子を
共通電源により動作させることにより絶縁を考慮する必
要がなく、電流制御手段162の構成により電流制御手
段125と同等の動作をえることができる。Further, the current control means 1 different from the configuration of FIG.
63 is that the photocoupler 115 of the current control means 125 is the logic inverting means 162. This is because it is not necessary to consider insulation by operating the logic elements of the current control means 163 and 131 and the signal processing means 109 by a common power source, and the operation of the current control means 162 is equivalent to that of the current control means 125. be able to.
【0116】また、図8,図10および図11において
もIGBT1および2のゲートとエミッタ間にコンデン
サを接続することにより、さらに電動機巻線端子電圧5
1の上昇時間および下降時間を大幅に長くできることは
いうまでもない。Also in FIGS. 8, 10 and 11, by connecting a capacitor between the gates and the emitters of the IGBTs 1 and 2, the motor winding terminal voltage 5 is further increased.
It goes without saying that the rise time and fall time of 1 can be significantly lengthened.
【0117】なお、図8におけるNPNタイプのトラン
ジスタ134をダイオードとして表現しても良いことは
いうまでもない。It goes without saying that the NPN type transistor 134 in FIG. 8 may be expressed as a diode.
【0118】(実施例6)以下本発明の第6の実施例に
ついて、図面を参照しながら説明する。(Embodiment 6) A sixth embodiment of the present invention will be described below with reference to the drawings.
【0119】図10において、1はNチャンネルタイプ
のIGBT、2はPチャンネルタイプのIGBT、5お
よび6はダイオード、131および163は電流制御手
段、109は信号処理手段、14は直流主電源、15お
よび16は直流電源、105は抵抗、97はツェナーダ
イオード95および96で構成された電圧リミット手段
で、以上は図8の構成と同様なものである。In FIG. 10, 1 is an N-channel type IGBT, 2 is a P-channel type IGBT, 5 and 6 are diodes, 131 and 163 are current control means, 109 is signal processing means, 14 is a DC main power supply, and 15 Reference numerals 16 and 16 denote a DC power source, 105 a resistor, 97 a voltage limiting means composed of Zener diodes 95 and 96, and the above is the same as the configuration of FIG.
【0120】図8の構成と異なるのは、NPNタイプの
トランジスタ133および134と抵抗135および1
36で構成していたカレントミラー手段132をNPN
タイプのトランジスタ133と抵抗135および136
で簡易的にカレントミラー手段を構成した点である。図
10におけるカレントミラー手段は図8におけるカレン
トミラー手段に比べ精度や温度特性が劣るために直流電
源16の電圧を高くする必要があるが、それが許容され
る場合では実用上問題はない。The difference from the configuration of FIG. 8 is that NPN type transistors 133 and 134 and resistors 135 and 1 are used.
The current mirror means 132 composed of
Type transistor 133 and resistors 135 and 136
That is, the current mirror means is simply configured. Since the current mirror means in FIG. 10 is inferior in accuracy and temperature characteristics to the current mirror means in FIG. 8, it is necessary to increase the voltage of the DC power supply 16, but if it is allowed, there is no practical problem.
【0121】(実施例7)以下本発明の第7の実施例に
ついて、図面を参照しながら説明する。(Embodiment 7) Hereinafter, a seventh embodiment of the present invention will be described with reference to the drawings.
【0122】図11において、1はNチャンネルタイプ
のIGBT、2はPチャンネルタイプのIGBT、5お
よび6はダイオード、131および163は電流制御手
段、109は信号処理手段、14は直流主電源、15お
よび16は直流電源、105は抵抗、97はツェナーダ
イオード95および96で構成された電圧リミット手段
で、以上は図8の構成と同様なものである。In FIG. 11, 1 is an N-channel type IGBT, 2 is a P-channel type IGBT, 5 and 6 are diodes, 131 and 163 are current control means, 109 is a signal processing means, 14 is a DC main power supply, and 15 Reference numerals 16 and 16 denote a DC power source, 105 a resistor, 97 a voltage limiting means composed of Zener diodes 95 and 96, and the above is the same as the configuration of FIG.
【0123】図8の構成と異なるのは、NPNタイプの
トランジスタ133および134と抵抗135および1
36で構成していたカレントミラー手段132をNPN
タイプのトランジスタ133とPNPタイプのトランジ
スタ152とダイオード153と抵抗135および15
4でカレントミラー手段を構成した点である。The difference from the configuration of FIG. 8 is that NPN type transistors 133 and 134 and resistors 135 and 1 are used.
The current mirror means 132 composed of
Type transistor 133, PNP type transistor 152, diode 153 and resistors 135 and 15
4 is that the current mirror means is configured.
【0124】図8におけるカレントミラー手段では、N
PNトランジスタ133のコレクタ電圧が上昇する際、
NPNトランジスタ133のベース電圧がコレクタ出力
容量Cobを流れる電流によって上昇しNPNトランジ
スタ133をONしてしまう。このため、NPNトラン
ジスタ133のコレクタに電流を漏洩する結果となり、
ゲート信号電圧50の上昇時間が長くなりIGBTのス
イッチング損失を増大してしまう。したがってこれを防
ぐためには、NPNタイプのトランジスタ133をコレ
クタ出力容量Cobが非常に小さいものを選択する必要
がある。In the current mirror means shown in FIG.
When the collector voltage of the PN transistor 133 rises,
The base voltage of the NPN transistor 133 rises due to the current flowing through the collector output capacitance Cob, turning on the NPN transistor 133. Therefore, the current leaks to the collector of the NPN transistor 133,
The rise time of the gate signal voltage 50 becomes long, and the switching loss of the IGBT increases. Therefore, in order to prevent this, it is necessary to select the NPN type transistor 133 having a very small collector output capacitance Cob.
【0125】これに対して図11におけるカレントミラ
ー手段では、NPNトランジスタ133のコレクタ電圧
が上昇する際に、コレクタ出力容量Cobを流れる電流
をPNPトランジスタ152のエミッタ電流によって除
去することができ、NPNトランジスタ133のベース
電圧の上昇を防止でき、NPNタイプのトランジスタ1
33をコレクタ出力容量Cobが比較的大きなものを選
択してもスイッチング損失の少ない構成とすることがで
きる。On the other hand, in the current mirror means shown in FIG. 11, when the collector voltage of the NPN transistor 133 rises, the current flowing through the collector output capacitance Cob can be removed by the emitter current of the PNP transistor 152, and the NPN transistor 133 can be removed. It is possible to prevent the rise of the base voltage of 133, and NPN type transistor 1
Even if 33 having a relatively large collector output capacitance Cob is selected, the switching loss can be reduced.
【0126】なお、図18に示すように三相PWMイン
バータを構成する場合においては、一般的に直流主電源
を共通接続して3個のPWMインバータ用出力回路を配
置するが、本発明によるPWMインバータ用出力回路に
おいてはさらに第1,第2,第3,第4,第5,第6お
よび第7の実施例における直流電源15および16も共
通接続できることはいうまでもない。In the case of constructing a three-phase PWM inverter as shown in FIG. 18, generally, a DC main power supply is commonly connected to arrange three output circuits for PWM inverters. It goes without saying that the DC power supplies 15 and 16 in the first, second, third, fourth, fifth, sixth and seventh embodiments can also be commonly connected in the inverter output circuit.
【0127】(実施例8)以下本発明の第8の実施例に
ついて、図面を参照しながら説明する。(Embodiment 8) An eighth embodiment of the present invention will be described below with reference to the drawings.
【0128】図12において、1はNチャンネルタイプ
のIGBT、2はPチャンネルタイプのIGBT、5お
よび6はダイオード、98はカレントミラー手段、14
は直流主電源、15および16は直流電源、97は電圧
リミット手段でツェナーダイオード95および96で構
成されている。In FIG. 12, 1 is an N-channel type IGBT, 2 is a P-channel type IGBT, 5 and 6 are diodes, 98 is a current mirror means, 14
Is a DC main power supply, 15 and 16 are DC power supplies, and 97 is a voltage limiting means composed of Zener diodes 95 and 96.
【0129】図4の構成と異なるのは、抵抗105を省
き電流制御手段126および127と信号処理手段10
9を電流制御手段13で構成した点である。The difference from the configuration of FIG. 4 is that the resistor 105 is omitted and the current control means 126 and 127 and the signal processing means 10 are omitted.
9 is constituted by the current control means 13.
【0130】電動機をフリーラン状態にする必要がない
場合においては図12の構成をとることができる。When it is not necessary to put the electric motor in the free run state, the structure shown in FIG. 12 can be adopted.
【0131】また、図12,図13および図14におい
てもIGBT1および2のゲートとエミッタ間にコンデ
ンサを接続することにより、さらに電動機巻線端子電圧
51の上昇時間および下降時間を大幅に長くできること
はいうまでもない。Also in FIGS. 12, 13 and 14, by connecting a capacitor between the gates and the emitters of the IGBTs 1 and 2, it is possible to significantly lengthen the rise time and fall time of the motor winding terminal voltage 51. Needless to say.
【0132】なお、図12におけるPNPタイプのトラ
ンジスタ10をダイオードとして表現しても良いことは
いうまでもない。It goes without saying that the PNP type transistor 10 in FIG. 12 may be expressed as a diode.
【0133】(実施例9)以下本発明の第9の実施例に
ついて、図面を参照しながら説明する。(Ninth Embodiment) A ninth embodiment of the present invention will be described below with reference to the drawings.
【0134】図13において、1はNチャンネルタイプ
のIGBT、2はPチャンネルタイプのIGBT、5お
よび6はダイオード、13は電流制御手段、14は直流
主電源、15および16は直流電源、97はツェナーダ
イオード95および96で構成された電圧リミット手段
で、以上は図12の構成と同様なものである。In FIG. 13, 1 is an N-channel type IGBT, 2 is a P-channel type IGBT, 5 and 6 are diodes, 13 is a current control means, 14 is a DC main power supply, 15 and 16 are DC power supplies, and 97 is The voltage limiting means is composed of the Zener diodes 95 and 96, and the above is the same as the structure of FIG.
【0135】図12の構成と異なるのは、PNPタイプ
のトランジスタ9および10と抵抗11および12で構
成していたカレントミラー手段98をPNPタイプのト
ランジスタ9と抵抗11および12で簡易的にカレント
ミラー手段を構成した点である。図13におけるカレン
トミラー手段は図12におけるカレントミラー手段に比
べ精度や温度特性が劣るために直流電源15の電圧を高
くする必要があるが、それが許容される場合では実用上
問題はない。The difference from the configuration of FIG. 12 is that the current mirror means 98, which was composed of the PNP type transistors 9 and 10 and the resistors 11 and 12, is simply replaced by the current mirror means 98 by the PNP type transistor 9 and the resistors 11 and 12. This is the point that constitutes the means. The current mirror means shown in FIG. 13 is inferior to the current mirror means shown in FIG. 12 in accuracy and temperature characteristics, so that the voltage of the DC power supply 15 needs to be increased, but if it is allowed, there is no practical problem.
【0136】(実施例10)以下本発明の第10の実施
例について、図面を参照しながら説明する。(Tenth Embodiment) The tenth embodiment of the present invention will be described below with reference to the drawings.
【0137】図14において、1はNチャンネルタイプ
のIGBT、2はPチャンネルタイプのIGBT、5お
よび6はダイオード、13は電流制御手段、14は直流
主電源、15および16は直流電源、97はツェナーダ
イオード95および96で構成された電圧リミット手段
で、以上は図12の構成と同様なものである。In FIG. 14, 1 is an N-channel type IGBT, 2 is a P-channel type IGBT, 5 and 6 are diodes, 13 is a current control means, 14 is a DC main power supply, 15 and 16 are DC power supplies, and 97 is The voltage limiting means is composed of the Zener diodes 95 and 96, and the above is the same as the structure of FIG.
【0138】図12の構成と異なるのは、PNPタイプ
のトランジスタ9および10と抵抗11および12で構
成していたカレントミラー手段98をPNPタイプのト
ランジスタ9とNPNタイプのトランジスタ128とダ
イオード129と抵抗11および130でカレントミラ
ー手段を構成した点である。The difference from the configuration of FIG. 12 is that the current mirror means 98, which is composed of the PNP type transistors 9 and 10 and the resistors 11 and 12, is the PNP type transistor 9, the NPN type transistor 128, the diode 129 and the resistor. 11 and 130 constitute a current mirror means.
【0139】図12におけるカレントミラー手段では、
PNPトランジスタ9のコレクタ電圧が下降する際、P
NPトランジスタ9のベース電圧がコレクタ出力容量C
obを流れる電流によって低下しPNPトランジスタ9
をONしてしまう。このため、PNPトランジスタ9の
コレクタに電流を漏洩する結果となり、ゲート信号電圧
50の下降時間が長くなりIGBTのスイッチング損失
を増大してしまう。したがってこれを防ぐためには、P
NPタイプのトランジスタ9をコレクタ出力容量Cob
が非常に小さいものを選択する必要がある。In the current mirror means shown in FIG. 12,
When the collector voltage of the PNP transistor 9 drops, P
The base voltage of the NP transistor 9 is the collector output capacitance C
PNP transistor 9 which is lowered by the current flowing through ob
Turns on. As a result, a current leaks to the collector of the PNP transistor 9, the fall time of the gate signal voltage 50 becomes long, and the switching loss of the IGBT increases. Therefore, to prevent this, P
The NP type transistor 9 has a collector output capacitance Cob.
Has to be very small.
【0140】これに対して図14におけるカレントミラ
ー手段では、PNPトランジスタ9のコレクタ電圧が下
降する際に、コレクタ出力容量Cobを流れる電流がN
PNトランジスタ128のエミッタ電流によって補われ
るため、PNPトランジスタ9のベース電圧の低下を防
止でき、PNPタイプのトランジスタ9をコレクタ出力
容量Cobが比較的大きなものを選択してもスイッチン
グ損失の少ない構成とすることができる。On the other hand, in the current mirror means shown in FIG. 14, when the collector voltage of the PNP transistor 9 drops, the current flowing through the collector output capacitance Cob becomes N.
Since it is compensated by the emitter current of the PN transistor 128, the base voltage of the PNP transistor 9 can be prevented from lowering, and the PNP type transistor 9 is configured to have a small switching loss even if a collector output capacitance Cob having a relatively large value is selected. be able to.
【0141】(実施例11)以下本発明の第11の実施
例について、図面を参照しながら説明する。(Eleventh Embodiment) The eleventh embodiment of the present invention will be described below with reference to the drawings.
【0142】図15において、1はNチャンネルタイプ
のIGBT、2はPチャンネルタイプのIGBT、5お
よび6はダイオード、132はカレントミラー手段、1
4は直流主電源、15および16は直流電源、97は電
圧リミット手段でツェナーダイオード95および96で
構成されている。In FIG. 15, 1 is an N-channel type IGBT, 2 is a P-channel type IGBT, 5 and 6 are diodes, 132 is a current mirror means, 1
Reference numeral 4 is a DC main power supply, 15 and 16 are DC power supplies, and 97 is a voltage limiting means composed of Zener diodes 95 and 96.
【0143】図8の構成と異なるのは、抵抗105を省
き電流制御手段131および163と信号処理手段10
9を信号処理手段155で構成した点である。The difference from the configuration of FIG. 8 is that the resistor 105 is omitted and the current control means 131 and 163 and the signal processing means 10 are omitted.
9 is constituted by the signal processing means 155.
【0144】電動機をフリーラン状態にする必要がない
場合においては図15の構成をとることができる。When it is not necessary to put the electric motor in the free run state, the configuration shown in FIG. 15 can be used.
【0145】また、図15,図16および図17におい
てもIGBT1および2のゲートとエミッタ間にコンデ
ンサを接続することにより、さらに電動機巻線端子電圧
51の上昇時間および下降時間を大幅に長くできること
はいうまでもない。Also in FIGS. 15, 16 and 17, it is possible to significantly increase the rise time and fall time of the motor winding terminal voltage 51 by connecting a capacitor between the gates and emitters of the IGBTs 1 and 2. Needless to say.
【0146】なお、図15におけるNPNタイプのトラ
ンジスタ134をダイオードとして表現しても良いこと
はいうまでもない。It goes without saying that the NPN type transistor 134 in FIG. 15 may be expressed as a diode.
【0147】(実施例12)以下本発明の第12の実施
例について、図面を参照しながら説明する。(Embodiment 12) A twelfth embodiment of the present invention will be described below with reference to the drawings.
【0148】図16において、1はNチャンネルタイプ
のIGBT、2はPチャンネルタイプのIGBT、5お
よび6はダイオード、155は電流制御手段、14は直
流主電源、15および16は直流電源、97はツェナー
ダイオード95および96で構成された電圧リミット手
段で、以上は図15の構成と同様なものである。In FIG. 16, 1 is an N-channel type IGBT, 2 is a P-channel type IGBT, 5 and 6 are diodes, 155 is a current control means, 14 is a DC main power supply, 15 and 16 are DC power supplies, and 97 is The voltage limiting means is composed of the Zener diodes 95 and 96, and the above is the same as the configuration of FIG.
【0149】図15の構成と異なるのは、NPNタイプ
のトランジスタ133および134と抵抗135および
136で構成していたカレントミラー手段132をNP
Nタイプのトランジスタ133と抵抗135および13
6で簡易的にカレントミラー手段を構成した点である。
図16におけるカレントミラー手段は図15におけるカ
レントミラー手段に比べ精度や温度特性が劣るために直
流電源16の電圧を高くする必要があるが、それが許容
される場合では実用上問題はない。The difference from the configuration of FIG. 15 is that the current mirror means 132 formed of NPN type transistors 133 and 134 and resistors 135 and 136 is NP.
N-type transistor 133 and resistors 135 and 13
6 is that the current mirror means is simply configured.
Since the current mirror means in FIG. 16 is inferior in accuracy and temperature characteristics to the current mirror means in FIG. 15, it is necessary to increase the voltage of the DC power supply 16, but if it is allowed, there is no practical problem.
【0150】(実施例13)以下本発明の第13の実施
例について、図面を参照しながら説明する。(Thirteenth Embodiment) The thirteenth embodiment of the present invention will be described below with reference to the drawings.
【0151】図17において、1はNチャンネルタイプ
のIGBT、2はPチャンネルタイプのIGBT、5お
よび6はダイオード、155は電流制御手段、14は直
流主電源、15および16は直流電源、97はツェナー
ダイオード95および96で構成された電圧リミット手
段で、以上は図15の構成と同様なものである。In FIG. 17, 1 is an N-channel type IGBT, 2 is a P-channel type IGBT, 5 and 6 are diodes, 155 is a current control means, 14 is a DC main power supply, 15 and 16 are DC power supplies, and 97 is The voltage limiting means is composed of the Zener diodes 95 and 96, and the above is the same as the configuration of FIG.
【0152】図15の構成と異なるのは、NPNタイプ
のトランジスタ133および134と抵抗135および
136で構成していたカレントミラー手段132をNP
Nタイプのトランジスタ133とPNPタイプのトラン
ジスタ152とダイオード153と抵抗135および1
54でカレントミラー手段を構成した点である。The difference from the configuration of FIG. 15 is that the current mirror means 132 formed of NPN type transistors 133 and 134 and resistors 135 and 136 is NP.
N-type transistor 133, PNP-type transistor 152, diode 153, resistors 135 and 1
This is the point that the current mirror means is constituted by 54.
【0153】図15におけるカレントミラー手段では、
NPNトランジスタ133のコレクタ電圧が上昇する
際、NPNトランジスタ133のベース電圧がコレクタ
出力容量Cobを流れる電流によって上昇しNPNトラ
ンジスタ133をONしてしまう。このため、NPNト
ランジスタ133のコレクタに電流を漏洩する結果とな
り、ゲート信号電圧50の上昇時間が長くなりIGBT
のスイッチング損失を増大してしまう。したがってこれ
を防ぐためには、NPNタイプのトランジスタ133を
コレクタ出力容量Cobが非常に小さいものを選択する
必要がある。In the current mirror means shown in FIG. 15,
When the collector voltage of the NPN transistor 133 rises, the base voltage of the NPN transistor 133 rises due to the current flowing through the collector output capacitance Cob, turning on the NPN transistor 133. As a result, a current leaks to the collector of the NPN transistor 133, and the rise time of the gate signal voltage 50 becomes long, so that the IGBT
Will increase the switching loss. Therefore, in order to prevent this, it is necessary to select the NPN type transistor 133 having a very small collector output capacitance Cob.
【0154】これに対して図17におけるカレントミラ
ー手段では、NPNトランジスタ133のコレクタ電圧
が上昇する際に、コレクタ出力容量Cobを流れる電流
をPNPトランジスタ152のエミッタ電流によって除
去することができ、NPNトランジスタ133のベース
電圧の上昇を防止でき、NPNタイプのトランジスタ1
33をコレクタ出力容量Cobが比較的大きなものを選
択してもスイッチング損失の少ない構成とすることがで
きる。On the other hand, in the current mirror means in FIG. 17, when the collector voltage of the NPN transistor 133 rises, the current flowing through the collector output capacitance Cob can be removed by the emitter current of the PNP transistor 152, and the NPN transistor 152 can be removed. It is possible to prevent the rise of the base voltage of 133, and NPN type transistor 1
Even if 33 having a relatively large collector output capacitance Cob is selected, the switching loss can be reduced.
【0155】なお、図18に示すように三相PWMイン
バータを構成する場合においては、一般的に直流主電源
を共通接続して3個のPWMインバータ用出力回路を配
置するが、本発明によるPWMインバータ用出力回路に
おいてはさらに第8,第9,第10,第11,第12お
よび第13の実施例における直流電源15および16も
共通接続できることはいうまでもない。In the case of constructing a three-phase PWM inverter as shown in FIG. 18, generally, a DC main power source is commonly connected to dispose three PWM inverter output circuits. It goes without saying that the DC power supplies 15 and 16 in the eighth, ninth, tenth, eleventh, twelfth and thirteenth embodiments can also be commonly connected in the inverter output circuit.
【0156】[0156]
【発明の効果】以上のように本発明は、Nチャンネルタ
イプの第1のIGBTと、Pチャンネルタイプの第2の
IGBTと、第1および第2のダイオードと、電流出力
端子を有し前記電流出力端子より流出する電流を制御す
る電流制御手段1と、電流入力端子を有し前記電流入力
端子より流入する電流を制御する電流制御手段2と、直
流主電源とを備え、第1のIGBTのコレクタと第1の
ダイオードのカソードと前記直流主電源のプラス端子を
接続し、第2のIGBTのコレクタと第2のダイオード
のアノードと前記直流主電源のマイナス端子を接続し、
第1のIGBTのエミッタと第1のダイオードのアノー
ドと第2のIGBTのエミッタと第2のダイオードのカ
ソードを接続し、第1のIGBTのゲートと第2のIG
BTのゲートと前記電流制御手段1の電流出力端子と前
記電流制御手段2の電流入力端子を接続し、第1または
第2のIGBTのゲートとエミッタ間に抵抗と正および
負の双方向の電圧に対してツェナー現象を有する電圧リ
ミット手段を並列に接続した構成とすることにより、フ
ローティング状態が本質的になくフローティング時間が
0でスイッチング指令信号と電動機巻線端子の平均電圧
が一義的に定まることにより制御誤差が非常に小さく、
かつ消費電力も少ない優れたPWMインバータ用出力回
路を安価に提供することができるものである。さらに必
要に応じて、電気雑音の発生が非常に小さな優れたPW
Mインバータ用出力回路を安価に提供することができる
ものである。As described above, the present invention has the N-channel type first IGBT, the P-channel type second IGBT, the first and second diodes, and the current output terminal. The first IGBT includes a current control unit 1 for controlling a current flowing out from the output terminal, a current control unit 2 having a current input terminal for controlling a current flowing in from the current input terminal, and a DC main power supply. A collector, a cathode of the first diode, and a positive terminal of the DC main power supply are connected, and a collector of the second IGBT, an anode of the second diode, and a negative terminal of the DC main power supply are connected,
The emitter of the first IGBT is connected to the anode of the first diode, the emitter of the second IGBT is connected to the cathode of the second diode, and the gate of the first IGBT and the second IG are connected.
The gate of the BT, the current output terminal of the current control means 1 and the current input terminal of the current control means 2 are connected to each other, and a resistance and a positive and negative bidirectional voltage are provided between the gate and the emitter of the first or second IGBT. On the other hand, by adopting a configuration in which voltage limiting means having a Zener phenomenon are connected in parallel, the switching command signal and the average voltage of the motor winding terminal are uniquely determined when the floating time is zero and there is essentially no floating state. Control error is very small,
Moreover, it is possible to provide an excellent PWM inverter output circuit with low power consumption at low cost. Furthermore, if necessary, an excellent PW with very little generation of electrical noise
The output circuit for the M inverter can be provided at low cost.
【図1】本発明の第一の実施例におけるPWMインバー
タ用出力回路の構成図FIG. 1 is a configuration diagram of a PWM inverter output circuit according to a first embodiment of the present invention.
【図2】(a)本発明の第一の実施例におけるPWMイ
ンバータ用出力回路の電流制御手段の動作を示す図 (b)本発明の第一の実施例におけるPWMインバータ
用出力回路の電流制御手段の他の動作を示す図FIG. 2A is a diagram showing the operation of the current control means of the PWM inverter output circuit according to the first embodiment of the present invention. FIG. 2B is the current control of the PWM inverter output circuit according to the first embodiment of the present invention. The figure which shows the other operation of the means
【図3】本発明の第一の実施例におけるPWMインバー
タ用出力回路の動作を示す図FIG. 3 is a diagram showing the operation of the PWM inverter output circuit according to the first embodiment of the present invention.
【図4】本発明の第2の実施例におけるPWMインバー
タ用出力回路の構成図FIG. 4 is a configuration diagram of a PWM inverter output circuit according to a second embodiment of the present invention.
【図5】本発明の第2の実施例におけるPWMインバー
タ用出力回路の電流制御手段の動作を示す図FIG. 5 is a diagram showing the operation of the current control means of the PWM inverter output circuit according to the second embodiment of the present invention.
【図6】本発明の第3の実施例におけるPWMインバー
タ用出力回路の構成図FIG. 6 is a configuration diagram of a PWM inverter output circuit according to a third embodiment of the present invention.
【図7】本発明の第4の実施例におけるPWMインバー
タ用出力回路の構成図FIG. 7 is a configuration diagram of a PWM inverter output circuit according to a fourth embodiment of the present invention.
【図8】本発明の第5の実施例におけるPWMインバー
タ用出力回路の構成図FIG. 8 is a configuration diagram of a PWM inverter output circuit according to a fifth embodiment of the present invention.
【図9】本発明の第5の実施例におけるPWMインバー
タ用出力回路の電流制御手段の動作を示す図FIG. 9 is a diagram showing the operation of the current control means of the PWM inverter output circuit according to the fifth embodiment of the present invention.
【図10】本発明の第6の実施例におけるPWMインバ
ータ用出力回路の構成図FIG. 10 is a configuration diagram of a PWM inverter output circuit according to a sixth embodiment of the present invention.
【図11】本発明の第7の実施例におけるPWMインバ
ータ用出力回路の構成図FIG. 11 is a configuration diagram of a PWM inverter output circuit according to a seventh embodiment of the present invention.
【図12】本発明の第8の実施例におけるPWMインバ
ータ用出力回路の構成図FIG. 12 is a configuration diagram of a PWM inverter output circuit according to an eighth embodiment of the present invention.
【図13】本発明の第9の実施例におけるPWMインバ
ータ用出力回路の構成図FIG. 13 is a configuration diagram of a PWM inverter output circuit according to a ninth embodiment of the present invention.
【図14】本発明の第10の実施例におけるPWMイン
バータ用出力回路の構成図FIG. 14 is a configuration diagram of a PWM inverter output circuit according to a tenth embodiment of the present invention.
【図15】本発明の第11の実施例におけるPWMイン
バータ用出力回路の構成図FIG. 15 is a configuration diagram of an output circuit for a PWM inverter according to an eleventh embodiment of the present invention.
【図16】本発明の第12の実施例におけるPWMイン
バータ用出力回路の構成図FIG. 16 is a configuration diagram of an output circuit for a PWM inverter according to a twelfth embodiment of the present invention.
【図17】本発明の第13の実施例におけるPWMイン
バータ用出力回路の構成図FIG. 17 is a configuration diagram of a PWM inverter output circuit according to a thirteenth embodiment of the present invention.
【図18】一般的なPWMインバータの構成を示す略線
図FIG. 18 is a schematic diagram showing a configuration of a general PWM inverter.
【図19】従来のPWMインバータ用出力回路の構成図FIG. 19 is a configuration diagram of a conventional PWM inverter output circuit.
【図20】従来のPWMインバータ用出力回路の動作を
示す図FIG. 20 is a diagram showing an operation of a conventional PWM inverter output circuit.
1 NチャンネルタイプのIGBT 2 PチャンネルタイプのIGBT 5,6,78,79,129,153 ダイオード 9,10,119,137,152 PNPタイプのト
ランジスタ 11,12,32,33,34,35,83,84,8
5,86,87,88,89,90,91,92,10
5,116,117,121,122,130,13
5,136,146,147,154 抵抗 13,125,126,127,131,155,16
3 電流制御手段 14 直流主電源 15,16,93,94,118 直流電源 20,21,22,23,24,25,65,111,
112,113,139,140,141,161,1
62 論理反転手段 26,27,114,142 信号遅延手段 28,29,74,75,76,77,128,13
3,134 NPNタイプのトランジスタ 30,31 NチャンネルタイプのMOS−FET 42,61,62 スイッチング指令信号 52,63,64 電動機巻線端子 53 PWMインバータ用出力回路 54 第1の状態 55 第2の状態 56 第3の状態 57 第4の状態 58 周波数電圧設定手段 59 PWM制御回路 60 電動機 66,67 オンディレイ回路 68,69 ベースドライブ回路 70,71 パワートランジスタ 72,73,115 ホトカプラ 95,96 ツェナーダイオード 97 電圧リミット手段 98,132 カレントミラー手段 106,107 論理積否定手段 109 信号処理手段 120,138 PチャンネルタイプのMOS−FET 157,158 論理積手段1 N-channel type IGBT 2 P-channel type IGBT 5, 6, 78, 79, 129, 153 Diode 9, 10, 119, 137, 152 PNP type transistor 11, 12, 32, 33, 34, 35, 83 , 84, 8
5,86,87,88,89,90,91,92,10
5,116,117,121,122,130,13
5, 136, 146, 147, 154 Resistance 13, 125, 126, 127, 131, 155, 16
3 Current Control Means 14 DC Main Power Supply 15, 16, 93, 94, 118 DC Power Supply 20, 21, 22, 23, 24, 25, 65, 111,
112, 113, 139, 140, 141, 161, 1
62 logic inversion means 26, 27, 114, 142 signal delay means 28, 29, 74, 75, 76, 77, 128, 13
3,134 NPN type transistor 30,31 N channel type MOS-FET 42,61,62 Switching command signal 52,63,64 Motor winding terminal 53 PWM inverter output circuit 54 First state 55 Second state 56 Third state 57 Fourth state 58 Frequency voltage setting means 59 PWM control circuit 60 Electric motor 66,67 On-delay circuit 68,69 Base drive circuit 70,71 Power transistor 72,73,115 Photocoupler 95,96 Zener diode 97 Voltage limiting means 98,132 Current mirror means 106,107 Logical product negating means 109 Signal processing means 120,138 P-channel type MOS-FET 157,158 Logical product means
Claims (26)
Pチャンネルタイプの第2のIGBTと、第1および第
2のダイオードと、 電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段1と、 電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段2と、 直流主電源とを備え、 第1のIGBTのコレクタと第1のダイオードのカソー
ドと前記直流主電源のプラス端子を接続し、 第2のIGBTのコレクタと第2のダイオードのアノー
ドと前記直流主電源のマイナス端子を接続し、 第1のIGBTのエミッタと第1のダイオードのアノー
ドと第2のIGBTのエミッタと第2のダイオードのカ
ソードを接続し、 第1のIGBTのゲートと第2のIGBTのゲートと前
記電流制御手段1の電流出力端子と前記電流制御手段2
の電流入力端子を接続し、 第1または第2のIGBTのゲートとエミッタ間に抵抗
と正および負の双方向の電圧に対してツェナー現象を有
する電圧リミット手段を並列に接続した構成を有し、 前記電流制御手段1および前記電流制御手段2が、 前記電流制御手段1の電流出力端子より流出する電流を
第1の電流値とし前記電流制御手段2の電流入力端子よ
り流入する電流を第7の電流値とする第1の状態と、 前記電流制御手段1の電流出力端子より流出する電流を
第2の電流値とし前記電流制御手段2の電流入力端子よ
り流入する電流を第8の電流値とする第2の状態と、 前記電流制御手段1の電流出力端子より流出する電流を
第5の電流値とし前記電流制御手段2の電流入力端子よ
り流入する電流を第3の電流値とする第3の状態と、 前記電流制御手段1の電流出力端子より流出する電流を
第6の電流値とし前記電流制御手段2の電流入力端子よ
り流入する電流を第4の電流値とする第4の状態と、 前記電流制御手段1の電流出力端子より流出する電流を
第9の電流値とし前記電流制御手段2の電流入力端子よ
り流入する電流も第9の電流値とする第5の状態を有
し、 前記第1の電流値は前記第7の電流値よりも大きな電流
値とし、 前記第2の電流値は前記第8の電流値よりも大きな電流
値とし、 前記第3の電流値は前記第5の電流値よりも大きな電流
値とし、 前記第4の電流値は前記第6の電流値よりも大きな電流
値とし、 前記第1の電流値と前記第7の電流値の差は前記第2の
電流値と前記第8の電流値の差より大きくし、 前記第3の電流値と前記第5の電流値の差は前記第4の
電流値と前記第6の電流値の差より大きくし、 第1の状態からは第2の状態と第5の状態へのみ移行可
能とし、 第2の状態からは第3の状態と第5の状態へのみ移行可
能とし、 第3の状態からは第4の状態と第5の状態へのみ移行可
能とし、 第4の状態からは第1の状態と第5の状態へのみ移行可
能とし、 第5の状態からは少なくとも第1の状態と第3の状態へ
移行可能なる構成としたPWMインバータ用出力回路。1. An N-channel type first IGBT,
P-channel type second IGBT, first and second diodes, current control means 1 having a current output terminal for controlling a current flowing out from the current output terminal, and the current having a current input terminal A current control means 2 for controlling a current flowing from the input terminal and a DC main power supply are provided, and the collector of the first IGBT, the cathode of the first diode, and the positive terminal of the DC main power supply are connected to each other. The collector of the IGBT, the anode of the second diode, and the negative terminal of the DC main power supply are connected, and the emitter of the first IGBT, the anode of the first diode, the emitter of the second IGBT, and the cathode of the second diode are connected. The gate of the first IGBT, the gate of the second IGBT, the current output terminal of the current control means 1 and the current control means 2 are connected to each other.
Of the first or second IGBT, and a resistor and a voltage limiting means having a Zener phenomenon for positive and negative bidirectional voltages are connected in parallel between the gate and the emitter of the first or second IGBT. The current control unit 1 and the current control unit 2 set a current flowing out from the current output terminal of the current control unit 1 as a first current value and a current flowing in from a current input terminal of the current control unit 2 as a seventh current value. And a current flowing out from the current output terminal of the current control means 1 as a second current value and a current flowing in from the current input terminal of the current control means 2 as an eighth current value. And a second state in which the current flowing out from the current output terminal of the current control means 1 is a fifth current value and the current flowing in from the current input terminal of the current control means 2 is a third current value State 3 A fourth state in which a current flowing out from the current output terminal of the current control means 1 is a sixth current value and a current flowing in from the current input terminal of the current control means 2 is a fourth current value, and the current control There is a fifth state in which a current flowing out from the current output terminal of the means 1 is a ninth current value and a current flowing in from the current input terminal of the current control means 2 is also a ninth current value. The current value is larger than the seventh current value, the second current value is larger than the eighth current value, and the third current value is larger than the fifth current value. Also has a larger current value, the fourth current value has a larger current value than the sixth current value, and the difference between the first current value and the seventh current value is the second current value and the second current value. A difference between the eighth current value and a difference between the third current value and the fifth current value. It is set to be larger than the difference between the fourth current value and the sixth current value so that only the second state and the fifth state can be shifted from the first state, and the third state can be changed from the second state. And 5th state only, from 3rd state to 4th state and 5th state only, from 4th state to 1st state and 5th state only An output circuit for a PWM inverter, which is configured to be capable of shifting from the fifth state to at least the first state and the third state.
Pチャンネルタイプの第2のIGBTと、第1および第
2のダイオードと、 電流流入端子と第1および第2の電流流出端子を持ち前
記第2の電流流出端子から流出する電流に対応した電流
を前記第1の電流流出端子から流出させる働きをするカ
レントミラー手段1と、 電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段3と、 電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段2と、 直流主電源と、前記直流主電源のプラス端子にマイナス
端子を接続した第1の直流電源とを備え、 第1のIGBTのコレクタと第1のダイオードのカソー
ドと前記直流主電源のプラス端子を接続し、 第2のIGBTのコレクタと第2のダイオードのアノー
ドと前記直流主電源のマイナス端子を接続し、 第1のIGBTのエミッタと第1のダイオードのアノー
ドと第2のIGBTのエミッタと第2のダイオードのカ
ソードを接続し、 第1のIGBTのゲートと第2のIGBTのゲートと前
記カレントミラー手段1の第1の電流流出端子と前記電
流制御手段2の電流入力端子を接続し、前記カレントミ
ラー手段1の第2の電流流出端子と前記電流制御手段3
の電流入力端子を接続し、 第1の直流電源のプラス端子と前記カレントミラー手段
1の電流流入端子を接続し、 第1または第2のIGBTのゲートとエミッタ間に抵抗
と正および負の双方向の電圧に対してツェナー現象を有
する電圧リミット手段を並列に接続した構成を有し、 前記カレントミラー手段1および前記電流制御手段2
が、 前記カレントミラー手段1の第1の電流流出端子より流
出する電流を第1の電流値とし前記電流制御手段2の電
流入力端子より流入する電流を第7の電流値とする第1
の状態と、 前記カレントミラー手段1の第1の電流流出端子より流
出する電流を第2の電流値とし前記電流制御手段2の電
流入力端子より流入する電流を第8の電流値とする第2
の状態と、 前記カレントミラー手段1の第1の電流流出端子より流
出する電流を第5の電流値とし前記電流制御手段2の電
流入力端子より流入する電流を第3の電流値とする第3
の状態と、 前記カレントミラー手段1の第1の電流流出端子より流
出する電流を第6の電流値とし前記電流制御手段2の電
流入力端子より流入する電流を第4の電流値とする第4
の状態と、 前記カレントミラー手段1の第1の電流流出端子より流
出する電流を第9の電流値とし前記電流制御手段2の電
流入力端子より流入する電流も第9の電流値とする第5
の状態を有し、 前記第1の電流値は前記第7の電流値よりも大きな電流
値とし、 前記第2の電流値は前記第8の電流値よりも大きな電流
値とし、 前記第3の電流値は前記第5の電流値よりも大きな電流
値とし、 前記第4の電流値は前記第6の電流値よりも大きな電流
値とし、 前記第1の電流値と前記第7の電流値の差は前記第2の
電流値と前記第8の電流値の差より大きくし、 前記第3の電流値と前記第5の電流値の差は前記第4の
電流値と前記第6の電流値の差より大きくし、 第1の状態からは第2の状態と第5の状態へのみ移行可
能とし、 第2の状態からは第3の状態と第5の状態へのみ移行可
能とし、 第3の状態からは第4の状態と第5の状態へのみ移行可
能とし、 第4の状態からは第1の状態と第5の状態へのみ移行可
能とし、 第5の状態からは少なくとも第1の状態と第3の状態へ
移行可能なる構成としたPWMインバータ用出力回路。2. An N-channel type first IGBT,
A second P-channel type IGBT, first and second diodes, a current inflow terminal, first and second current outflow terminals, and a current corresponding to the current flowing out from the second current outflow terminal. Current mirror means 1 which functions to flow out from the first current outflow terminal; current control means 3 which has a current input terminal and controls a current flowing in from the current input terminal; A current control means 2 for controlling a current flowing from an input terminal, a DC main power supply, and a first DC power supply in which a minus terminal is connected to a plus terminal of the DC main power supply are provided, and a collector of the first IGBT and a first IGBT are provided. The cathode of the first diode is connected to the positive terminal of the DC main power supply, and the collector of the second IGBT is connected to the anode of the second diode and the negative terminal of the DC main power supply. Connecting the emitter of the first IGBT and the anode of the first diode, the emitter of the second IGBT and the cathode of the second diode, the gate of the first IGBT, the gate of the second IGBT and the current mirror means. The first current outflow terminal of No. 1 and the current input terminal of the current control means 2 are connected, and the second current outflow terminal of the current mirror means 1 and the current control means 3 are connected.
Current input terminal of the first DC power supply and the current inflow terminal of the current mirror means 1 are connected to each other, and a resistance and both positive and negative are provided between the gate and the emitter of the first or second IGBT. It has a configuration in which voltage limiting means having a Zener phenomenon with respect to a forward voltage is connected in parallel, and the current mirror means 1 and the current control means 2 are provided.
A first current value is a current flowing out from a first current outflow terminal of the current mirror means 1 and a seventh current value is a current flowing in from a current input terminal of the current control means 2.
And a current flowing out from the first current outflow terminal of the current mirror means 1 as a second current value and a current flowing in from the current input terminal of the current control means 2 as an eighth current value
And a current flowing out from the first current outflow terminal of the current mirror means 1 as a fifth current value and a current flowing in from the current input terminal of the current control means 2 as a third current value.
And a current flowing out from the first current outflow terminal of the current mirror means 1 as a sixth current value and a current flowing in from the current input terminal of the current control means 2 as a fourth current value
And a current flowing out from the first current outflow terminal of the current mirror means 1 as a ninth current value and a current flowing in from the current input terminal of the current control means 2 as a ninth current value.
And the first current value is a current value greater than the seventh current value, the second current value is a current value greater than the eighth current value, the third current value The current value is a current value greater than the fifth current value, the fourth current value is a current value greater than the sixth current value, the first current value and the seventh current value of The difference is greater than the difference between the second current value and the eighth current value, and the difference between the third current value and the fifth current value is the fourth current value and the sixth current value. The second state and the fifth state from the first state, and the third state and the fifth state from the second state. It is possible to move only from the 4th state to the 5th state, and from the 4th state to only the 1st state and the 5th state. An output circuit for a PWM inverter configured to be able to shift from the fifth state to at least the first state and the third state.
プの第3および第4のトランジスタを有し、前記第3の
トランジスタのコレクタを第1の電流流出端子とし、前
記第4のトランジスタのベースとコレクタと前記第3の
トランジスタのベースを接続したものを第2の電流流出
端子とし、前記第3および第4のトランジスタのエミッ
タにそれぞれ抵抗を介して接続したものを電流流入端子
とした請求項2記載のPWMインバータ用出力回路。3. The current mirror means 1 has third and fourth PNP type transistors, the collector of the third transistor being the first current outflow terminal, and the base of the fourth transistor. The second current outflow terminal is formed by connecting the collector and the base of the third transistor, and the current inflow terminal is formed by connecting the emitters of the third and fourth transistors via resistors. The output circuit for the PWM inverter described.
プの第3のトランジスタを有し、前記第3のトランジス
タのコレクタを第1の電流流出端子とし、前記第3のト
ランジスタのベースを第2の電流流出端子とし、前記第
3のトランジスタのベースとエミッタにそれぞれ抵抗を
介して接続したものを電流流入端子とした請求項2記載
のPWMインバータ用出力回路。4. The current mirror means 1 has a PNP-type third transistor, the collector of the third transistor is a first current outflow terminal, and the base of the third transistor is a second current outflow terminal. 3. The output circuit for a PWM inverter according to claim 2, wherein the current outflow terminal is used, and the current inflow terminal is connected to the base and emitter of the third transistor via a resistor.
5のトランジスタと第5のダイオードを有し、 前記第3のトランジスタのコレクタを第1の電流流出端
子とし、 前記第5のトランジスタのベースと前記第5のダイオー
ドのカソードを接続したものを第2の電流流出端子と
し、 前記第3のトランジスタのベースと前記第5のトランジ
スタのエミッタと前記第5のダイオードのアノードを接
続し、 前記第5のトランジスタのベースと前記第5のダイオー
ドのカソードを接続したものと、前記第3のトランジス
タのエミッタにそれぞれ抵抗を介して接続したものと、
前記第5のトランジスタのコレクタを接続したものを電
流流入端子とした請求項2記載のPWMインバータ用出
力回路。5. The current mirror means 1 has a PNP type third transistor, an NPN type fifth transistor and a fifth diode, and a collector of the third transistor is a first current outflow terminal. The base of the fifth transistor and the cathode of the fifth diode are connected to form a second current outflow terminal, and the base of the third transistor, the emitter of the fifth transistor, and the fifth One in which the anode of the diode is connected, the base of the fifth transistor and the cathode of the fifth diode are connected, and one in which the emitter of the third transistor is connected via a resistor, respectively.
3. The PWM inverter output circuit according to claim 2, wherein a current inflow terminal is formed by connecting the collectors of the fifth transistors.
Pチャンネルタイプの第2のIGBTと、第1および第
2のダイオードと、 電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段1と、 電流流出端子と第1および第2の電流流入端子を持ち前
記第2の電流流入端子から流入する電流に対応した電流
を前記第1の電流流入端子から流入させる働きをするカ
レントミラー手段2と、 電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段4と、 直流主電源と、 前記直流主電源のマイナス端子にプラス端子を接続した
第2の直流電源とを備え、 第1のIGBTのコレクタと第1のダイオードのカソー
ドと前記直流主電源のプラス端子を接続し、 第2のIGBTのコレクタと第2のダイオードのアノー
ドと前記直流主電源のマイナス端子を接続し、 第1のIGBTのエミッタと第1のダイオードのアノー
ドと第2のIGBTのエミッタと第2のダイオードのカ
ソードを接続し、 第1のIGBTのゲートと第2のIGBTのゲートと前
記電流制御手段1の電流出力端子と前記カレントミラー
手段2の第1の電流流入端子を接続し、前記電流制御手
段4の電流出力端子と前記カレントミラー手段2の第2
の電流流入端子を接続し、 第2の直流電源のマイナス端子と前記カレントミラー手
段2の電流流出端子を接続し、 第1または第2のIGBTのゲートとエミッタ間に抵抗
と正および負の双方向の電圧に対してツェナー現象を有
する電圧リミット手段を並列に接続した構成を有し、 前記電流制御手段1および前記カレントミラー手段2
が、 前記電流制御手段1の電流出力端子より流出する電流を
第1の電流値とし前記カレントミラー手段2の第1の電
流流入端子より流入する電流を第7の電流値とする第1
の状態と、 前記電流制御手段1の電流出力端子より流出する電流を
第2の電流値とし前記カレントミラー手段2の第1の電
流流入端子より流入する電流を第8の電流値とする第2
の状態と、 前記電流制御手段1の電流出力端子より流出する電流を
第5の電流値とし前記カレントミラー手段2の第1の電
流流入端子より流入する電流を第3の電流値とする第3
の状態と、 前記電流制御手段1の電流出力端子より流出する電流を
第6の電流値とし前記カレントミラー手段2の第1の電
流流入端子に流入する電流を第4の電流値とする第4の
状態と、 前記電流制御手段1の電流出力端子より流出する電流を
第9の電流値とし前記カレントミラー手段2の第1の電
流流入端子より流入する電流も第9の電流値とする第5
の状態を有し、 前記第1の電流値は前記第7の電流値よりも大きな電流
値とし、 前記第2の電流値は前記第8の電流値よりも大きな電流
値とし、 前記第3の電流値は前記第5の電流値よりも大きな電流
値とし、 前記第4の電流値は前記第6の電流値よりも大きな電流
値とし、 前記第1の電流値と前記第7の電流値の差は前記第2の
電流値と前記第8の電流値の差より大きくし、 前記第3の電流値と前記第5の電流値の差は前記第4の
電流値と前記第6の電流値の差より大きくし、 第1の状態からは第2の状態と第5の状態へのみ移行可
能とし、 第2の状態からは第3の状態と第5の状態へのみ移行可
能とし、 第3の状態からは第4の状態と第5の状態へのみ移行可
能とし、 第4の状態からは第1の状態と第5の状態へのみ移行可
能とし、 第5の状態からは少なくとも第1の状態と第3の状態へ
移行可能なる構成としたPWMインバータ用出力回路。6. An N-channel type first IGBT,
P-channel type second IGBT, first and second diodes, current control means 1 having a current output terminal for controlling a current flowing out from the current output terminal, current outflow terminal, first and second A current mirror means 2 having two current inflow terminals and having a function of causing a current corresponding to the current flowing in from the second current inflow terminal to flow in from the first current inflow terminal; The current control means 4 for controlling the current flowing out from the output terminal, the direct current main power source, and the second direct current power source in which the positive terminal is connected to the negative terminal of the direct current main power source are provided, and the collector of the first IGBT and the first The cathode of the first diode is connected to the positive terminal of the DC main power supply, and the collector of the second IGBT is connected to the anode of the second diode and the negative terminal of the DC main power supply. Then, the emitter of the first IGBT, the anode of the first diode, the emitter of the second IGBT, and the cathode of the second diode are connected, and the gate of the first IGBT, the gate of the second IGBT, and the current control are connected. The current output terminal of the means 1 and the first current inflow terminal of the current mirror means 2 are connected, and the current output terminal of the current control means 4 and the second of the current mirror means 2 are connected.
Current inflow terminal is connected, the negative terminal of the second DC power supply is connected to the current outflow terminal of the current mirror means 2, and a resistance and both positive and negative are provided between the gate and emitter of the first or second IGBT. It has a configuration in which voltage limiting means having a Zener phenomenon with respect to a forward voltage is connected in parallel, and the current control means 1 and the current mirror means 2 are provided.
A first current value is a current flowing out from the current output terminal of the current control means 1 and a seventh current value is a current flowing in from the first current inflow terminal of the current mirror means 2.
And a current flowing out from the current output terminal of the current control means 1 as a second current value and a current flowing in from the first current inflow terminal of the current mirror means 2 as an eighth current value.
And a current flowing out from the current output terminal of the current control means 1 as a fifth current value and a current flowing in from the first current inflow terminal of the current mirror means 2 as a third current value.
And a current flowing out from the current output terminal of the current control means 1 as a sixth current value and a current flowing into the first current inflow terminal of the current mirror means 2 as a fourth current value. And the current flowing out from the current output terminal of the current control means 1 is the ninth current value, and the current flowing in from the first current inflow terminal of the current mirror means 2 is also the ninth current value.
And the first current value is a current value greater than the seventh current value, the second current value is a current value greater than the eighth current value, the third current value The current value is a current value greater than the fifth current value, the fourth current value is a current value greater than the sixth current value, the first current value and the seventh current value of The difference is greater than the difference between the second current value and the eighth current value, and the difference between the third current value and the fifth current value is the fourth current value and the sixth current value. The second state and the fifth state from the first state, and the third state and the fifth state from the second state. It is possible to move only from the 4th state to the 5th state, and from the 4th state to only the 1st state and the 5th state. An output circuit for a PWM inverter configured to be able to shift from the fifth state to at least the first state and the third state.
プの第6および第7のトランジスタを有し、前記第6の
トランジスタのコレクタを第1の電流流入端子とし、前
記第7のトランジスタのベースとコレクタと前記第6の
トランジスタのベースを接続したものを第2の電流流入
端子とし、前記第6および第7のトランジスタのエミッ
タにそれぞれ抵抗を介して接続したものを電流流出端子
とした請求項6記載のPWMインバータ用出力回路。7. The current mirror means 2 has NPN-type sixth and seventh transistors, the collector of the sixth transistor serving as a first current inflow terminal, and the base of the seventh transistor. 7. The second current inflow terminal is formed by connecting the collector and the base of the sixth transistor, and the current outflow terminal is formed by connecting to the emitters of the sixth and seventh transistors through resistors. The output circuit for the PWM inverter described.
プの第6のトランジスタを有し、前記第6のトランジス
タのコレクタを第1の電流流入端子とし、前記第6のト
ランジスタのベースを第2の電流流入端子とし、前記第
6のトランジスタのベースとエミッタにそれぞれ抵抗を
介して接続したものを電流流出端子とした請求項6記載
のPWMインバータ用出力回路。8. The current mirror means 2 has a sixth transistor of NPN type, the collector of the sixth transistor serves as a first current inflow terminal, and the base of the sixth transistor serves as a second transistor. 7. The output circuit for a PWM inverter according to claim 6, wherein a current inflow terminal is used, and the base and the emitter of the sixth transistor are respectively connected via a resistor as a current outflow terminal.
8のトランジスタと第6のダイオードを有し、 前記第6のトランジスタのコレクタを第1の電流流入端
子とし、 前記第8のトランジスタのベースと前記第6のダイオー
ドのアノードを接続したものを第2の電流流入端子と
し、 前記第6のトランジスタのベースと前記第8のトランジ
スタのエミッタと前記第6のダイオードのカソードを接
続し、 前記第8のトランジスタのベースと前記第6のダイオー
ドのアノードを接続したものと、前記第6のトランジス
タのエミッタにそれぞれ抵抗を介して接続したものと、
前記第8のトランジスタのコレクタを接続したものを電
流流出端子とした請求項6記載のPWMインバータ用出
力回路。9. The current mirror means 2 has an NPN type sixth transistor, a PNP type eighth transistor and a sixth diode, and the collector of the sixth transistor is a first current inflow terminal. The base of the eighth transistor and the anode of the sixth diode are connected to form a second current inflow terminal, and the base of the sixth transistor, the emitter of the eighth transistor, and the sixth transistor A diode connected to the cathode, a base connected to the eighth transistor and an anode to the sixth diode, and a diode connected to the emitter of the sixth transistor via a resistor, respectively.
7. The PWM inverter output circuit according to claim 6, wherein a current output terminal is formed by connecting the collector of the eighth transistor.
値または前記第7の電流値または前記第8の電流値また
は前記第9の電流値を0とした請求項1から9のいずれ
かに記載のPWMインバータ用出力回路。10. The method according to claim 1, wherein the fifth current value, the sixth current value, the seventh current value, the eighth current value or the ninth current value is set to 0. An output circuit for a PWM inverter according to claim 1.
ナー現象を有する電圧リミット手段が、互いのアノード
またはカソードを共通にかつ直列に接続したツェナーダ
イオードとした請求項1から10のいずれかに記載のP
WMインバータ用出力回路。11. The voltage limiting means having a Zener phenomenon for positive and negative bidirectional voltages is a Zener diode in which anodes or cathodes of the two are connected in common and in series. P described in
Output circuit for WM inverter.
と、Pチャンネルタイプの第2のIGBTと、第1およ
び第2のダイオードと、電流流入端子と第1および第2
の電流流出端子を持ち前記第2の電流流出端子から流出
する電流に比例した電流を前記第1の電流流出端子から
流出させる働きをするカレントミラー手段1と、電流出
力端子と第1および第2の電流入力端子を持ち、前記第
1および第2の電流入力端子に流入する電流値を0を含
む3段階にそれぞれ独立して可変できる電流制御手段5
と、直流主電源と、前記直流主電源のプラス端子にマイ
ナス端子を接続した第1の直流電源と、前記直流主電源
のマイナス端子にプラス端子を接続した第2の直流電源
とを備え、 第1のIGBTのコレクタと第1のダイオードのカソー
ドと前記直流主電源のプラス端子を接続し、第2のIG
BTのコレクタと第2のダイオードのアノードと前記直
流主電源のマイナス端子を接続し、第1のIGBTのエ
ミッタと第1のダイオードのアノードと第2のIGBT
のエミッタと第2のダイオードのカソードを接続し、第
1のIGBTのゲートと第2のIGBTのゲートと前記
カレントミラー手段1の第1の電流流出端子と前記電流
制御手段5の第1の電流入力端子を接続し、第1の直流
電源のプラス端子と前記カレントミラー手段1の電流流
入端子を接続し、前記カレントミラー手段1の第2の電
流流出端子と前記電流制御手段5の第2の電流入力端子
を接続し、前記電流制御手段5の電流出力端子を第2の
直流電源のマイナス端子に接続し、第1または第2のI
GBTのゲートとエミッタ間に正および負の双方向の電
圧に対してツェナー現象を有する電圧リミット手段を接
続した構成を有し、 前記電流制御手段5が、第1の電流入力端子に流入する
電流を0とし第2の電流入力端子に流入する電流を第1
の電流値とする第1の状態と、第1の電流入力端子に流
入する電流を0とし第2の電流入力端子に流入する電流
を前記第1の電流値よりも小さな第2の電流値とする第
2の状態と、第2の電流入力端子に流入する電流を0と
し第1の電流入力端子に流入する電流を第3の電流値と
する第3の状態と、第2の電流入力端子に流入する電流
を0とし第1の電流入力端子に流入する電流を前記第3
の電流値よりも小さな第4の電流値とする第4の状態を
有し、第1の状態から順に第4の状態まで移行し第4の
状態の次に第1の状態に移行して第1の状態から第4の
状態を順に繰り返し移行していく構成としたPWMイン
バータ用出力回路。12. An N-channel type first IGBT.
, P-channel type second IGBT, first and second diodes, current inflow terminal and first and second
Current mirror means 1 which has a current outflow terminal and has a function of causing a current proportional to the current flowing out from the second current outflow terminal to flow out from the first current outflow terminal; a current output terminal; Current control means 5 which has a current input terminal and is capable of independently varying the current value flowing into the first and second current input terminals in three stages including 0.
A direct current main power supply, a first direct current power supply in which a negative terminal is connected to a positive terminal of the direct current main power supply, and a second direct current power supply in which a positive terminal is connected to a negative terminal of the direct current main power supply, The collector of the first IGBT and the cathode of the first diode are connected to the positive terminal of the DC main power supply, and the second IG
The collector of the BT, the anode of the second diode, and the negative terminal of the DC main power supply are connected to each other, and the emitter of the first IGBT, the anode of the first diode, and the second IGBT are connected.
Is connected to the cathode of the second diode, the gate of the first IGBT, the gate of the second IGBT, the first current outflow terminal of the current mirror means 1 and the first current of the current control means 5. The input terminal is connected, the positive terminal of the first DC power source and the current inflow terminal of the current mirror means 1 are connected, the second current outflow terminal of the current mirror means 1 and the second current control means 5 are connected. The current input terminal is connected, and the current output terminal of the current control means 5 is connected to the negative terminal of the second DC power source, and the first or second I
The current control means 5 has a structure in which a voltage limiting means having a Zener phenomenon for positive and negative bidirectional voltages is connected between the gate and the emitter of the GBT, and the current control means 5 supplies a current flowing into the first current input terminal. Is 0 and the current flowing into the second current input terminal is the first
And a second state in which the current flowing into the first current input terminal is 0 and the current flowing into the second current input terminal is smaller than the first current value. And a third state in which the current flowing into the second current input terminal is 0 and the current flowing into the first current input terminal is the third current value, and the second current input terminal The current flowing into the first current input terminal is set to 0
Has a fourth state in which a fourth current value is smaller than the current value of, and sequentially transits from the first state to the fourth state and then to the first state after the fourth state. An output circuit for a PWM inverter, which is configured to repeatedly transit from a state 1 to a fourth state.
イプの第3および第4のトランジスタを有し、前記第3
のトランジスタのコレクタを第1の電流流出端子とし、
前記第4のトランジスタのベースとコレクタと前記第3
のトランジスタのベースを接続したものを第2の電流流
出端子とし、前記第3および第4のトランジスタのエミ
ッタにそれぞれ抵抗を介して接続したものを電流流入端
子とした請求項12記載のPWMインバータ用出力回
路。13. The current mirror means 1 has third and fourth PNP type transistors, and the third
The collector of the transistor is used as the first current outflow terminal,
The base and collector of the fourth transistor and the third transistor
13. The PWM inverter according to claim 12, wherein the one to which the base of the transistor is connected is the second current outflow terminal, and the one to which the emitters of the third and fourth transistors are respectively connected through the resistors is the current inflow terminal. Output circuit.
イプの第3のトランジスタを有し、前記第3のトランジ
スタのコレクタを第1の電流流出端子とし、前記第3の
トランジスタのベースを第2の電流流出端子とし、前記
第3のトランジスタのベースとエミッタにそれぞれ抵抗
を介して接続したものを電流流入端子とした請求項12
記載のPWMインバータ用出力回路。14. The current mirror means 1 has a PNP-type third transistor, the collector of the third transistor serves as a first current outflow terminal, and the base of the third transistor serves as a second current output terminal. 13. A current outflow terminal, and a current inflow terminal connected to the base and emitter of the third transistor via a resistor, respectively.
The output circuit for the PWM inverter described.
5のトランジスタと第5のダイオードを有し、 前記第3のトランジスタのコレクタを第1の電流流出端
子とし、 前記第5のトランジスタのベースと前記第5のダイオー
ドのカソードを接続したものを第2の電流流出端子と
し、 前記第3のトランジスタのベースと前記第5のトランジ
スタのエミッタと前記第5のダイオードのアノードを接
続し、 前記第5のトランジスタのベースと前記第5のダイオー
ドのカソードを接続したものと、前記第3のトランジス
タのエミッタにそれぞれ抵抗を介して接続したものと、
前記第5のトランジスタのコレクタを接続したものを電
流流入端子とした請求項12記載のPWMインバータ用
出力回路。15. The current mirror means 1 has a third transistor of PNP type, a fifth transistor of NPN type and a fifth diode, and a collector of the third transistor is a first current outflow terminal. The base of the fifth transistor and the cathode of the fifth diode are connected to form a second current outflow terminal, and the base of the third transistor, the emitter of the fifth transistor, and the fifth One in which the anode of the diode is connected, the base of the fifth transistor and the cathode of the fifth diode are connected, and one in which the emitter of the third transistor is connected via a resistor, respectively.
13. The output circuit for a PWM inverter according to claim 12, wherein the collector of the fifth transistor is connected to serve as a current inflow terminal.
と、Pチャンネルタイプの第2のIGBTと、第1およ
び第2のダイオードと、電流流出端子と第1および第2
の電流流入端子を持ち前記第2の電流流入端子から流入
する電流に比例した電流を前記第1の電流流入端子から
流入させる働きをするカレントミラー手段2と、電流入
力端子と第1および第2の電流出力端子を持ち前記第1
および第2の電流出力端子より流出する電流値を0を含
む3段階にそれぞれ独立して可変できる電流制御手段6
と、直流主電源と、前記直流主電源のプラス端子にマイ
ナス端子を接続した第1の直流電源と、前記直流主電源
のマイナス端子にプラス端子を接続した第2の直流電源
とを備え、 第1のIGBTのコレクタと第1のダイオードのカソー
ドと前記直流主電源のプラス端子を接続し、第2のIG
BTのコレクタと第2のダイオードのアノードと前記直
流主電源のマイナス端子を接続し、第1のIGBTのエ
ミッタと第1のダイオードのアノードと第2のIGBT
のエミッタと第2のダイオードのカソードを接続し、第
1のIGBTのゲートと第2のIGBTのゲートと前記
カレントミラー手段2の第1の電流流入端子と前記電流
制御手段6の第1の電流出力端子を接続し、第1の直流
電源のプラス端子と前記電流制御手段6の電流入力端子
を接続し、前記カレントミラー手段2の第2の電流流入
端子と前記電流制御手段6の第2の電流出力端子を接続
し、前記カレントミラー手段2の電流流出端子を第2の
直流電源のマイナス端子に接続し、第1または第2のI
GBTのゲートとエミッタ間に正および負の双方向の電
圧に対してツェナー現象を有する電圧リミット手段を接
続した構成を有し、 前記電流制御手段6が、第1の電流出力端子より流出す
る電流を0とし第2の電流出力端子より流出する電流を
第1の電流値とする第1の状態と、第1の電流出力端子
より流出する電流を0とし第2の電流出力端子より流出
する電流を前記第1の電流値よりも小さな第2の電流値
とする第2の状態と、第2の電流出力端子より流出する
電流を0とし第1の電流出力端子より流出する電流を第
3の電流値とする第3の状態と、第2の電流出力端子よ
り流出する電流を0とし第1の電流出力端子より流出す
る電流を前記第3の電流値よりも小さな第4の電流値と
する第4の状態を有し、第1の状態から順に第4の状態
まで移行し第4の状態の次に第1の状態に移行して第1
の状態から第4の状態を順に繰り返し移行していく構成
としたPWMインバータ用出力回路。16. An N-channel type first IGBT.
, P-channel type second IGBT, first and second diodes, current outflow terminal and first and second
Current mirror means 2 which has a current inflow terminal and has a function of causing a current proportional to the current flowing in from the second current inflow terminal to flow in from the first current inflow terminal, and a current input terminal and first and second current input terminals. With the current output terminal of the first
And the current control means 6 capable of independently varying the current value flowing out from the second current output terminal in three steps including 0.
A direct current main power supply, a first direct current power supply in which a negative terminal is connected to a positive terminal of the direct current main power supply, and a second direct current power supply in which a positive terminal is connected to a negative terminal of the direct current main power supply, The collector of the first IGBT and the cathode of the first diode are connected to the positive terminal of the DC main power supply, and the second IG
The collector of the BT, the anode of the second diode, and the negative terminal of the DC main power supply are connected to each other, and the emitter of the first IGBT, the anode of the first diode, and the second IGBT are connected.
Is connected to the cathode of the second diode, the gate of the first IGBT, the gate of the second IGBT, the first current inflow terminal of the current mirror means 2, and the first current of the current control means 6. The output terminal is connected, the positive terminal of the first DC power source is connected to the current input terminal of the current control means 6, and the second current inflow terminal of the current mirror means 2 and the second current control means 6 are connected. The current output terminal is connected, the current outflow terminal of the current mirror means 2 is connected to the negative terminal of the second DC power source, and the first or second I
The current control means 6 has a structure in which a voltage limiting means having a Zener phenomenon with respect to positive and negative bidirectional voltages is connected between the gate and the emitter of the GBT, and the current control means 6 outputs a current flowing from the first current output terminal. Is 0 and the current flowing out from the second current output terminal is the first current value, and the current flowing out from the first current output terminal is 0 and the current flowing out from the second current output terminal is 0. Is a second current value smaller than the first current value, and a current flowing out from the second current output terminal is 0, and a current flowing out from the first current output terminal is a third state. A third state in which a current value is set, and a current flowing out from the second current output terminal is set to 0, and a current flowing out from the first current output terminal is set to a fourth current value smaller than the third current value. Has a fourth state, and a fourth state in order from the first state. To the first state and then to the first state after the fourth state.
An output circuit for a PWM inverter, which is configured to sequentially and repeatedly shift from the above state to the fourth state.
イプの第6および第7のトランジスタを有し、前記第6
のトランジスタのコレクタを第1の電流流入端子とし、
前記第7のトランジスタのベースとコレクタと前記第6
のトランジスタのベースを接続したものを第2の電流流
入端子とし、前記第6および第7のトランジスタのエミ
ッタにそれぞれ抵抗を介して接続したものを電流流出端
子とした請求項16記載のPWMインバータ用出力回
路。17. The current mirror means 2 has NPN type sixth and seventh transistors, and
The collector of the transistor is used as the first current inflow terminal,
The base and collector of the seventh transistor and the sixth transistor
17. The PWM inverter according to claim 16, wherein the one to which the base of the transistor is connected is the second current inflow terminal, and the one to which the emitters of the sixth and seventh transistors are respectively connected through the resistors is the current outflow terminal. Output circuit.
イプの第6のトランジスタを有し、前記第6のトランジ
スタのコレクタを第1の電流流入端子とし、前記第6の
トランジスタのベースを第2の電流流入端子とし、前記
第6のトランジスタのベースとエミッタにそれぞれ抵抗
を介して接続したものを電流流出端子とした請求項16
記載のPWMインバータ用出力回路。18. The current mirror means 2 has a sixth transistor of NPN type, the collector of the sixth transistor serves as a first current inflow terminal, and the base of the sixth transistor serves as a second current inflow terminal. 17. A current outflow terminal, and a current outflow terminal connected to the base and emitter of the sixth transistor via a resistor, respectively.
The output circuit for the PWM inverter described.
8のトランジスタと第6のダイオードを有し、 前記第6のトランジスタのコレクタを第1の電流流入端
子とし、 前記第8のトランジスタのベースと前記第6のダイオー
ドのアノードを接続したものを第2の電流流入端子と
し、 前記第6のトランジスタのベースと前記第8のトランジ
スタのエミッタと前記第6のダイオードのカソードを接
続し、 前記第8のトランジスタのベースと前記第6のダイオー
ドのアノードを接続したものと、前記第6のトランジス
タのエミッタにそれぞれ抵抗を介して接続したものと、
前記第8のトランジスタのコレクタを接続したものを電
流流出端子とした請求項16記載のPWMインバータ用
出力回路。19. The current mirror means 2 has a sixth transistor of NPN type, an eighth transistor of PNP type and a sixth diode, and a collector of the sixth transistor is a first current inflow terminal. The base of the eighth transistor and the anode of the sixth diode are connected to form a second current inflow terminal, and the base of the sixth transistor, the emitter of the eighth transistor, and the sixth transistor A diode connected to the cathode, a base connected to the eighth transistor and an anode to the sixth diode, and a diode connected to the emitter of the sixth transistor via a resistor, respectively.
17. The output circuit for a PWM inverter according to claim 16, wherein a current output terminal is formed by connecting the collector of the eighth transistor.
ナー現象を有する電圧リミット手段が、互いのアノード
またはカソードを共通にかつ直列に接続した2個のツェ
ナーダイオードとした請求項12から19のいずれかに
記載のPWMインバータ用出力回路。20. The voltage limiting means having a Zener phenomenon for positive and negative bidirectional voltages is two Zener diodes whose anodes or cathodes are connected in common and in series. An output circuit for a PWM inverter according to any one of 1.
と、Pチャンネルタイプの第2のIGBTと、第1およ
び第2のダイオードと、PNPタイプの第3および第4
のトランジスタと、電流出力端子と第1および第2の電
流入力端子を持ち前記第1および第2の電流入力端子に
流入する電流値を0を含む3段階にそれぞれ独立して可
変できる電流制御手段5と、直流主電源と、前記直流主
電源のプラス端子にマイナス端子を接続した第1の直流
電源と、前記直流主電源のマイナス端子にプラス端子を
接続した第2の直流電源とを備え、 第1のIGBTのコレクタと第1のダイオードのカソー
ドと前記直流主電源のプラス端子を接続し、 第2のIGBTのコレクタと第2のダイオードのアノー
ドと前記直流主電源のマイナス端子を接続し、 第1のIGBTのエミッタと第1のダイオードのアノー
ドと第2のIGBTのエミッタと第2のダイオードのカ
ソードを接続し、 第1のIGBTのゲートと第2のIGBTのゲートと第
3のトランジスタのコレクタと前記電流制御手段5の第
1の電流入力端子を接続し、 第1の直流電源のプラス端子と第3および第4のトラン
ジスタのエミッタをそれぞれ抵抗を介して接続し、 第4のトランジスタのベースとコレクタと第3のトラン
ジスタのベースと前記電流制御手段5の第2の電流入力
端子を接続し、 前記電流制御手段5の電流出力端子を第2の直流電源の
マイナス端子に接続し、第1または第2のIGBTのゲ
ートとエミッタ間に正および負の双方向の電圧に対して
ツェナー現象を有する電圧リミット手段を接続した構成
を有し、 前記電流制御手段5が、第1の電流入力端子に流入する
電流を0とし第2の電流入力端子に流入する電流を第1
の電流値とする第1の状態と、第1の電流入力端子に流
入する電流を0とし第2の電流入力端子に流入する電流
を前記第1の電流値よりも小さな第2の電流値とする第
2の状態と、第2の電流入力端子に流入する電流を0と
し第1の電流入力端子に流入する電流を第3の電流値と
する第3の状態と、第2の電流入力端子に流入する電流
を0とし第1の電流入力端子に流入する電流を前記第3
の電流値よりも小さな第4の電流値とする第4の状態を
有し、第1の状態から順に第4の状態まで移行し第4の
状態の次に第1の状態に移行して第1の状態から第4の
状態を順に繰り返し移行していく構成としたPWMイン
バータ用出力回路。21. An N-channel type first IGBT.
, A P-channel type second IGBT, first and second diodes, and a PNP type third and fourth
Current control means capable of independently varying the value of the current flowing into the first and second current input terminals in three stages including 0, the current output terminal and the first and second current input terminals. 5, a DC main power supply, a first DC power supply in which a minus terminal is connected to the plus terminal of the DC main power supply, and a second DC power supply in which a plus terminal is connected to the minus terminal of the DC main power supply, The collector of the first IGBT, the cathode of the first diode and the positive terminal of the DC main power supply are connected, and the collector of the second IGBT and the anode of the second diode and the negative terminal of the DC main power supply are connected. The emitter of the first IGBT is connected to the anode of the first diode, the emitter of the second IGBT is connected to the cathode of the second diode, and the gate of the first IGBT and the second IG are connected. The gate of BT, the collector of the third transistor and the first current input terminal of the current control means 5 are connected, and the positive terminal of the first DC power source and the emitters of the third and fourth transistors are respectively connected via resistors. The base and collector of the fourth transistor, the base of the third transistor and the second current input terminal of the current control means 5 are connected, and the current output terminal of the current control means 5 is connected to the second direct current The current control is connected to a negative terminal of a power source, and a voltage limiting means having a Zener phenomenon for positive and negative bidirectional voltages is connected between the gate and the emitter of the first or second IGBT. The means 5 sets the current flowing into the first current input terminal to 0 and the current flowing into the second current input terminal to the first current.
And a second state in which the current flowing into the first current input terminal is 0 and the current flowing into the second current input terminal is smaller than the first current value. And a third state in which the current flowing into the second current input terminal is 0 and the current flowing into the first current input terminal is the third current value, and the second current input terminal The current flowing into the first current input terminal is set to 0
Has a fourth state in which a fourth current value is smaller than the current value of, and sequentially transits from the first state to the fourth state and then to the first state after the fourth state. An output circuit for a PWM inverter, which is configured to repeatedly transit from a state 1 to a fourth state.
と、Pチャンネルタイプの第2のIGBTと、第1およ
び第2のダイオードと、PNPタイプの第3のトランジ
スタと、電流出力端子と第1および第2の電流入力端子
を持ち前記第1および第2の電流入力端子に流入する電
流値を0を含む3段階にそれぞれ独立して可変できる電
流制御手段5と、直流主電源と、前記直流主電源のプラ
ス端子にマイナス端子を接続した第1の直流電源と、前
記直流主電源のマイナス端子にプラス端子を接続した第
2の直流電源とを備え、 第1のIGBTのコレクタと第1のダイオードのカソー
ドと前記直流主電源のプラス端子を接続し、 第2のIGBTのコレクタと第2のダイオードのアノー
ドと前記直流主電源のマイナス端子を接続し、 第1のIGBTのエミッタと第1のダイオードのアノー
ドと第2のIGBTのエミッタと第2のダイオードのカ
ソードを接続し、 第1のIGBTのゲートと第2のIGBTのゲートと第
3のトランジスタのコレクタと前記電流制御手段5の第
1の電流入力端子を接続し、 第1の直流電源のプラス端子と第3のトランジスタのエ
ミッタおよびベースをそれぞれ抵抗を介して接続し、 第3のトランジスタのベースと前記電流制御手段5の第
2の電流入力端子を接続し、 前記電流制御手段5の電流出力端子を第2の直流電源の
マイナス端子に接続し、 第1または第2のIGBTのゲートとエミッタ間に正お
よび負の双方向の電圧に対してツェナー現象を有する電
圧リミット手段を接続した構成を有し、 前記電流制御手段5が、第1の電流入力端子に流入する
電流を0とし第2の電流入力端子に流入する電流を第1
の電流値とする第1の状態と、第1の電流入力端子に流
入する電流を0とし第2の電流入力端子に流入する電流
を前記第1の電流値よりも小さな第2の電流値とする第
2の状態と、第2の電流入力端子に流入する電流を0と
し第1の電流入力端子に流入する電流を第3の電流値と
する第3の状態と、第2の電流入力端子に流入する電流
を0とし第1の電流入力端子に流入する電流を前記第3
の電流値よりも小さな第4の電流値とする第4の状態を
有し、第1の状態から順に第4の状態まで移行し第4の
状態の次に第1の状態に移行して第1の状態から第4の
状態を順に繰り返し移行していく構成としたPWMイン
バータ用出力回路。22. N-channel type first IGBT
A P-channel type second IGBT, first and second diodes, a PNP-type third transistor, a current output terminal, and first and second current input terminals. The current control means 5 capable of independently varying the current value flowing into the second current input terminal in three steps including 0, the DC main power source, and the first terminal in which the minus terminal is connected to the plus terminal of the DC main power source. A direct current power supply; and a second direct current power supply in which a positive terminal is connected to the negative terminal of the direct current main power supply, and the collector of the first IGBT, the cathode of the first diode and the positive terminal of the direct current main power supply are connected. Connecting the collector of the second IGBT, the anode of the second diode and the negative terminal of the DC main power supply, and the emitter of the first IGBT, the anode of the first diode and the second The emitter of the GBT is connected to the cathode of the second diode, the gate of the first IGBT, the gate of the second IGBT, the collector of the third transistor and the first current input terminal of the current control means 5 are connected. , The positive terminal of the first DC power source is connected to the emitter and the base of the third transistor via resistors, respectively, and the base of the third transistor is connected to the second current input terminal of the current control means 5, The current output terminal of the current control means 5 is connected to the negative terminal of the second DC power source, and has a Zener phenomenon between the gate and the emitter of the first or second IGBT with respect to positive and negative bidirectional voltages. The current control means 5 has a configuration in which a voltage limit means is connected, and the current control means 5 sets the current flowing into the first current input terminal to 0 and sets the current flowing into the second current input terminal to the first current input terminal.
And a second state in which the current flowing into the first current input terminal is 0 and the current flowing into the second current input terminal is smaller than the first current value. And a third state in which the current flowing into the second current input terminal is 0 and the current flowing into the first current input terminal is the third current value, and the second current input terminal The current flowing into the first current input terminal is set to 0
Has a fourth state in which a fourth current value is smaller than the current value of, and sequentially transits from the first state to the fourth state and then to the first state after the fourth state. An output circuit for a PWM inverter, which is configured to repeatedly transit from a state 1 to a fourth state.
ナー現象を有する電圧リミット手段が、互いのアノード
またはカソードを共通にかつ直列に接続した2個のツェ
ナーダイオードとした請求項21または22記載のPW
Mインバータ用出力回路。23. The voltage limiting means having a Zener phenomenon for positive and negative bidirectional voltages is two Zener diodes whose anodes or cathodes are connected in common and in series. PW described
Output circuit for M inverter.
と、Pチャンネルタイプの第2のIGBTと、第1およ
び第2のダイオードと、NPNタイプの第6および第7
のトランジスタと、電流入力端子と第1および第2の電
流出力端子を持ち前記第1および第2の電流出力端子よ
り流出する電流値を0を含む3段階にそれぞれ独立して
可変できる電流制御手段6と、直流主電源と、前記直流
主電源のプラス端子にマイナス端子を接続した第1の直
流電源と、前記直流主電源のマイナス端子にプラス端子
を接続した第2の直流電源とを備え、 第1のIGBTのコレクタと第1のダイオードのカソー
ドと前記直流主電源のプラス端子を接続し、 第2のIGBTのコレクタと第2のダイオードのアノー
ドと前記直流主電源のマイナス端子を接続し、 第1のIGBTのエミッタと第1のダイオードのアノー
ドと第2のIGBTのエミッタと第2のダイオードのカ
ソードを接続し、 第1のIGBTのゲートと第2のIGBTのゲートと第
6のトランジスタのコレクタと前記電流制御手段6の第
1の電流出力端子を接続し、 第2の直流電源のマイナス端子と第6および第7のトラ
ンジスタのエミッタをそれぞれ抵抗を介して接続し、 第7のトランジスタのベースとコレクタと第6のトラン
ジスタのベースと前記電流制御手段6の第2の電流出力
端子を接続し、 前記電流制御手段6の電流入力端子を第1の直流電源の
プラス端子に接続し、 第1または第2のIGBTのゲートとエミッタ間に正お
よび負の双方向の電圧に対してツェナー現象を有する電
圧リミット手段を接続した構成を有し、 前記電流制御手段6が、第1の電流出力端子より流出す
る電流を0とし第2の電流出力端子より流出する電流を
第1の電流値とする第1の状態と、第1の電流出力端子
より流出する電流を0とし第2の電流出力端子より流出
する電流を前記第1の電流値よりも小さな第2の電流値
とする第2の状態と、第2の電流出力端子より流出する
電流を0とし第1の電流出力端子より流出する電流を第
3の電流値とする第3の状態と、第2の電流出力端子よ
り流出する電流を0とし第1の電流出力端子より流出す
る電流を前記第3の電流値よりも小さな第4の電流値と
する第4の状態を有し、第1の状態から順に第4の状態
まで移行し第4の状態の次に第1の状態に移行して第1
の状態から第4の状態を順に繰り返し移行していく構成
としたPWMインバータ用出力回路。24. A first IGBT of N channel type.
, P-channel type second IGBT, first and second diodes, NPN type sixth and seventh
Current control means capable of independently varying the value of the current flowing out from the first and second current output terminals in three stages including 0, the current input terminal and the first and second current output terminals. 6, a DC main power supply, a first DC power supply in which a minus terminal is connected to the plus terminal of the DC main power supply, and a second DC power supply in which a plus terminal is connected to the minus terminal of the DC main power supply, The collector of the first IGBT, the cathode of the first diode and the positive terminal of the DC main power supply are connected, and the collector of the second IGBT and the anode of the second diode and the negative terminal of the DC main power supply are connected. The emitter of the first IGBT and the anode of the first diode are connected to the emitter of the second IGBT and the cathode of the second diode, and the gate of the first IGBT and the second I The gate of the GBT, the collector of the sixth transistor and the first current output terminal of the current control means 6 are connected, and the negative terminal of the second DC power source and the emitters of the sixth and seventh transistors are respectively connected via resistors. Connecting the base and collector of the seventh transistor, the base of the sixth transistor and the second current output terminal of the current control means 6, and connecting the current input terminal of the current control means 6 to the first direct current. The current control is connected to a positive terminal of a power source, and a voltage limiting means having a Zener phenomenon for positive and negative bidirectional voltages is connected between the gate and the emitter of the first or second IGBT. A first state in which the means 6 sets the current flowing out from the first current output terminal to 0 and the current flowing out from the second current output terminal to a first current value; and the first current output terminal The second state in which the current flowing out from the second current output terminal is 0 and the current flowing out from the second current output terminal is a second current value smaller than the first current value, and the current flowing out from the second current output terminal. Is 0 and the current flowing out of the first current output terminal is the third current value, and the current flowing out of the second current output terminal is 0 and the current flowing out of the first current output terminal is 0. Has a fourth state in which is a fourth current value smaller than the third current value, transitions from the first state to the fourth state in order, and then to the first state after the fourth state. First to move
An output circuit for a PWM inverter, which is configured to sequentially and repeatedly shift from the above state to the fourth state.
と、Pチャンネルタイプの第2のIGBTと、第1およ
び第2のダイオードと、NPNタイプの第6のトランジ
スタと、電流入力端子と第1および第2の電流出力端子
を持ち前記第1および第2の電流出力端子より流出する
電流値を0を含む3段階にそれぞれ独立して可変できる
電流制御手段6と、直流主電源と、前記直流主電源のプ
ラス端子にマイナス端子を接続した第1の直流電源と、
前記直流主電源のマイナス端子にプラス端子を接続した
第2の直流電源とを備え、 第1のIGBTのコレクタと第1のダイオードのカソー
ドと前記直流主電源のプラス端子を接続し、 第2のIGBTのコレクタと第2のダイオードのアノー
ドと前記直流主電源のマイナス端子を接続し、 第1のIGBTのエミッタと第1のダイオードのアノー
ドと第2のIGBTのエミッタと第2のダイオードのカ
ソードを接続し、 第1のIGBTのゲートと第2のIGBTのゲートと第
6のトランジスタのコレクタと前記電流制御手段6の第
1の電流出力端子を接続し、 第2の直流電源のマイナス端子と第6のトランジスタの
エミッタおよびベースをそれぞれ抵抗を介して接続し、
第6のトランジスタのベースと前記電流制御手段6の第
2の電流出力端子を接続し、 前記電流制御手段6の電流入力端子を第1の直流電源の
プラス端子に接続し、 第1または第2のIGBTのゲートとエミッタ間に正お
よび負の双方向の電圧に対してツェナー現象を有する電
圧リミット手段を接続した構成を有し、 前記電流制御手段6が、第1の電流出力端子より流出す
る電流を0とし第2の電流出力端子より流出する電流を
第1の電流値とする第1の状態と、第1の電流出力端子
より流出する電流を0とし第2の電流出力端子より流出
する電流を前記第1の電流値よりも小さな第2の電流値
とする第2の状態と、第2の電流出力端子より流出する
電流を0とし第1の電流出力端子より流出する電流を第
3の電流値とする第3の状態と、第2の電流出力端子よ
り流出する電流を0とし第1の電流出力端子より流出す
る電流を前記第3の電流値よりも小さな第4の電流値と
する第4の状態を有し、第1の状態から順に第4の状態
まで移行し第4の状態の次に第1の状態に移行して第1
の状態から第4の状態を順に繰り返し移行していく構成
としたPWMインバータ用出力回路。25. A first IGBT of N-channel type
A second P-channel type IGBT, first and second diodes, an NPN type sixth transistor, a current input terminal and first and second current output terminals. The current control means 6 capable of independently varying the current value flowing out from the second current output terminal in three steps including 0, the DC main power source, and the first terminal in which the minus terminal is connected to the plus terminal of the DC main power source. DC power supply,
A second direct current power source in which a positive terminal is connected to a negative terminal of the direct current main power source, and a collector of the first IGBT, a cathode of the first diode, and a positive terminal of the direct current main power source are connected; The collector of the IGBT, the anode of the second diode, and the negative terminal of the DC main power supply are connected, and the emitter of the first IGBT, the anode of the first diode, the emitter of the second IGBT, and the cathode of the second diode are connected. The gate of the first IGBT, the gate of the second IGBT, the collector of the sixth transistor and the first current output terminal of the current control means 6 are connected to each other, and the negative terminal of the second DC power source is connected to the second terminal. The emitter and base of the transistor of 6 are connected via a resistor,
The base of the sixth transistor and the second current output terminal of the current control means 6 are connected, the current input terminal of the current control means 6 is connected to the plus terminal of the first DC power supply, and the first or second Of the IGBT, voltage limit means having a Zener phenomenon for positive and negative bidirectional voltages is connected between the gate and emitter of the IGBT, and the current control means 6 flows out from the first current output terminal. The first state in which the current is 0 and the current flowing out from the second current output terminal is the first current value, and the current flowing out from the first current output terminal is 0 and flows out from the second current output terminal A second state in which the current is a second current value smaller than the first current value, and a current flowing out from the second current output terminal is 0 and a current flowing out from the first current output terminal is third The third state with the current value of And a fourth state in which the current flowing out of the current output terminal is 0 and the current flowing out of the first current output terminal is a fourth current value smaller than the third current value. From the 4th state to the 4th state and then to the 1st state after the 4th state
An output circuit for a PWM inverter, which is configured to sequentially and repeatedly shift from the above state to the fourth state.
ナー現象を有する電圧リミット手段が、互いのアノード
またはカソードを共通にかつ直列に接続した2個のツェ
ナーダイオードとした請求項24または25記載のPW
Mインバータ用出力回路。26. The voltage limiting means having a Zener phenomenon for positive and negative bidirectional voltages is two Zener diodes whose anodes or cathodes are connected in common and in series. PW described
Output circuit for M inverter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05097581A JP3116652B2 (en) | 1993-03-03 | 1993-04-23 | Output circuit for PWM inverter |
Applications Claiming Priority (3)
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