JPH06290065A

JPH06290065A - ユークリッド互除回路

Info

Publication number: JPH06290065A
Application number: JP5074652A
Authority: JP
Inventors: Minoru Yoneda; 稔米田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-03-31
Filing date: 1993-03-31
Publication date: 1994-10-18
Anticipated expiration: 2016-11-19
Also published as: JP3230888B2

Abstract

(57)【要約】【目的】高速性を損なうことなく回路規模を削減する。【構成】レジスタ21乃至28には夫々シンドローム係数Ｓ
0 乃至Ｓ7 を与え、レジスタ31乃至38には被除多項式の
係数を与える。乗算器51乃至57は出力Ｑ（Ｘ）に被除多
項式の係数を乗算し、加算器41乃至47はレジスタ21乃至
27の出力に乗算器51乃至57の出力を乗算することによ
り、剰余を次段に出力する。更に、レジスタ21乃至28の
出力を夫々レジスタ31乃至38に与え、レジスタ31乃至38
の出力をスイッチ60乃至67を介してレジスタ21乃至28に
与えて、データを交換しており、回路規模を低減するこ
とが可能となる。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明は、リード・ソロモン符号
及びＢＣＨ符号を含むゴッパ符号の誤り訂正に好適のユ
ークリッド互除回路に関する。

【０００３】

【従来の技術】近年、各種ディジタルシステムの信頼性
を向上させるために、誤り訂正符号が適用されるように
なった。誤り訂正符号としては、システムに応じて種々
のものが採用されている。特に、Reed solomon符号（以
下、ＲＳ符号という）は、冗長度が低く、ＣＤ（コンパ
クトディスク）、ＤＡＴ（ディジタルオーディオテー
プ）及び衛星通信の分野等において広く用いられている
重要な符号である。

【０００４】ＲＳ符号の復号方法としては種々の提案が
ある。２又は３シンボル程度の訂正では、ＲＳ符号を用
いて代数的な手法によって誤り位置及び誤り値を求める
ことが可能であり、その装置化は容易である。しかし、
高信頼性を必要とするシステムにおいては、訂正能力を
大きくする必要がある。この場合には、ピーターソン
法、バーレカンプ・マッシィ法又はユークリッド法等を
用いる。これらの方法は、誤り位置多項式及び評価多項
式を導出し、チェンサーチ法等によって誤り位置及び誤
り値を求めることによって復号を行う。このような復号
を実現する回路は規模が極めて大きく、また、計算には
長時間を要する。

【０００５】次に、ＲＳ符号について簡単に説明する。

【０００６】ＲＳ符号はガロア体ＧＦの元で構成され
る。元の数が２^m個のガロア体ＧＦ（２^m）上のＲＳ符
号において、符号長をｎとし、最小距離（ハミング距
離）をｄとし、情報シンボル数をｋとすると、ＲＳ符号
は下記式（１），（２）を満足する。

【０００７】ｎ≦２^m-1 …（１）ｎ＝ｋ＋（ｄ−１） …（２）このＲＳ符号の訂正能力ｔ（誤り訂正可能なシンボル
数）は下記式（３）によって示すことができる。

【０００８】ｔ＝（ｄ−１）／２ …（３）生成多項式Ｇ（Ｘ）は、符号の検査シンボル数（ｎ−
ｋ）（＝ｄ−１＝２ｔ）に等しい次数を有し、且つ、Ｘ
^n-1を割切るものである。ＧＦ（２^m）の原始元をαと
すると、ＲＳ符号の生成多項式Ｇ（Ｘ）は下記式（４）
によって表現することができる。

【０００９】Ｇ（Ｘ）＝（Ｘ−α）（Ｘ−α²）…（Ｘ−α^2t） …（４）なお、Ｇ（Ｘ）＝（Ｘ−１）（Ｘ−α）…（Ｘ−
α^2t-1）でもよい。

【００１０】次に、符号化について説明する。

【００１１】符号化後の符号多項式Ｃ（Ｘ）は生成多項
式Ｇ（Ｘ）によって割切れるものでなければならない。
いま、符号化したいｋ個の情報シンボルをＩとする。こ
の情報を多項式で表現すると、情報多項式Ｉ（Ｘ）はＩ（Ｘ）＝Ｃn-1 Ｘ^n-1＋Ｃn-2 Ｘ^n-2＋…＋Ｃn-k Ｘ^n-k …（５）となる。

【００１２】情報多項式Ｇ（Ｘ）を生成多項式Ｇ（Ｘ）
で割ったときの剰余多項式Ｐ（Ｘ）はＰ（Ｘ）＝Ｉ（Ｘ）ｍｏｄＧ（Ｘ） …（６）＝Ｃn-k-1 Ｘ^n-k-1＋Ｃn-k-2 Ｘ^n-k-2＋…＋Ｃ0 …（７）となり、符号多項式Ｃ（Ｘ）は下記式（８）から与えら
れる。

【００１３】Ｃ（Ｘ）＝Ｉ（Ｘ）＋Ｐ（Ｘ） …（８）式（８）の符号多項式Ｃ（Ｘ）がＧ（Ｘ）で割切れるこ
とは明らかである。

【００１４】次に、復号化について説明する。

【００１５】復号は以下の手順で行う。

【００１６】（１）シンドローム計算を行う。

【００１７】（２）シンドロームが全て０ならば誤りな
しと判定する。

【００１８】（３）シンドロームからピーターソン法又
はユークリッドの互除法等を用いて、誤り位置多項式σ
（Ｘ）及び誤り評価多項式ω（Ｘ）を求める。

【００１９】（４）チェンサーチによって、σ（Ｘ）の
根、即ち、誤り位置を求める。

【００２０】（５）ω（Ｘ）の根、即ち、誤りの値を求
める。

【００２１】式（８）の符号多項式Ｃ（Ｘ）が伝送路に
おいて雑音の影響を受けて受信多項式Ｙ（Ｘ）に変化す
るものとする。受信多項式Ｙ（Ｘ）は符号多項式Ｃ
（Ｘ）と誤り多項式Ｅ（Ｘ）の和である。

【００２２】先ず、上記手順（１）において、受信多項
式Ｙ（Ｘ）からシンドロームＳ1 ，Ｓ2 ，…，Ｓ2tを計
算する。α，α²，…，α^2tを根とするＢＣＨ符号で
は、シンドロームをＳi ＝Ｙ（αⁱ）ｉ＝１，２，…，２ｔ …（９）により定義する。Ｃ（αi ）＝０（ｉ＝１，２，…，２
ｔ）であるので、シンドロームはＳi ＝Ｅ（αⁱ）ｉ＝１，２，…，２ｔ …（１０）となり、誤りがなければ、シンドロームは全て０とな
る。

【００２３】いま、位置ｊ1 ，ｊ2 ，…，ｊL に値がｅ
1 ，ｅ2 ，…，ｅL の誤りが生じているものとする。但
し、Ｌ≦ｔとする。このとき、Ｅ（Ｘ）＝ｅ1 Ｘ^ｊ1＋ｅ2 Ｘ^ｊ2＋…＋ｅL Ｘ^ｊL …（１１）であるから、式（１０）より下記式（１２）が得られ
る。

【００２４】Ｓi ＝ｅ1 α^ij1＋ｅ2 α^ij2＋…＋ｅL α^ijL（ｉ＝１，２，…，２ｔ） …（１２）従って、このＳ1 ，Ｓ2 ，…，Ｓ2tから、誤りの位置ｊ
1 ，ｊ2 ，…，ｊL と誤りの値ｅ1 ，ｅ2 ，…，ｅL を
求めればよい。

【００２５】しかし、シンドロームから直接求めること
は困難であるので、先ず、下記式（１３）に示すＧＦ
（２^m）上のＬ次多項式を求める。

【００２６】 σ（Ｚ）＝（１−α^j1Ｚ）（１−α^j2Ｚ）…（１−α^jLＺ） …（１３）この式（１３）は誤り位置多項式と呼ばれ、根が誤り位
置に対応する。

【００２７】ここで、シンドロームＳ（Ｚ）をＳ（Ｚ）＝Ｓ1 ＋Ｓ2 Ｚ＋…＋Ｓ2tＺ^2t-1 …（１４）とおく。このとき、ｅi α^j1 ／（１−α^j1Ｚ）＝ｅi α^j1＋ｅi α^2jiＺ＋ｅi α^3jiＺ²＋… …（１５）であることに注意すると、下記式（１６）が得られる。

【００２８】式（１６）の両辺にσ（Ｚ）を乗じると、下記式（１
７）が導かれる。

【００２９】 σ（Ｚ）Ｓ（Ｚ）＝ω（Ｚ）ｍｏｄＺ^2t …（１７）即ち、適当な多項式Ａ（Ｚ）を用いて下記式（１８）の
ように表わすことができる。

【００３０】Ａ（Ｚ）・Ｚ^2t＋σ（Ｚ）・Ｓ（Ｚ）＝ω（Ｚ） …（１８）式（１８）のω（Ｚ）は誤り評価多項式と呼ばれ、下記
式（１９）によって定義される。

【００３１】ここで、deg σ（Ｚ）≦ｔ、 deg ω（Ｚ）≦ｔ−１ deg は次数を示す …（２０）また、ω（α^-j1）≠０（ｉ＝１，…，Ｌ）であるの
で、ω（Ｚ）とσ（Ｚ）は互いに素であるから、ω
（Ｚ）とσ（Ｚ）はＺ^2tとＳ（Ｚ）の最大公約（ＧＣ
Ｄ）多項式を求めるユークリッドの互除法の過程で求め
ることができる。

【００３２】次に、手順（３）で採用するユークリッド
互除法について説明する。

【００３３】いま、２つの多項式ｒ-1（Ｚ）、ｒ0
（Ｚ）が与えられ、deg ｒ0 ≦deg ｒ-1であるとき、次
の除算を繰返す。

【００３４】ｒ-1（Ｚ）＝ｑ1 （Ｚ）・ｒ0 （Ｚ）＋ｒ1 （Ｚ）、deg ｒ1 ≦deg ｒ0 …（２４）ｒ0 （Ｚ）＝ｑ2 （Ｚ）・ｒ1 （Ｚ）＋ｒ2 （Ｚ）、deg ｒ2 ≦deg ｒ1 …（２５）：：ｒj-2 （Ｚ）＝ｑj （Ｚ）・ｒj-1 （Ｚ）＋ｒj （Ｚ）、deg ｒj ≦deg ｒj-1 …（２６）ｒj-1 （Ｚ）＝ｑj+1 （Ｚ）・ｒj （Ｚ） …（２７）そして、最後に割切れた非零のｒj （Ｚ）がｒ-1
（Ｚ）とｒ0 （Ｚ）との最大公約多項式（Greatest Com
mon Devisor ）（ＧＣＤ）になる。

【００３５】ここで、以下の定理を用いる。

【００３６】２つの多項式ｒ-1（Ｚ）、ｒ0 （Ｚ）が与
えられ、deg ｒ0 ≦deg ｒ-1 、且つ、ＧＣＤがｈ
（Ｚ）であるとき、Ｕ（Ｚ）・ｒ-1（Ｚ）＋Ｖ（Ｚ）・ｒ0 （Ｚ）＝ｈ（Ｚ） …（２８）を満足するＵ（Ｚ），Ｖ（Ｚ）が存在し、deg Ｕ，deg
Ｖは共にdeg ｒ-1よりも小さい。

【００３７】この定理を用い、ｒ-1 （Ｚ）＝Ｚ^2t、ｒ
0 （Ｚ）＝Ｓ（Ｚ）とおき、下記式（２９）を満足する
多項式ｒi （Ｚ），Ａi （Ｚ），Ｂi （Ｚ）を順に算出
する。

【００３８】Ａi （Ｚ）・ｒ-1（Ｚ）＋Ｂi （Ｚ）・ｒ0 （Ｚ）＝ｒi （Ｚ） …（２９）そして、Ｂi （Ｚ）がｔ次以下、剰余ｒi （Ｚ）が（ｔ
−１）次以下になれば、Ｂi （Ｚ），ｒi （Ｚ）は夫々
シグマ（Ｚ），ω（Ｚ）の候補となる。そこで、先ず、Ａ-1（Ｚ）＝１，Ａ0 （Ｚ）＝０ …（３０）Ｂ-1（Ｚ）＝０，Ｂ0 （Ｚ）＝１ …（３１）とおき、ｒi （Ｚ），Ａi （Ｚ），Ｂi （Ｚ）を計算す
る。

【００３９】ｒi （Ｚ）＝ｒi-2 （Ｚ）−ｑi （Ｚ）・ｒi-1 （Ｚ） …（３２）Ａi （Ｚ）＝Ａi-2 （Ｚ）−ｑi （Ｚ）・Ａi-1 （Ｚ） …（３３）Ｂi （Ｚ）＝Ｂi-2 （Ｚ）−ｑi （Ｚ）・Ｂi-1 （Ｚ） …（３４）この演算によってｒi （Ｚ）の次数が初めて（ｔ−１）
以下となったときに、 σ1 （Ｚ）＝Ｂi （Ｚ）， ω1 （Ｚ）＝ｒi （Ｚ） …（３５）が求められる。

【００４０】このようにユークリッド互除法によって求
めたσ（Ｘ），ω（Ｘ）の根を用いて、誤りの値ｅi は
下記式（３６）によって得られる。

【００４１】ｅi ＝−ω（α^-ji）／σ′（α^-ji）ｉ＝１，…，Ｌ …（３６）ここで、σ′（Ｚ）はσ（Ｚ）の導関数であり、σ
（Ｚ）を形式的に微分したものである。σ′（Ｚ）はσ
（Ｚ）の奇数次項のみを取出した下記式（３７），（３
８）で表わされる。

【００４２】 σ′（Ｚ）＝σ1 ＋σ3 Ｚ²＋σ5 Ｚ⁴＋…＋σL Ｚ^L-1（Ｌ：奇数）…（３７） σ′（Ｚ）＝σ1 ＋σ3 Ｚ²＋σ5 Ｚ⁴＋…＋σL Ｚ^L-2（Ｌ：偶数）…（３８）このようにして、ＲＳ符号の符号化と復号化とが行われ
る。

【００４３】ところで、復号化の処理時間うち、シンド
ロームから誤り位置多項式σ（Ｚ）と誤り評価多項式ω
（Ｚ）を求める過程が、最も長い計算時間が必要であ
り、この過程に対応する回路規模は最も大きい。そこ
で、この部分の回路規模を低減する提案が特開昭６３−
１５７５２８号公報においてなされている。図６はこの
提案を示すブロックである。図６（ａ）はＧＣＤを生成
するプロセッシングエレメントを示し、図６（ｂ）は図
６（ａ）を用いた全体構成を示す。

【００４４】この提案においては、シストリック・アレ
イによる方法を採用している。このシストリック・アレ
イのアルゴリズムは、ユークリッドの互除法を用いてＧ
ＣＤ（最大公約）を求める過程でσ（Ｘ）とω（Ｘ）と
を求めるものであるが、２つの多項式の最大次係数を互
い違いに乗ずることで次数を低減させている。なお、実
際の回路では、σ（Ｘ）とω（Ｘ）とを夫々求めるため
に、図６の回路を２回用いるか、又は、図６の回路を２
系統設ける必要がある。

【００４５】このように、従来のユークリッド互除回路
においては、１つの基本処理回路は、図６（ａ）に示す
ように、２つの乗算器、１つの加算器、３入力２出力の
マルチプレクサ及び７つのレジスタによって構成してお
り回路規模が極めて大きい。例えば、ガロア体ＧＦ（２
⁸）上のＲＳ符号のように、１シンボルが８ビットであ
る場合には、ゲート数をＮＡＮＤゲート単位で求める
と、約１．２Ｋゲートを構成する必要がある。実際に
は、この基本回路を図６（ｂ）に示すように（２ｔ＋
２）個使用するから、例えば、２ｔ＝１０である場合に
は、１４．４Ｋゲートを構成しなければならない。更
に、復号を高速にするためには、図６の回路を２回使用
することはできないので、２組の回路を用意する必要が
ある。この場合には、ＬＤＣ（Long Distance Code）を
採用して、２ｔ＝１６としたとすると、ゲート数は２
１．６Ｋ必要となり、膨大な回路規模となってしまう。

【００４６】

【発明が解決しようとする課題】このように、上述した
従来のユークリッド互除回路においては、回路規模が極
めて大きいという問題点があった。

【００４７】本発明は、高速性を損なうことなく回路規
模を低減することができるユークリッド互除回路を提供
することを目的とする。

【００４８】［発明の構成］

【００４９】

【課題を解決するための手段】本発明に係るユークリッ
ド互除回路は、被除多項式と除多項式との除算の剰余の
次数が所定の条件を満足するまで、前記剰余で前記除多
項式を繰返し除算するユークリッド互除回路において、
前記被除多項式と前記除多項式とを夫々記憶する複数の
レジスタを有する第１及び第２のレジスタ群と、前記第
１及び第２のレジスタ群を用いて、前記被除多項式を除
多項式で除算した剰余を前記第１のレジスタ群の各レジ
スタに記憶させる帰還手段と、前記除多項式の最大次係
数が非零となるまで１回の除算終了毎に前記第１のレジ
スタ群の各レジスタの内容を次段のレジスタにシフトさ
せるシフト手段と、前記被除多項式の係数と除多項式の
係数とを交換する交換手段を具備したものである。

【００５０】

【作用】本発明において、帰還手段は、被除多項式を除
多項式で除算した剰余を前記第１のレジスタ群の各レジ
スタに記憶させる。これにより、剰余で除多項式を繰返
し除算させる。除数の最高次係数が０である場合には除
算が不可能となるので、シフト手段は最高次係数が０で
なくなるまでシフトさせる。交換手段が除多項式と被除
多項式との内容を交換するので、従来に比して回路規模
を削減することが可能となる。

【００５１】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係るユークリッド互除回路
に採用される除算器の一実施例を示すブロック図であ
る。

【００５２】先ず、本実施例において採用する多項式の
除算器の原理について図２を参照して説明する。

【００５３】除算の例として被除多項式と除多項式の割
算であるＸ⁴÷ａＸ³＋ｂＸ²＋ｃＸ＋ｄを考える。図
２において、レジスタ１乃至３は被除多項式の係数を記
憶するためのものである。レジスタ５乃至７は夫々除多
項式の係数ｄ，ｃ，ｂ，ａを記憶しており、夫々係数ｄ
乃至ａを乗算器12乃至14及び逆元ＲＯＭ８に出力する。
逆元ＲＯＭ８はレジスタ７の内容の逆元を乗算器15に与
えるようになっている。

【００５４】

【表１】上記表１は各タイミングｔ0 乃至ｔ6 における入出力及
びレジスタ１乃至３の内容を示している。被除多項式は
最高次数から順次加算器９に与える。表１に示すよう
に、タイミングｔ0 においては、レジスタ１乃至３は初
期化されて０になっている。タイミングｔ1 で被除多項
式の最高次Ｘ⁴の係数１が入力される。以後、タイミン
グｔ2 乃至ｔ6 において入力される被除多項式の係数は
いずれも０である。次のタイミングｔ2 においても出力
は０であり、加算器９は乗算器12からの０と入力の１と
を加算してレジスタ１に格納する。レジスタ１の内容は
タイミングｔ3 ，ｔ4 で順次レジスタ２，３に転送され
る。

【００５５】タイミングｔ4 においてレジスタ３の内容
が１になると、乗算器15は逆元ＲＯＭ８からの１／ａを
乗算して、最高次数の商を初めて出力する。この商は乗
算器12乃至14に帰還されて、夫々係数ｄ乃至ａが乗算さ
れ、次のタイミングｔ5 において、レジスタ１乃至３に
は夫々ｄ／ａ，ｃ／ａ，ｂ／ａが格納される。これによ
り、タイミングｔ5 の商はｂ／ａ2 となる。出力はタイ
ミングｔ5 で終了する。

【００５６】以後、同様の動作が繰返され、タイミング
ｔ6 では、レジスタ１乃至３に剰余が格納される。図３
は上述した除算を筆算によって示したものである。図２
の回路は図３の筆算と同一の動作を行っており、図３の
筆算結果と同一の結果が得られている。

【００５７】被除多項式の０でない最高次数がレジスタ
３に格納されるまで、即ち、タイミングｔ0 乃至ｔ3 の
期間は最高次数をシフトさせているだけであり、被除多
項式の０でない最高次数の係数をレジスタ３に、以下の
係数をレジスタ２，１に並列に格納させてもよい。この
場合には、タイミングｔ4 乃至ｔ6 のみの動作でよい。

【００５８】なお、この例のように、被除多項式と除多
項式の次数差が１の場合には、計算は必ず２クロックで
終了する。

【００５９】図１は本実施例に組込まれる除算器を示す
ブロック図である。

【００６０】レジスタ21乃至28は被除数であるＲi-2
（Ｘ）の係数記憶用のレジスタであり、レジスタ31乃至
38は除数であるＲi-1 （Ｘ）の係数記憶用のレジスタで
ある。レジスタ21乃至28には除算終了後の剰余が保存さ
れるので、これらのレジスタ21乃至28をＲi レジスタと
いい、レジスタ31乃至38をＲi-1 レジスタという。

【００６１】レジスタ21乃至28のデータ端Ｄには夫々ス
イッチ60乃至67からデータを供給する。レジスタ21乃至
28の出力データは、夫々加算器41乃至47及び乗算器72に
与えると共に、レジスタ31乃至38のデータ端Ｄにも与え
る。レジスタ31乃至38の出力データは、夫々乗算器51乃
至57及び逆元ＲＯＭ70に与えると共に、スイッチ60乃至
67にも与える。

【００６２】スイッチ60には０及びシンドローム係数Ｓ
0 も与えられ、スイッチ60は後述する制御信号ＬＤＮ，
ＬＤＮ２に制御されて、０、シンドローム係数Ｓ0 及び
レジスタ31の出力のいずれかを選択してレジスタ21に与
えるようになっている。同様に、スイッチ31乃至67に
は、夫々前段の加算器41乃至47の出力及びＳ1 乃至Ｓ7
も与えられ、スイッチは３入力の１つを選択してレジス
タ22乃至28に出力する。

【００６３】逆元ＲＯＭ70はレジスタ38出力の逆元をア
ンドゲート71に出力する。アンドゲート71は信号ＱＥＮ
の“Ｈ”で逆元を乗算器72に与える。乗算器72はレジス
タ28の出力と逆元との乗算を行って、出力Ｑ（Ｘ）とし
て出力すると共に、乗算器51乃至57に出力する。乗算器
51乃至57は夫々レジスタ31乃至37の出力とＱ（Ｘ）とを
乗算して加算器41乃至47に出力する。加算器41乃至47は
前段のレジスタ21乃至27の出力と乗算器51乃至57の出力
とを加算してスイッチ61乃至67に与えるようになってい
る。

【００６４】次に、このように構成された実施例の動作
について図４及び図５を参照して説明する。図４はユー
クリッド互除法のアルゴリズムを説明するためのフロー
チャートであり、「符号理論」（Ｐ１７２，今井秀樹
著、電子情報通信学会編）に記載されたものである。図
５は図１の除算器の動作を説明するためのタイミングチ
ャートである。

【００６５】例として、ガロア体ＧＦ（２⁴）上の（１
５、７）ＲＳ符号を復号する場合について説明する。原
始多項式Ｐ（Ｘ）をＰ（Ｘ）＝Ｘ⁴＋Ｘ＋１とし、生成
多項式Ｇ（Ｘ）を下記式（４１）で示すものとする。

【００６６】受信信号の最後の情報から先頭の情報までの１５の情報
を０番目乃至１４番目の情報というものとして、９，１
０，１１，１２番目の値にエラーが発生したものとす
る。この場合には、シンドローム係数Ｓ0 乃至Ｓ7 は下
記式（４２）で与えられる。

【００６７】Ｓ0 ＝α⁸・（α⁹）＋α・（α¹⁰）＋α⁶・（α¹¹）＋α⁹ ・（α12）＝α Ｓ1 ＝α⁸・（α⁹）²＋α・（α¹⁰）²＋α⁶・（α¹¹）²＋α⁹ ・（α12）²＝α¹⁰ Ｓ2 ＝α⁸・（α⁹）³＋α・（α¹⁰）³＋α⁶・（α¹¹）³＋α⁹ ・（α12）³＝α¹² Ｓ3 ＝α⁸・（α⁹）⁴＋α・（α¹⁰）⁴＋α⁶・（α¹¹）⁴＋α⁹ ・（α12）⁴＝α¹¹ Ｓ4 ＝α⁸・（α⁹）⁵＋α・（α¹⁰）⁵＋α⁶・（α¹¹）⁵＋α⁹ ・（α12）⁵＝１Ｓ5 ＝α⁸・（α⁹）⁶＋α・（α¹⁰）⁶＋α⁶・（α¹¹）⁶＋α⁹ ・（α12）⁶＝α⁸ Ｓ6 ＝α⁸・（α⁹）⁷＋α・（α¹⁰）⁷＋α⁶・（α¹¹）⁷＋α⁹ ・（α12）⁷＝α¹³ Ｓ7 ＝α⁸・（α⁹）⁸＋α・（α¹⁰）⁸＋α⁶・（α¹¹）⁸＋α⁹ ・（α12）⁸＝α³ …（４２）従って、シンドローム生成多項式Ｓ（Ｘ）は下記式（４
３）によって示すことができる。

【００６８】Ｓ（Ｘ）＝α³Ｘ⁷＋α¹³Ｘ⁶＋α⁸Ｘ⁵＋Ｘ⁴＋α¹¹Ｘ³＋α¹²Ｘ²＋α¹⁰Ｘ＋α …（４３）次に、図４に示すユークリッドの互除法に基づいて計算
を行う。

【００６９】先ず、ステップＡ1 において、Ｒ-1（Ｘ）
＝Ｘ^2t＝Ｘ⁸，Ｒ0 ＝Ｓ（Ｘ），Ｂ-1（Ｘ）＝０，Ｂ0
＝１とする。

【００７０】次のステップＡ2 においてｉ＝１とした
後、ステップＡ3 で下記式（４４）に示す演算を行う。

【００７１】Ｒi （Ｘ）＝Ｒi-2 （Ｘ）ｍｏｄＲi-1 （Ｘ） …（４４）ここで、Ｑi （Ｘ）はＲi-2 （Ｘ）をＲi-1 （Ｘ）で除
算したときの商である。

【００７２】次いで、ステップＡ4 において下記式（４
５）の演算を行う。

【００７３】Ｂi （Ｘ）＝Ｂi-2 （Ｘ）−Ｑi （Ｘ）・Ｒi-1 （Ｘ） …（４５）上記（４４），（４５）の演算は、deg Ｒi （Ｘ）＜ｔ
（＝４）となるまで行う。deg Ｒi （Ｘ）＜４である場
合には、ステップＡ5 からステップＡ6 に移行してｉに
１を加算し、ステップＡ3 ，Ａ4 を繰返す。

【００７４】この例では、１回目のループで、Ｒ1
（Ｘ）は下記式（４６）に示すものとなる。

【００７５】Ｒ1 （Ｘ）＝Ｒ-1（Ｘ）÷Ｒ0 （Ｘ）＝Ｘ⁸÷Ｓ（Ｘ）＝｛（α¹²Ｘ＋α⁷）／Ｑ1 （Ｘ）｝＋｛（α¹¹Ｘ⁵＋α¹¹Ｘ⁴＋αＸ³＋α³ Ｘ²＋α¹⁴Ｘ＋α⁸）／Ｒ1 （Ｘ）｝ …（４６） deg Ｒ1 （Ｘ）＝５であるので、ステップＡ4 でｉをイ
ンクリメントして、Ｒ2（Ｘ）を求める。

【００７６】Ｒ2 （Ｘ）＝｛（α⁷Ｘ²＋α¹²Ｘ＋α¹²）／Ｑ2 （Ｘ）｝＋｛（α¹¹Ｘ⁴＋α¹¹ Ｘ³＋Ｘ²＋α¹²Ｘα²）／Ｒ2 （Ｘ）｝ …（４７） deg Ｒ2 （Ｘ）＝４であるので、ステップＡ4 で再度ｉ
をインクリメントして、Ｒ3 （Ｘ）を求める。

【００７７】Ｒ3 （Ｘ）＝Ｒ1 （Ｘ）÷Ｒ2 （Ｘ）＝｛（Ｘ）／Ｑ3 （Ｘ）｝＋｛（α⁴Ｘ＋α¹⁰Ｘ²＋α¹³Ｘ＋α⁸）／Ｒ3 （Ｘ）｝ …（４８）式（４８）はdeg Ｒ3 （Ｘ）＝３であるので、計算を終
了してステップＡ5 から処理をステップＡ7 に移行す
る。式（４８）のＲ3 （Ｘ）がω（Ｘ）である。同様
に、このときのＢ1 （Ｘ）について求めると、Ｂ1 （Ｘ）＝Ｂ-1（Ｘ）−Ｑ1 （Ｘ）・Ｂ0 （Ｘ）＝０−Ｑ1 （Ｘ）・１＝Ｑ1 （Ｘ）＝（α¹²Ｘ＋α⁷） …（４９）Ｂ2 （Ｘ）＝Ｂ0 （Ｘ）−Ｑ2 （Ｘ）・Ｂ1 （Ｘ）＝１−（α⁷Ｘ²＋α¹²Ｘ＋α¹²）・（α¹²Ｘ＋α⁷）＝α⁴Ｘ³＋α⁴Ｘ²＋α¹⁴Ｘ＋α …（５０）Ｂ3 （Ｘ）＝Ｂ1 （Ｘ）−Ｑ3 （Ｘ）・Ｂ2 （Ｘ）＝（α¹²Ｘ＋α⁷）−Ｘ・（α⁴Ｘ³＋α⁴Ｘ²＋α¹⁴Ｘ＋α）＝α⁴Ｘ⁴＋α⁴Ｘ³＋α¹⁴Ｘ²＋α¹³Ｘ＋α⁷ …（５１）となる。式（５１）のＢ3 （Ｘ）がσ（Ｘ）である。

【００７８】ここで、σ（Ｘ）にα^-12を代入すると、
下記式（５２）が得られる。

【００７９】 σ（α³）＝α⁴・α¹²＋α⁴・α⁹＋α¹⁴・α⁶＋α¹³・α³＋α⁷＝０ …（５２）この式（５２）から１２番目にエラーが発生したことが
判明する。このときの誤り値ｅは、σ（Ｘ）の奇数項を
集めて求めた導関数σ′（Ｘ）＝α⁴Ｘ²＋α¹³を用い
て下記式（５３）で表わすことができる。

【００８０】ｅ＝ω（Ｘ）÷σ′（Ｘ） …（５３）式（５３）にα^-12を代入すると、Ｘ＝α^-12＝α³であるので、ｅ＝ω（α³）÷σ′（α3 ）＝（α⁴・α⁹＋α¹⁰・α⁶＋α¹³・α³＋α⁸）÷
（α⁴・α⁶＋α¹³）＝α³÷α⁹ ＝α⁹ このようにして、誤り値α⁹が求められる。

【００８１】同様に、式（５２），（５３）にα^-11，
α^-10，α^-9を代入する。

【００８２】Ｘ＝α^-11＝α⁴であるので、式（５２）
は σ（α⁴）＝α⁴・α¹⁶＋α⁴・α¹²＋α¹⁴・α⁸＋α
¹³・α⁴＋α⁷＝０となる。また、式（５３）からｅ＝ω（α⁴）÷σ′（α⁴）＝（α⁴・α¹²＋α¹⁰・α⁸＋α¹³・α⁴＋α⁸）÷
（α⁴・α⁸＋α¹³）＝α⁶ が得られる。

【００８３】また、Ｘ＝α^-10＝α⁵であるので、式
（５２），（５３）は、 σ（α⁵）＝α⁴・α²⁰＋α⁴・α¹⁵＋α¹⁴・α¹⁰＋α
¹³・α⁵＋α⁷＝０ｅ＝ω（α⁵）÷σ′（α⁵）＝α となる。

【００８４】また、Ｘ＝α^-9＝α⁶であるので、 σ（α⁶）＝α⁴・α²⁴＋α⁴・α¹⁸＋α¹⁴・α¹²＋α
¹³・α⁶＋α⁷＝０ｅ＝ω（α⁶）÷σ′（α⁶）＝α⁸ となる。このようにして、誤り位置及び誤りの値が求め
られる。

【００８５】本実施例の除算器は上記式（４４），（４
５）のＲi （Ｘ）＝Ｒi-2 （Ｘ）ｍｏｄＲi-1 （Ｘ）
の商Ｑ（Ｘ）及びω（Ｘ）を求めるものである。

【００８６】先ず、図５の期間Ａにおいて、制御信号Ｌ
ＤＮ（図５（ａ））によってＲi レジスタにＳ（Ｘ）を
記憶させ、Ｒi-1 レジスタにＸ⁸を記憶させる。この場
合には、Ｒ1 レジスタの次数deg Ｒi （Ｘ）＜ｔ（＝
４）であるか否かを判定する。この例では、Ｓ（Ｘ）＝
α³Ｘ⁷＋α¹³Ｘ⁶＋α⁸Ｘ⁵＋Ｘ⁴＋α¹¹Ｘ³＋α¹²
Ｘ²＋α¹⁰Ｘ＋αであり次数は７であるので、次の処理
を行う。

【００８７】次に、図５の期間Ｂにおいて、Ｒi レジス
タの最高次係数が０でなくなるまでシフトを行う。図５
の場合には、最高次係数のＲ6 はα³（＝８（ＨＥ
Ｘ））であるので、シフトは行わない。

【００８８】次のＣ期間には、制御信号ＬＤＮ２によっ
て、Ｒi レジスタとＲi-1 レジスタの内容を交換する。
このとき、Ｘ⁸÷Ｓ（Ｘ）の計算を開始して、Ｑ（Ｘ）
に最高次数のα¹²（＝Ｆ（ＨＥＸ））を得る。これによ
り、Ｑ（Ｘ）が有効な期間を示す信号ＱＥＮが“Ｈ”と
なる。上述したように、次数差が１であるので、除算は
２クロックで終了する。次のＤ期間には、Ｑ（Ｘ）とし
て係数α⁷（＝Ｂ（ＨＥＸ））が得られる。除算はこの
時点で終了し、ＱＥＮは“Ｌ”になる。

【００８９】図５のＥ期間には、Ｒi レジスタに剰余多
項式の係数が保存される。即ち、レジスタ21乃至28の各
出力は、Ｒ6 ＝０、Ｒ5 ＝α¹¹、Ｒ4 ＝α¹¹、Ｒ3 ＝
α、Ｒ2 ＝α³、Ｒ1 ＝α¹⁴、Ｒ0 ＝α⁸である。この
Ｅ期間には、Ａ期間と同一の動作によって次数判定を行
う。この場合の次数は５であるので、次の動作に移行す
る。以後は期間Ａ乃至Ｄの処理が繰返される。

【００９０】Ｆ期間はＢ期間と同一の動作を行い、Ｒi
レジスタの最高次係数が０でなくなるまでシフトを行
う。Ｒ6 が０であるので１回だけシフトを行っている。

【００９１】Ｇ期間はＣ期間と同一の動作を行い、制御
信号ＬＤＮ２によってＲi レジスタとＲi-1 レジスタと
の内容を交換し、除算を開始してＱ（Ｘ）に最高次数の
α⁷（＝Ｂ（ＨＥＸ））を得る。Ｆ期間の１回のシフト
によって次数差は２になるので、ＱＥＮは３クロック分
になる。つまり、Ｆ期間のシフト分だけＱＥＮは延長さ
れることになり、計算後の次数はシフト分だけ低下す
る。

【００９２】Ｈ期間は除算期間であり、Ｑ（Ｘ）として
α¹²（＝Ｆ（ＨＥＸ））が得られる。Ｉ期間はＤ期間と
同一の処理を行って、Ｑ（Ｘ）として２（Ｆ（ＨＥ
Ｘ））が出力される。除算はＩ期間で終了し、ＱＥＮは
“Ｌ”となる。

【００９３】Ｊ期間はＥ期間と同一の動作を行い、Ｒi
レジスタには剰余多項式の係数が保存される。即ち、Ｒ
6 ＝α¹¹、Ｒ5 ＝α¹¹、Ｒ4 ＝１、Ｒ3 ＝α¹²、Ｒ2 ＝
α²、Ｒ1 ＝０、Ｒ0 ＝０である。ここで、次数判定に
よって次数４を得る。次数が４より小さくなっていない
ので、処理を継続させる。

【００９４】次のＫ期間においては、Ｒ6 ＝α¹¹である
のでシフトは行わない。Ｌ期間は制御信号ＬＤＮ２によ
ってＲi レジスタとＲi-1 レジスタの内容を交換する。
そして、除算を開始してＱ（Ｘ）として最高次数のα⁰
（＝１（ＥＥＸ））を得る。

【００９５】Ｍ期間に除算が終了し、Ｑ（Ｘ）の次数０
が出力される。Ｎ期間においてＲiレジスタに剰余多項
式の係数が保存される。Ｒ6 ＝α⁴、Ｒ5 ＝α¹⁰、Ｒ4
＝α¹³、Ｒ3 ＝α⁸、Ｒ2 ＝０、Ｒ1 ＝０、Ｒ0 ＝０で
ある。Ｏ期間に次数判定を行う。この次数判定によっ
て、次数３が得られるので処理を停止する。

【００９６】このように、本実施例においては、１回の
除算毎にレジスタの内容を交換して、多項式の係数によ
る除算を行っており、ユークリッド互除演算における処
理時間を短縮して誤り訂正の処理速度を向上させること
ができる。また、バッファメモリを必要とせず、実時間
処理が可能であることから、ディジタルＶＴＲ等のよう
に高速データ転送を行うものに有効である。

【００９７】本実施例においては、ガロア体ＧＦ
（２⁸）上で、基本回路部分（図１の破線部）は約５０
０ゲートで構成することができ、また、逆元ＲＯＭも約
５００ゲートで構成することができる。基本回路部分を
２ｔ個設け、逆元ＲＯＭを１個設ければよいので、２ｔ
＝１０の場合には、約５．５Ｋゲートの回路規模でよ
く、２ｔ＝１６の場合には、約８５Ｋゲートで構成する
ことができ、従来に比して著しく回路規模を縮小するこ
とができる。なお、基本回路を縦続接続するだけで、何
重誤り訂正にも容易に拡張することができることは明ら
かである。

【００９８】

【発明の効果】以上説明したように本発明によれば、高
速性を損なうことなく回路規模を低減することができる
という効果を有する。

【図面の簡単な説明】

【図１】本発明の実施例に係るユークリッド互除回路に
採用される除算器の一実施例を示すブロック図。

【図２】実施例の原理を説明するためのブロック図。

【図３】実施例の原理を説明するための説明図。

【図４】実施例の動作を説明するためのフローチャー
ト。

【図５】実施例の動作を説明するためのタイミングチャ
ート。

【図６】従来のユークリッド互除回路を示すブロック
図。

【符号の説明】

21〜28…Ｒi レジスタ、31〜38…Ｒi-1 レジスタ、60〜
67…スイッチ41〜47…加算器、51〜57…乗算器

Claims

【特許請求の範囲】

【請求項１】被除多項式と除多項式との除算の剰余の
次数が所定の条件を満足するまで、前記剰余で前記除多
項式を繰返し除算するユークリッド互除回路において、前記被除多項式と前記除多項式とを夫々記憶する複数の
レジスタを有する第１及び第２のレジスタ群と、前記第１及び第２のレジスタ群を用いて、前記被除多項
式を除多項式で除算した剰余を前記第１のレジスタ群の
各レジスタに記憶させる帰還手段と、前記除多項式の最大次係数が非零となるまで１回の除算
終了毎に前記第１のレジスタ群の各レジスタの内容を次
段のレジスタにシフトさせるシフト手段と、前記被除多項式の係数と除多項式の係数とを交換する交
換手段とを具備したことを特徴とするユークリッド互除
回路