JPH0628887A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH0628887A JPH0628887A JP4183642A JP18364292A JPH0628887A JP H0628887 A JPH0628887 A JP H0628887A JP 4183642 A JP4183642 A JP 4183642A JP 18364292 A JP18364292 A JP 18364292A JP H0628887 A JPH0628887 A JP H0628887A
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Abstract
(57)【要約】
【目的】 本発明の目的は、半導体記憶装置における動
作可能な電源電圧値等の特性調査に要する試験時間を短
縮することができる半導体試験装置を提供することを目
的とする。 【構成】 パターンプログラムにもとづいてライト信号
またはリード信号を出力するアルゴリズミックパターン
ジェネレータと、ライト信号出力端子に接続されるプロ
グラマブルデータセレクタと、フォーマットコントロー
ラと、ドライバーと、リード信号出力端子に接続される
ＡＮＤ回路と、コンパレータとを有する半導体試験装置
において、上記のアルゴリズミックパターンジェネレー
タにはカウンタ使用・不使用選択出力と減算カウンタと
が設けられており、上記のライト信号またはリード信号
が、減算カウンタに予め設定されているカウント数に対
応する回数だけは出力される。
作可能な電源電圧値等の特性調査に要する試験時間を短
縮することができる半導体試験装置を提供することを目
的とする。 【構成】 パターンプログラムにもとづいてライト信号
またはリード信号を出力するアルゴリズミックパターン
ジェネレータと、ライト信号出力端子に接続されるプロ
グラマブルデータセレクタと、フォーマットコントロー
ラと、ドライバーと、リード信号出力端子に接続される
ＡＮＤ回路と、コンパレータとを有する半導体試験装置
において、上記のアルゴリズミックパターンジェネレー
タにはカウンタ使用・不使用選択出力と減算カウンタと
が設けられており、上記のライト信号またはリード信号
が、減算カウンタに予め設定されているカウント数に対
応する回数だけは出力される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体試験装置の改良
に関する。特に、半導体記憶装置における動作可能な電
源電圧値等の特性調査に要する試験時間を短縮すること
ができる半導体試験装置を提供することを目的とする改
良に関する。
に関する。特に、半導体記憶装置における動作可能な電
源電圧値等の特性調査に要する試験時間を短縮すること
ができる半導体試験装置を提供することを目的とする改
良に関する。
【０００２】
【従来の技術】図２は従来技術に係る半導体試験装置の
構成図である。 図２参照 図において、ＡＬＰＧはパターンプログラムにもとづい
て、ライト信号Ｗまたはリード信号Ｒを出力するアルゴ
リズミックパターンジェネレータである。ＰＤＳはこの
アルゴリズミックパターンジェネレータＡＬＰＧのライ
ト信号出力端子ａに接続され、ライト信号に応答してパ
ターンプログラムから読み取った１信号を各テスタ・ピ
ンに割り付け、出力するプログラマブルデータセレクタ
である。ＦＣはパターンプログラムから信号波形を読み
取って波形情報を出力するフォーマットコントローラで
ある。ＤＲは上記のプログラマブルデータセレクタＰＤ
Ｓの出力と上記のフォーマットコントローラＦＣの出力
にもとづく波形の信号を発生し供試半導体集積回路（半
導体記憶装置）ＩＣに出力するドライバーである。ＡＮ
Ｄは上記のアルゴリズミックパターンジェネレータＡＬ
ＰＧのリード信号出力端子ｂから出力されるリード信号
Ｒとストローブ信号ＳＴＲＢとを入力されるアンド回路
である。ＣＯＭＰは、上記の半導体集積回路（半導体記
憶装置）ＩＣから出力される信号の１信号出力電圧ＶOH
の値または０信号出力電圧ＶOLの値と基準電圧値とを、
上記のアンド回路ＡＮＤの出力に応答して、比較するコ
ンパレータである。
構成図である。 図２参照 図において、ＡＬＰＧはパターンプログラムにもとづい
て、ライト信号Ｗまたはリード信号Ｒを出力するアルゴ
リズミックパターンジェネレータである。ＰＤＳはこの
アルゴリズミックパターンジェネレータＡＬＰＧのライ
ト信号出力端子ａに接続され、ライト信号に応答してパ
ターンプログラムから読み取った１信号を各テスタ・ピ
ンに割り付け、出力するプログラマブルデータセレクタ
である。ＦＣはパターンプログラムから信号波形を読み
取って波形情報を出力するフォーマットコントローラで
ある。ＤＲは上記のプログラマブルデータセレクタＰＤ
Ｓの出力と上記のフォーマットコントローラＦＣの出力
にもとづく波形の信号を発生し供試半導体集積回路（半
導体記憶装置）ＩＣに出力するドライバーである。ＡＮ
Ｄは上記のアルゴリズミックパターンジェネレータＡＬ
ＰＧのリード信号出力端子ｂから出力されるリード信号
Ｒとストローブ信号ＳＴＲＢとを入力されるアンド回路
である。ＣＯＭＰは、上記の半導体集積回路（半導体記
憶装置）ＩＣから出力される信号の１信号出力電圧ＶOH
の値または０信号出力電圧ＶOLの値と基準電圧値とを、
上記のアンド回路ＡＮＤの出力に応答して、比較するコ
ンパレータである。
【０００３】つぎに、図２に示す半導体試験装置の動作
について説明する。パターンプログラムにもとづいて、
アルゴリズミックパターンジェネレータＡＬＰＧからラ
イト信号Ｗが出力されると、このライト信号Ｗに応答し
てプログラマブルデータセレクタＰＤＳはメインプログ
ラムから各テスタ・ピンの割り付けを読み取り、フォー
マットコントローラはメインプログラムから信号波形を
読み取り、これらを読み取った情報がドライバーＤＲに
入力される。ドライバーＤＲは入力された情報にもとづ
いた波形の信号を発生し、この信号を半導体集積回路
（半導体記憶装置）ＩＣに入力する。この信号は半導体
記憶装置に入力される。つぎに、上記のアルゴリズミッ
クパターンジェネレータＡＬＰＧがパターンプログラム
にもとづいてリード信号Ｒを出力すると、パルス信号で
あるストローブ信号ＳＴＲＢが入力された時点において
コンパレータＣＯＭＰが上記の半導体記憶装置から読み
出されたＶOHまたはＶOLの値と基準電圧値とを比較し、
上記のＶOHが基準電圧（例えば２．４Ｖ）より高くＶOL
が別の基準電圧（例えば０．４Ｖ）より低いときに良と
判定し、判定結果を出力する。
について説明する。パターンプログラムにもとづいて、
アルゴリズミックパターンジェネレータＡＬＰＧからラ
イト信号Ｗが出力されると、このライト信号Ｗに応答し
てプログラマブルデータセレクタＰＤＳはメインプログ
ラムから各テスタ・ピンの割り付けを読み取り、フォー
マットコントローラはメインプログラムから信号波形を
読み取り、これらを読み取った情報がドライバーＤＲに
入力される。ドライバーＤＲは入力された情報にもとづ
いた波形の信号を発生し、この信号を半導体集積回路
（半導体記憶装置）ＩＣに入力する。この信号は半導体
記憶装置に入力される。つぎに、上記のアルゴリズミッ
クパターンジェネレータＡＬＰＧがパターンプログラム
にもとづいてリード信号Ｒを出力すると、パルス信号で
あるストローブ信号ＳＴＲＢが入力された時点において
コンパレータＣＯＭＰが上記の半導体記憶装置から読み
出されたＶOHまたはＶOLの値と基準電圧値とを比較し、
上記のＶOHが基準電圧（例えば２．４Ｖ）より高くＶOL
が別の基準電圧（例えば０．４Ｖ）より低いときに良と
判定し、判定結果を出力する。
【０００４】ところで、上記の試験は半導体記憶装置を
構成する個々のセルについて順次実行される。試験のパ
ラメータは半導体集積回路ＩＣの電源電圧ＶＣＣやアク
セス時間等である。さらに詳しくは、まず、例えば電源
電圧ＶＣＣを予め定められた最低の電圧に設定して試験
が行われ、この電圧で操作不良のセルが発見されると電
源電圧を１ステップ（例えば０．１Ｖ）上昇して同様の
試験が実行され、以後すべてのセルの動作が良となるま
で上記の動作が繰り返される。
構成する個々のセルについて順次実行される。試験のパ
ラメータは半導体集積回路ＩＣの電源電圧ＶＣＣやアク
セス時間等である。さらに詳しくは、まず、例えば電源
電圧ＶＣＣを予め定められた最低の電圧に設定して試験
が行われ、この電圧で操作不良のセルが発見されると電
源電圧を１ステップ（例えば０．１Ｖ）上昇して同様の
試験が実行され、以後すべてのセルの動作が良となるま
で上記の動作が繰り返される。
【０００５】
【発明が解決しようとする課題】上記のように、従来技
術に係る半導体試験装置においては、ある電源電圧ＶＣ
Ｃにおいてすべてのセルについて順次試験が実行され、
動作不良セルが発見されると電源電圧を１ステップ上昇
して、再度、最初のセルから試験を繰り返すので、試験
に長時間を要すると云う欠点がある。
術に係る半導体試験装置においては、ある電源電圧ＶＣ
Ｃにおいてすべてのセルについて順次試験が実行され、
動作不良セルが発見されると電源電圧を１ステップ上昇
して、再度、最初のセルから試験を繰り返すので、試験
に長時間を要すると云う欠点がある。
【０００６】本発明の目的は、この欠点を解消すること
にあり、半導体記憶装置における動作可能な電源電圧値
等の特性調査に要する時間を短縮することができる半導
体試験装置を提供することにある。
にあり、半導体記憶装置における動作可能な電源電圧値
等の特性調査に要する時間を短縮することができる半導
体試験装置を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的は、パターン
プログラムにもとづいて、ライト信号（Ｗ）またはリー
ド信号（Ｒ）を出力するアルゴリズミックパターンジェ
ネレータ（ＡＬＰＧ）と、このアルゴリズミックパター
ンジェネレータ（ＡＬＰＧ）のライト信号出力端子に接
続されるプログラマブルデータセレクタ（ＰＤＳ）と、
このプログラマブルデータセレクタ（ＰＤＳ）に接続さ
れるフォーマットコントローラ（ＦＣ）と、前記のプロ
グラマブルデータセレクタ（ＰＤＳ）とフォーマットコ
ントローラ（ＦＣ）の出力にもとづく波形の信号を発生
して半導体集積回路に出力するドライバー（ＤＲ）と、
前記のアルゴリズミックパターンジェネレータ（ＡＬＰ
Ｇ）のリード信号出力端子に接続され、前記のリード信
号（Ｒ）とストローブ信号（ＳＴＲＢ）とが入力される
アンド回路（ＡＮＤ）と、このアンド回路（ＡＮＤ）の
出力に応答して前記の半導体集積回路の出力信号電圧と
基準電圧とを比較するコンパレータ（ＣＯＭＰ）とを有
する半導体試験装置において、前記のアルゴリズミック
パターンジェネレータ（ＡＬＰＧ）には、カウンタ使用
・不使用選択手段（ＣＳ1 ）（ＣＳ2 ）と減算カウンタ
（ＳＣＴ1 ）（ＳＣＴ2 ）とが設けられており、前記の
ライト信号（Ｗ）またはリード信号（Ｒ）が、前記の減
算カウンタ（ＳＣＴ1 ）（ＳＣＴ2 ）に予め設定されて
いるカウント数に対応する回数だけ前記のアルゴリズミ
ックパターンジェネレータ（ＡＬＰＧ）から出力される
半導体試験装置によって達成される。
プログラムにもとづいて、ライト信号（Ｗ）またはリー
ド信号（Ｒ）を出力するアルゴリズミックパターンジェ
ネレータ（ＡＬＰＧ）と、このアルゴリズミックパター
ンジェネレータ（ＡＬＰＧ）のライト信号出力端子に接
続されるプログラマブルデータセレクタ（ＰＤＳ）と、
このプログラマブルデータセレクタ（ＰＤＳ）に接続さ
れるフォーマットコントローラ（ＦＣ）と、前記のプロ
グラマブルデータセレクタ（ＰＤＳ）とフォーマットコ
ントローラ（ＦＣ）の出力にもとづく波形の信号を発生
して半導体集積回路に出力するドライバー（ＤＲ）と、
前記のアルゴリズミックパターンジェネレータ（ＡＬＰ
Ｇ）のリード信号出力端子に接続され、前記のリード信
号（Ｒ）とストローブ信号（ＳＴＲＢ）とが入力される
アンド回路（ＡＮＤ）と、このアンド回路（ＡＮＤ）の
出力に応答して前記の半導体集積回路の出力信号電圧と
基準電圧とを比較するコンパレータ（ＣＯＭＰ）とを有
する半導体試験装置において、前記のアルゴリズミック
パターンジェネレータ（ＡＬＰＧ）には、カウンタ使用
・不使用選択手段（ＣＳ1 ）（ＣＳ2 ）と減算カウンタ
（ＳＣＴ1 ）（ＳＣＴ2 ）とが設けられており、前記の
ライト信号（Ｗ）またはリード信号（Ｒ）が、前記の減
算カウンタ（ＳＣＴ1 ）（ＳＣＴ2 ）に予め設定されて
いるカウント数に対応する回数だけ前記のアルゴリズミ
ックパターンジェネレータ（ＡＬＰＧ）から出力される
半導体試験装置によって達成される。
【０００８】
【作用】本発明に係る半導体試験装置においては、アル
ゴリズミックパターンジェネレータＡＬＰＧに設けられ
た減算カウンタＳＣＴ1 ，ＳＣＴ2 に予めカウント数が
設定され、試験開始時にまずアルゴリズミックパターン
ジェネレータＡＬＰＧに設けられたカウンタ使用・不使
用選択手段ＣＳ1 ，ＣＳ2 によってカウンタ使用が選択
されて試験が開始される。最初のセルから数えて減算カ
ウンタＳＣＴ1 ，ＳＣＴ2 に設定された数までのセルが
試験される。これらのセルの中に動作不良のセルが発見
されると、集積回路に供給される電源電圧ＶＣＣが１ス
テップ上昇（下降）され、再度、同様の試験が実行され
る。そして、カウント数に対応する数のセルの中に動作
不良のセルが発見されなくなった状態でそのときの電源
電圧が測定される。この電源電圧において、カウンタ使
用・不使用選択手段ＣＳによってカウンタ不使用が選択
され、ライト信号Ｗまたはリード信号Ｒが減算カウンタ
をパスしてアルゴリズミックパターンジェネレータＡＬ
ＰＧから出力され、記憶装置の全セルの動作が確認され
る。減算カウンタに設定された数のセルに限定して試験
をし電源電圧をステップアップしてゆく理由は、動作不
良を起こすセルは、記憶装置においてマトリックス状に
配置されたセルの同一行または同一列のセルで発見され
る割り合いが多く、したがって、減算カウンタに設定さ
れる数を、マトリックス状に配置されたセルの一列また
は一行の数と同一にすれば、全セルについて試験する必
要がないと考えるからである。
ゴリズミックパターンジェネレータＡＬＰＧに設けられ
た減算カウンタＳＣＴ1 ，ＳＣＴ2 に予めカウント数が
設定され、試験開始時にまずアルゴリズミックパターン
ジェネレータＡＬＰＧに設けられたカウンタ使用・不使
用選択手段ＣＳ1 ，ＣＳ2 によってカウンタ使用が選択
されて試験が開始される。最初のセルから数えて減算カ
ウンタＳＣＴ1 ，ＳＣＴ2 に設定された数までのセルが
試験される。これらのセルの中に動作不良のセルが発見
されると、集積回路に供給される電源電圧ＶＣＣが１ス
テップ上昇（下降）され、再度、同様の試験が実行され
る。そして、カウント数に対応する数のセルの中に動作
不良のセルが発見されなくなった状態でそのときの電源
電圧が測定される。この電源電圧において、カウンタ使
用・不使用選択手段ＣＳによってカウンタ不使用が選択
され、ライト信号Ｗまたはリード信号Ｒが減算カウンタ
をパスしてアルゴリズミックパターンジェネレータＡＬ
ＰＧから出力され、記憶装置の全セルの動作が確認され
る。減算カウンタに設定された数のセルに限定して試験
をし電源電圧をステップアップしてゆく理由は、動作不
良を起こすセルは、記憶装置においてマトリックス状に
配置されたセルの同一行または同一列のセルで発見され
る割り合いが多く、したがって、減算カウンタに設定さ
れる数を、マトリックス状に配置されたセルの一列また
は一行の数と同一にすれば、全セルについて試験する必
要がないと考えるからである。
【０００９】したがって、本発明に係る半導体試験装置
を使用すれば、試験時間を大幅に短縮することができ
る。
を使用すれば、試験時間を大幅に短縮することができ
る。
【００１０】
【実施例】以下、図面を参照しつゝ本発明の一実施例に
係る半導体試験装置について説明する。
係る半導体試験装置について説明する。
【００１１】図１は本実施例に係る半導体試験装置の構
成図である。 図１参照 図において、ＡＬＰＧは、ライト信号Ｗ用カウンタ使用
・不使用選択手段ＣＳ 1 と減算カウンタＳＣＴ1 とリー
ド信号Ｒ用カウンタ使用・不使用選択手段ＣＳ 2 と減算
カウンタＳＣＴ2 とを有するアルゴリズミックパターン
ジェネレータである。上記のカウンタ使用・不使用選択
手段ＣＳ1 またはＣＳ2 は、カウンタ動作可能状態移行
手段１または２と、このカウンタ動作可能状態移行手段
１または２の出力端子に接続されるインバータ３または
４と、このインバータ３または４の出力と減算カウンタ
ＳＣＴ1 とＳＣＴ2 の出力とが入力されるＮＯＲ回路５
または６と、このＮＯＲ回路５または６の出力とパター
ンプログラムにもとづいて発せられるライト信号Ｗまた
はリード信号Ｒとが入力されるＮＡＮＤ回路７または８
とよりなる。その他の符号の説明は従来技術の場合と同
一なので冗長を避けて省略する。
成図である。 図１参照 図において、ＡＬＰＧは、ライト信号Ｗ用カウンタ使用
・不使用選択手段ＣＳ 1 と減算カウンタＳＣＴ1 とリー
ド信号Ｒ用カウンタ使用・不使用選択手段ＣＳ 2 と減算
カウンタＳＣＴ2 とを有するアルゴリズミックパターン
ジェネレータである。上記のカウンタ使用・不使用選択
手段ＣＳ1 またはＣＳ2 は、カウンタ動作可能状態移行
手段１または２と、このカウンタ動作可能状態移行手段
１または２の出力端子に接続されるインバータ３または
４と、このインバータ３または４の出力と減算カウンタ
ＳＣＴ1 とＳＣＴ2 の出力とが入力されるＮＯＲ回路５
または６と、このＮＯＲ回路５または６の出力とパター
ンプログラムにもとづいて発せられるライト信号Ｗまた
はリード信号Ｒとが入力されるＮＡＮＤ回路７または８
とよりなる。その他の符号の説明は従来技術の場合と同
一なので冗長を避けて省略する。
【００１２】つぎに本実施例に係る半導体試験装置の動
作について説明する。減算カウンタＳＣＴ1 ，ＳＣＴ2
には予めパターンプログラムにもとづいてカウント数が
設定され、試験開始時にカウンタ動作可能状態移行手段
１，２から１信号が出力される。減算カウンタＳＣ
Ｔ1 ，ＳＣＴ2 からは１信号が出力され、ＮＯＲ回路
５，６からは０信号が出力される。パターンプログラム
にもとづいてライト信号Ｗまたはリード信号Ｒが１信号
でＮＡＮＤ回路７，８に入力されるとＮＡＮＤ回路７，
８からは１信号が出力され、この出力信号に応答して減
算カウンタＳＣＴ1 ，ＳＣＴ2 はカウント数を１だけ減
するとゝもにライト信号Ｗまたはリード信号Ｒがアルゴ
リズミックパターンジェネレータＡＬＰＧから出力され
る。この出力に応答する後段の動作は従来技術の場合と
同一なので説明を省略する。減算カウンタＳＣＴ1 ，Ｓ
ＣＴ2 にカウントされている数が減少して０になると減
算カウンタＳＣＴ1 ，ＳＣＴ2 から０信号が出力され、
ＮＯＲ回路５，６は１信号を出力し、ライト信号Ｗまた
はリード信号Ｒが１信号でＮＡＮＤ回路７，８に入力さ
れてもＮＡＮＤ回路７，８の出力は０となり、ライト信
号Ｗまたはリード信号Ｒはアルゴリズミックパターンジ
ェネレータＡＬＰＧから出力されない。
作について説明する。減算カウンタＳＣＴ1 ，ＳＣＴ2
には予めパターンプログラムにもとづいてカウント数が
設定され、試験開始時にカウンタ動作可能状態移行手段
１，２から１信号が出力される。減算カウンタＳＣ
Ｔ1 ，ＳＣＴ2 からは１信号が出力され、ＮＯＲ回路
５，６からは０信号が出力される。パターンプログラム
にもとづいてライト信号Ｗまたはリード信号Ｒが１信号
でＮＡＮＤ回路７，８に入力されるとＮＡＮＤ回路７，
８からは１信号が出力され、この出力信号に応答して減
算カウンタＳＣＴ1 ，ＳＣＴ2 はカウント数を１だけ減
するとゝもにライト信号Ｗまたはリード信号Ｒがアルゴ
リズミックパターンジェネレータＡＬＰＧから出力され
る。この出力に応答する後段の動作は従来技術の場合と
同一なので説明を省略する。減算カウンタＳＣＴ1 ，Ｓ
ＣＴ2 にカウントされている数が減少して０になると減
算カウンタＳＣＴ1 ，ＳＣＴ2 から０信号が出力され、
ＮＯＲ回路５，６は１信号を出力し、ライト信号Ｗまた
はリード信号Ｒが１信号でＮＡＮＤ回路７，８に入力さ
れてもＮＡＮＤ回路７，８の出力は０となり、ライト信
号Ｗまたはリード信号Ｒはアルゴリズミックパターンジ
ェネレータＡＬＰＧから出力されない。
【００１３】したがって試験は減算カウンタＳＣＴ1 ，
ＳＣＴ2 に設定された数のセルに限定される。また、減
算カウンタＳＣＴ1 ，ＳＣＴ2 を使用しないときは、カ
ウンタ動作可能状態移行手段１，２の出力を０にする
と、ＮＯＲ回路５，６の出力は減算カウンタＳＣＴ1 ，
ＳＣＴ2 の状態に関係なく０を出力するので、ＮＡＮＤ
回路７，８にライト信号Ｗまたはリード信号Ｒの１信号
が入力されると、ＮＡＮＤ回路７，８出力信号は１とな
り、アルゴリズミックパターンジェネレータＡＬＰＧか
らライト信号Ｗまたはリード信号Ｒの１信号を出力する
ことになる。
ＳＣＴ2 に設定された数のセルに限定される。また、減
算カウンタＳＣＴ1 ，ＳＣＴ2 を使用しないときは、カ
ウンタ動作可能状態移行手段１，２の出力を０にする
と、ＮＯＲ回路５，６の出力は減算カウンタＳＣＴ1 ，
ＳＣＴ2 の状態に関係なく０を出力するので、ＮＡＮＤ
回路７，８にライト信号Ｗまたはリード信号Ｒの１信号
が入力されると、ＮＡＮＤ回路７，８出力信号は１とな
り、アルゴリズミックパターンジェネレータＡＬＰＧか
らライト信号Ｗまたはリード信号Ｒの１信号を出力する
ことになる。
【００１４】１回のライト信号Ｗとリード信号Ｒとによ
って、半導体記憶装置の１個のセルの動作の良否が試験
され、最初のセルから数えて減算カウンタＳＣＴ1 ，Ｓ
ＣＴ 2 に設定された数までのセルの中に動作不良のセル
が発見されると集積回路に供給される電源電圧が１ステ
ップ上昇し、再度、上記の試験が繰り返される。そし
て、上記のカウント数に対応する数のセルの中に動作不
良が発見されなくなった状態で、そのときの電源電圧が
測定される。この電源電圧において、カウンタ使用・不
使用選択手段ＣＳ1 ，ＣＳ2 によってカウンタ不使用が
選択され、記憶装置の全セルの動作が確認されて試験が
完了される。また、アクセス時間等も同様の方法で行な
える。
って、半導体記憶装置の１個のセルの動作の良否が試験
され、最初のセルから数えて減算カウンタＳＣＴ1 ，Ｓ
ＣＴ 2 に設定された数までのセルの中に動作不良のセル
が発見されると集積回路に供給される電源電圧が１ステ
ップ上昇し、再度、上記の試験が繰り返される。そし
て、上記のカウント数に対応する数のセルの中に動作不
良が発見されなくなった状態で、そのときの電源電圧が
測定される。この電源電圧において、カウンタ使用・不
使用選択手段ＣＳ1 ，ＣＳ2 によってカウンタ不使用が
選択され、記憶装置の全セルの動作が確認されて試験が
完了される。また、アクセス時間等も同様の方法で行な
える。
【００１５】上記のように、電源電圧・アクセス時間等
をステップアップ（またはステップダウン）するときの
セルの動作良否の判定が限定された数のセルについて実
行されるので、試験時間を大幅に短縮することができ
る。
をステップアップ（またはステップダウン）するときの
セルの動作良否の判定が限定された数のセルについて実
行されるので、試験時間を大幅に短縮することができ
る。
【００１６】
【発明の効果】以上説明したように、本発明に係る半導
体試験装置はアルゴリズミックパターンジェネレータ
と、このアルゴリズミックパターンジェネレータのライ
ト信号出力端子に接続されるプログラマブルデータセレ
クタと、フォーマットコントローラと、ドライバと、上
記のアルゴリズミックパターンジェネレータのリード信
号出力端子に接続されるＡＮＤ回路と、コンパレータと
を有し、上記のアルゴリズミックパターンジェネレータ
にはカウンタ使用・不使用選択手段と減算カウンタとが
設けられ、上記のライト信号またはリード信号は上記の
減算カウンタに予め設定されたカウント数だけでは出力
されることゝされているので、セルが確実に動作する電
源電圧の調査が減算カウンタに設定されたカウント数の
セルに限定して実行され、その調査の結果確定された動
作可能電源電圧において、セルの全数について動作が確
認されるから、試験に要する時間を従来技術の場合の２
０％程度に短縮することが可能である。
体試験装置はアルゴリズミックパターンジェネレータ
と、このアルゴリズミックパターンジェネレータのライ
ト信号出力端子に接続されるプログラマブルデータセレ
クタと、フォーマットコントローラと、ドライバと、上
記のアルゴリズミックパターンジェネレータのリード信
号出力端子に接続されるＡＮＤ回路と、コンパレータと
を有し、上記のアルゴリズミックパターンジェネレータ
にはカウンタ使用・不使用選択手段と減算カウンタとが
設けられ、上記のライト信号またはリード信号は上記の
減算カウンタに予め設定されたカウント数だけでは出力
されることゝされているので、セルが確実に動作する電
源電圧の調査が減算カウンタに設定されたカウント数の
セルに限定して実行され、その調査の結果確定された動
作可能電源電圧において、セルの全数について動作が確
認されるから、試験に要する時間を従来技術の場合の２
０％程度に短縮することが可能である。
【００１７】したがって、本発明は、半導体記憶装置に
おける動作可能な電源電圧値等の特性調査に要する試験
時間を短縮することができる半導体試験装置を提供する
ことができる。
おける動作可能な電源電圧値等の特性調査に要する試験
時間を短縮することができる半導体試験装置を提供する
ことができる。
【図１】本発明の１実施例に係る半導体試験装置の構成
図である。
図である。
【図２】従来技術に係る半導体試験装置の構成図であ
る。
る。
ＡＬＰＧ アルゴリズミックパターンジェネレータ ＣＳ1 ，ＣＳ2 カウンタ使用・不使用選択手段 ＳＣＴ1 ，ＳＣＴ2 減算カウンタ ＰＤＳ プログラマブルデータセレクタ ＦＣ フォーマットコントローラ ＤＲ ドライバー ＳＴＲＢ ストローブ信号 ＣＯＭＰ コンパレータ Ｗ ライト信号 Ｒ リード信号 １，２ カウンタ動作可能状態移行手段 ３，４ インバータ ５，６ ＮＯＲ回路 ７，８ ＮＡＮＤ回路
Claims (1)
- 【請求項１】 パターンプログラムにもとづいて、ライ
ト信号（Ｗ）またはリード信号（Ｒ）を出力するアルゴ
リズミックパターンジェネレータ（ＡＬＰＧ）と、該ア
ルゴリズミックパターンジェネレータ（ＡＬＰＧ）のラ
イト信号出力端子に接続されるプログラマブルデータセ
レクタ（ＰＤＳ）と、該プログラマブルデータセレクタ
（ＰＤＳ）に接続されるフォーマットコントローラ（Ｆ
Ｃ）と、前記プログラマブルデータセレクタ（ＰＤＳ）
とフォーマットコントローラ（ＦＣ）の出力にもとづく
波形の信号を発生して半導体集積回路に出力するドライ
バー（ＤＲ）と、前記アルゴリズミックパターンジェネ
レータ（ＡＬＰＧ）のリード信号出力端子に接続され、
前記リード信号（Ｒ）とストローブ信号（ＳＴＲＢ）と
が入力されるアンド回路（ＡＮＤ）と、該アンド回路
（ＡＮＤ）の出力に応答して前記半導体集積回路の出力
信号電圧と基準電圧とを比較するコンパレータ（ＣＯＭ
Ｐ）とを有する半導体試験装置において、 前記アルゴリズミックパターンジェネレータ（ＡＬＰ
Ｇ）には、カウンタ使用・不使用選択手段（ＣＳ1 ）
（ＣＳ2 ）と減算カウンタ（ＳＣＴ1 ）（ＳＣＴ2）と
が設けられてなり、前記ライト信号（Ｗ）またはリード
信号（Ｒ）が、前記減算カウンタ（ＳＣＴ1 ）（ＳＣＴ
2 ）に予め設定されているカウント数に対応する回数だ
け前記アルゴリズミックパターンジェネレータ（ＡＬＰ
Ｇ）から出力されることを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183642A JPH0628887A (ja) | 1992-07-10 | 1992-07-10 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183642A JPH0628887A (ja) | 1992-07-10 | 1992-07-10 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628887A true JPH0628887A (ja) | 1994-02-04 |
Family
ID=16139365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4183642A Withdrawn JPH0628887A (ja) | 1992-07-10 | 1992-07-10 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628887A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396789B1 (ko) * | 2000-10-11 | 2003-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 기능 변경 회로 |
-
1992
- 1992-07-10 JP JP4183642A patent/JPH0628887A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396789B1 (ko) * | 2000-10-11 | 2003-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 기능 변경 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |