JPH0628830Y2 - PWM signal generation circuit - Google Patents
PWM signal generation circuitInfo
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- JPH0628830Y2 JPH0628830Y2 JP1987102382U JP10238287U JPH0628830Y2 JP H0628830 Y2 JPH0628830 Y2 JP H0628830Y2 JP 1987102382 U JP1987102382 U JP 1987102382U JP 10238287 U JP10238287 U JP 10238287U JP H0628830 Y2 JPH0628830 Y2 JP H0628830Y2
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- counter
- value
- data
- count value
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Description
【考案の詳細な説明】 A.産業上の利用分野 本考案は、デイジタルデータに応じたPWM信号を発生
するPWM信号発生回路に関する。Detailed Description of the Invention A. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PWM signal generation circuit that generates a PWM signal according to digital data.
B.考案の概要 本考案は、同期信号を含むPWM信号を発生するにおい
て、 データの最大値より大きい計数値のカウンタが最大計数
値になる前にフリツプフロツプをセツトし、データの値
と一致したときにフリツプフロツプをリセツトし、フリ
ツプフロツプの出力にPWM信号を得る構成にし、 回路構成を複雑にすることなく同期パルスを含むPWM
を得るものである。B. SUMMARY OF THE INVENTION In generating a PWM signal including a synchronizing signal, the present invention sets a flip-flop before the counter having a count value larger than the maximum value of data reaches the maximum count value, and flip-flops when they match the value of the data. Reset, and obtain a PWM signal at the output of the flip-flop, a PWM including a sync pulse without complicating the circuit configuration.
Is what you get.
C.従来の技術 産業用ロボツトなどサーボモータを使用した装置では、
コントローラからサーボドライバに電流指令を与え、サ
ーボドライバによるサーボモータのフイードバツク制御
を行う。このようなサーボコントロールシステムなど、
コントローラから与える指令によつてドライバがモータ
等の電気機器を駆動する装置において、コントローラと
ドライバの間の指令信号の授受にはデイジタル信号を採
用することが絶縁性,耐ノイズ性等に優れ、またコント
ローラにデイジタルコンピユータを使用するのに好適と
なる。C. Conventional technology In devices that use servo motors such as industrial robots,
The controller gives a current command to the servo driver, and the servo driver performs feedback control of the servo motor. Such as servo control system,
In a device in which a driver drives an electric device such as a motor according to a command given from a controller, it is excellent in insulation and noise resistance that a digital signal is used to exchange a command signal between the controller and the driver. Suitable for using a digital computer for the controller.
コントローラとドライバ間の信号授受に、PWM信号を
採用するとき、コントローラの出力データに応じたパル
ス幅の信号を発生する従来回路には第3図に示すものが
ある。カウンタ1はクロツク発生回路2からのクロツク
パルスを計数し、各ビツト桁出力を等価コンパレータ3
の比較入力とし、オーバフロー出力をフリツプフロツプ
4のセツト入力にする。等価コンパレータ3はコントロ
ーラ(図示しない)からのデイジタルデータDATAを
他方の比較入力と、この入力データとカウンタ1からの
データとを比較し、両者の一致でフリツプフロツプ4に
リセツト入力を与える。フリツプフロツプ4のQ出力に
はデータDATAに応じたパルス幅のPWM出力を得
る。FIG. 3 shows a conventional circuit that generates a signal having a pulse width according to the output data of the controller when a PWM signal is used to exchange signals between the controller and the driver. The counter 1 counts the clock pulses from the clock generation circuit 2 and outputs each bit digit output to the equivalent comparator 3
And the overflow output to the flip-flop 4 set input. The equivalent comparator 3 compares the digital data DATA from a controller (not shown) with the other comparison input and this input data with the data from the counter 1, and when both match, a reset input is given to the flip-flop 4. A PWM output having a pulse width corresponding to the data DATA is obtained as the Q output of the flip-flop 4.
第4図はPWM出力波形図を示し、カウンタ1の1巡の
周期T0がPWM出力の周期になり、カウンタ1のオーバ
フロー時点からデータDATAの値に一致するまでのカ
ウンタ1の計数期間TDがPWMのパルス幅になる。FIG. 4 shows a PWM output waveform diagram, where one cycle T 0 of the counter 1 becomes the PWM output cycle, and the counting period T D of the counter 1 from the overflow of the counter 1 to the coincidence with the value of the data DATA Becomes the PWM pulse width.
D.考案が解決しようとする問題点 従来回路において、データDATAが最小値(零)又は
最大値(カウンタ1の最大計数値)になるときにはPW
M出力が“0”のまま又は“1”のままになり、このP
WM出力を受取るドライバ側での信号処理に同期処理が
できなくなり、PWM伝送系の故障等の誤つた保護動作
になる等の問題があつた。D. Problems to be Solved by the Invention In the conventional circuit, when the data DATA becomes the minimum value (zero) or the maximum value (the maximum count value of the counter 1), the PW
M output remains "0" or "1"
There is a problem that the signal processing on the driver side that receives the WM output cannot be synchronized, and an erroneous protection operation such as a failure of the PWM transmission system occurs.
この問題を解消するにはPWM波形のほかに同期パルス
を加える同期化が考えられるが、このときにはドライバ
側には同期パルスとPWM信号との区別をした処理回路
を必要とし、ドライバ側の構成を複雑化する問題があつ
た。In order to solve this problem, it is conceivable to apply a synchronization pulse in addition to the PWM waveform, but at this time, the driver side needs a processing circuit for distinguishing the synchronization pulse from the PWM signal, and the driver side configuration is required. There was a complication.
E.問題点を解決するための手段と作用 本考案は上記問題点に鑑みてなされたもので、クロツク
を計数するカウンタと、このカウンタの最大計数値より
も低い値を最大値としたデイジタルデータが与えられ、
このデータ値と該カウンタの計数値の一致を検出する等
価コンパレータと、前記カウンタがその最大計数値より
も小さくかつ前記データの最大値より大きい値になつた
ときにセツトされ前記等価コンパレータの一致検出でリ
セツトされて同期パルスを含むパルス幅変調出力を得る
フリツプフロツプとを備え、データ最大値からカウンタ
最大計数値までを同期期間としてフリツプフロツプのセ
ツト時点で論理レベルを変える同期パルスを生成する。E. Means and Actions for Solving Problems The present invention has been made in view of the above problems, and provides a counter for counting clocks and digital data whose maximum value is lower than the maximum count value of this counter. The
An equivalent comparator for detecting a match between this data value and the count value of the counter, and a match detection of the equivalent comparator set when the counter has a value smaller than the maximum count value and larger than the maximum value of the data. And a flip-flop which is reset by means to obtain a pulse width modulated output including a sync pulse, and which generates a sync pulse which changes the logic level at the set point of the flip-flop with the data maximum value to the counter maximum count value as the synchronization period.
F.実施例 第1図は本考案の一実施例を示す回路図である。同図が
第3図と異なる部分は、カウンタ5の最大計数値をデー
タDATAの最大値よりも大きくし、またフリツプフロ
ツプ4のセツトをデータDATAの最大値よりも大きく
かつ最大計数値よりも小さい計数値で行い、等価コンパ
レータ6はデータDATAの上位ビツト“0”を固定値
としてカウンタ5と同じビツト数の比較を行うようにし
ている。F. Embodiment FIG. 1 is a circuit diagram showing an embodiment of the present invention. 3 is different from FIG. 3 in that the maximum count value of the counter 5 is made larger than the maximum value of the data DATA, and the set of the flip-flop 4 is made larger than the maximum value of the data DATA and smaller than the maximum count value. The equivalent comparator 6 compares the same number of bits as the counter 5 with the upper bit "0" of the data DATA as a fixed value.
この構成において、例えばデータDATAとしてBCD
2行の値0〜99までが与えられるとき、カウンタ5を
120進のカウンタとし、カウンタ5の計数値110で
フリツプフロツプ4をセツトする構成にされる。この例
によれば、カウンタ5の計数値が0から100に至るま
でにデータDATAとの一致になつて等価コンパレータ
6からフリツプフロツプ4にリセツトが与えられ、その
後にカウンタ5の計数値が110に達するとフリツプフ
ロツプ4がセツトされ、次いでカウンタ5がオーバフロ
ーした後に次回のデータDATAの値に再び一致したと
きにフリツプフロツプ4がセツトされる。In this configuration, for example, BCD as data DATA
When values 0 to 99 of two rows are given, the counter 5 is a 120-ary counter, and the flip-flop 4 is set by the count value 110 of the counter 5. According to this example, when the count value of the counter 5 reaches 0 to 100 and the data DATA matches, resetting is given to the flip-flop 4 from the equivalent comparator 6, and then the count value of the counter 5 reaches 110. Then, the flip-flop 4 is set, and then the flip-flop 4 is set when the value of the next data DATA is again matched after the counter 5 overflows.
従つてカウンタ5の計数値とPWM出力は第2図に示す
ような関係になり、カウンタ5の最大計数値が周期T0に
なり、カウンタ5のオーバフロー時点からデータDAT
A値に一致するまでの期間TDがデータ値に相当し、こ
の期間TDは最小値0から最大値99になり、カウンタ
5の計数値100から120までの期間TSには計数値
110を境にして論理“0”から“1”に変化する同期
パルスが発生する。この同期パルスはデータDATAが
最小値0から最大値99で変化するにも拘らず、必らず
カウンタに同期したタイミングとパルス幅で与えられ、
この同期パルスを含むPWM出力をドライバ側で取込む
ことでその同期化処理を行うことができる。Therefore, the count value of the counter 5 and the PWM output have a relationship as shown in FIG. 2, the maximum count value of the counter 5 becomes the cycle T 0 , and the data DAT starts when the counter 5 overflows.
Period T D until matching A value corresponds to a data value, the time period T D is the minimum value becomes the maximum value 99 from 0, the period T is the S count 110 from the count value 100 of the counter 5 to 120 A sync pulse that changes from logic "0" to "1" is generated at the boundary. This synchronizing pulse is always given at the timing and pulse width synchronized with the counter, although the data DATA changes from the minimum value 0 to the maximum value 99.
The synchronization processing can be performed by taking in the PWM output including the synchronization pulse on the driver side.
なお、実施例において、データはBCDに限られるもの
でなく、他の符号形式にすることでも良い。また、カウ
ンタを減算カウンタとするなど適宜設計変更して同等の
作用効果を得ることができる。In the embodiment, the data is not limited to BCD and may be in another code format. In addition, the same operational effect can be obtained by appropriately changing the design such that the counter is a subtraction counter.
G.考案の効果 以上のとおり、本考案によれば、カウンタの最大計数値
をデータの最大値より大きくし、その間の計数値でフリ
ツプフロツプをセツトし、データの値と一致したときに
フリツプフロツプをリセツトすることで同期信号を含む
PWM出力を得るようにしたため、従来回路のカウンタ
とコンパレータ桁数を増設するのみで同期信号を含むP
WM信号を発生できる効果がある。G. As described above, according to the present invention, the maximum count value of the counter is made larger than the maximum value of the data, the flip-flop is set by the count value in the meantime, and the flip-flop is reset when the data value matches. Since the PWM output including the sync signal is obtained by P, the P including the sync signal can be obtained only by increasing the number of digits of the counter and the comparator of the conventional circuit.
There is an effect that a WM signal can be generated.
第1図は本考案の一実施例を示す回路図、第2図は第1
図における要部波形図、第3図は従来の回路図、第4図
は従来のPWM波形図である。 1,5…カウンタ、2…クロツク発生器、3,6…等価
コンパレータ、4…フリツプフロツプ。FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG.
FIG. 3 is a conventional circuit diagram and FIG. 4 is a conventional PWM waveform diagram. 1, 5 ... Counter, 2 ... Clock generator, 3, 6 ... Equivalent comparator, 4 ... Flip-flop.
Claims (1)
ンタの最大計数値よりも低い値を最大値としたデイジタ
ルデータが与えられ、このデータ値と該カウンタの計数
値の一致を検出する等価コンパレータと、前記カウンタ
がその最大計数値よりも小さくかつ前記データの最大値
より大きい値になつたときにセツトされ前記等価コンパ
レータの一致検出でリセツトされて同期パルスを含むパ
ルス幅変調出力を得るフリツプフロツプとを備えたこと
を特徴とするPWM信号発生回路。1. A counter that counts clocks, and an equivalent comparator that receives digital data whose maximum value is a value lower than the maximum count value of the counter, and that detects a coincidence between this data value and the count value of the counter. , A flip-flop that is set when the counter reaches a value smaller than the maximum count value and larger than the maximum value of the data and reset by coincidence detection of the equivalent comparator to obtain a pulse width modulation output including a sync pulse. A PWM signal generation circuit characterized by being provided.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1987102382U JPH0628830Y2 (en) | 1987-07-03 | 1987-07-03 | PWM signal generation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1987102382U JPH0628830Y2 (en) | 1987-07-03 | 1987-07-03 | PWM signal generation circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS647429U JPS647429U (en) | 1989-01-17 |
JPH0628830Y2 true JPH0628830Y2 (en) | 1994-08-03 |
Family
ID=31332243
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1987102382U Expired - Lifetime JPH0628830Y2 (en) | 1987-07-03 | 1987-07-03 | PWM signal generation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0628830Y2 (en) |
-
1987
- 1987-07-03 JP JP1987102382U patent/JPH0628830Y2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS647429U (en) | 1989-01-17 |
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