JPH0628377B2 - Image signal binarization circuit - Google Patents
Image signal binarization circuitInfo
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- JPH0628377B2 JPH0628377B2 JP61054831A JP5483186A JPH0628377B2 JP H0628377 B2 JPH0628377 B2 JP H0628377B2 JP 61054831 A JP61054831 A JP 61054831A JP 5483186 A JP5483186 A JP 5483186A JP H0628377 B2 JPH0628377 B2 JP H0628377B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はイメージセンサから出力される画像信号を二値
化信号に変換する２値化回路に関する。The present invention relates to a binarization circuit for converting an image signal output from an image sensor into a binarized signal.
第２図は、従来技術によるイメージセンサ装置を示すブ
ロック図であり、図において、１は光情報を電気信号に
変換する撮像素子、例えば一次元イメージセンサ、２は
このイメージセンサ１上の各光電素子のスイッチを駆動
する為の駆動クロック発生回路（周波数固定）である。
イメージセンサ１はこの駆動クロック発生回路２からの
クロックに同期して画像信号を出力する。３はこの画像
信号を増幅する増幅回路、５は白黒のレベルの判定を行
うための基準電圧を発生する基準電圧発生回路で、この
基準電圧を調節、決定するのが６の半固定抵抗、であ
る。比較回路４はこの基準電圧と、入力画像信号とを比
較して二値化する。この回路は、二値化した信号を利用
することにより原画の濃淡を強調させる作用があり、従
来の回路は特開昭60-158769号に記載の回路のようにこ
の原画の濃淡の画像信号を二値化する為の基準電圧の調
節は半固定抵抗６により行なわれていた。又、イメージ
センサ１を駆動するクロックの周波数も常に一定で変
化しない。FIG. 2 is a block diagram showing an image sensor device according to the prior art. In FIG. 2, 1 is an image pickup device for converting optical information into an electric signal, for example, a one-dimensional image sensor, 2 is each photoelectric sensor on the image sensor 1. It is a drive clock generation circuit (frequency fixed) for driving the switch of the element.
The image sensor 1 outputs an image signal in synchronization with the clock from the drive clock generation circuit 2. Reference numeral 3 is an amplifier circuit for amplifying this image signal, and 5 is a reference voltage generating circuit for generating a reference voltage for judging the level of black and white. It is a semi-fixed resistor 6 for adjusting and determining this reference voltage. is there. The comparison circuit 4 compares this reference voltage with the input image signal and binarizes it. This circuit has the effect of emphasizing the shading of the original image by utilizing the binarized signal, and the conventional circuit uses the image signal of the shading of the original image like the circuit described in JP-A-60-158769. The adjustment of the reference voltage for binarization was performed by the semi-fixed resistor 6. Further, the frequency of the clock driving the image sensor 1 is always constant and does not change.
上記従来回路では、この基準電圧調節用の半固定抵抗６
を調節しやすい位置に配置し、かつ調節しやすい方法を
考慮しなくてはならず、回路の小型化と簡単化に制約を
与えていいた。In the conventional circuit, the semi-fixed resistor 6 for adjusting the reference voltage is used.
Must be placed in a position where it can be easily adjusted, and a method that can be easily adjusted must be taken into consideration, which imposes restrictions on miniaturization and simplification of the circuit.
本発明の目的は、この基準電圧調節用の半固定抵抗６を
無くすとともに、これに代わる基準電圧調節手段を設け
ることで、回路の小型化と簡単化と、二値化用信号調節
の簡易化をハードウェア，ソフトウェアの両方により実
現するものである。An object of the present invention is to eliminate the semi-fixed resistor 6 for adjusting the reference voltage and to provide a reference voltage adjusting means in place of the semi-fixed resistor 6, thereby making the circuit compact and simple and simplifying the signal adjustment for binarization. Is realized by both hardware and software.
上記目的を達成するために本発明では、光電変換手段か
ら出力される画像信号を二値化信号に変換する二値化回
路において、 周波数を変えてクロック信号を発生するクロック信号発
生手段と、 入力される光画像信号を電気画像信号に変換し、前記ク
ロック信号発生手段から供給されるクロック信号に応じ
た周波数の前記電気画像信号を出力する光電変換手段
と、 前記光電変換手段からの前記電気画像信号を入力して、
その入力された前記電気画像信号の周波数に応じて利得
を変換して出力する利得変換手段と、 基準信号を発生する基準信号発生手段と前記利得変換手
段の出力信号と前記基準信号を比較して、前記電気画像
信号を二値化して出力する比較手段とを設ける構成にし
た。In order to achieve the above object, in the present invention, in a binarizing circuit for converting an image signal output from a photoelectric conversion means into a binarized signal, a clock signal generating means for generating a clock signal by changing a frequency, and an input A photoelectric conversion means for converting the optical image signal to an electric image signal and outputting the electric image signal having a frequency corresponding to the clock signal supplied from the clock signal generating means; and the electric image from the photoelectric conversion means. Input the signal,
Gain conversion means for converting and outputting a gain according to the frequency of the inputted electric image signal; reference signal generation means for generating a reference signal; and output signals of the gain conversion means and the reference signal for comparison. , And a comparing means for binarizing and outputting the electric image signal.
また、光電変換手段から出力される画像信号を二値化信
号に変換する二値化回路において、 周波数を変えてクロック信号を発生するクロック信号発
生手段と、入力される光画像信号を電気画像信号に変換
し、前記クロック信号発生手段から供給されるクロック
信号に応じた周波数の前記電気画像信号を出力する光電
変換手段と、 前記光電変換手段からの前記電気画像信号を入力して、
その入力された前記電気画像信号の周波数に応じて利得
を変換して出力する利得変換手段と、 前記利得変換手段の出力信号を入力して、その入力され
た電気画像信号の値に応じて基準信号を発生する基準信
号発生手段と、 前記光電変換手段の出力信号と前記基準信号を比較し
て、前記電気画像信号を二値化して出力する比較手段と
を設ける構成にした。Further, in the binarization circuit that converts the image signal output from the photoelectric conversion unit into a binarized signal, a clock signal generation unit that generates a clock signal by changing the frequency and an optical image signal that is input are converted into an electrical image signal. And photoelectric conversion means for outputting the electric image signal having a frequency corresponding to the clock signal supplied from the clock signal generation means, and inputting the electric image signal from the photoelectric conversion means,
A gain conversion unit that converts a gain according to the frequency of the input electric image signal and outputs the gain, and an output signal of the gain conversion unit as an input, and a reference according to the value of the input electric image signal. A reference signal generating means for generating a signal and a comparing means for comparing the output signal of the photoelectric conversion means with the reference signal and binarizing and outputting the electric image signal are provided.
可変周波数型クロック発生回路は制御信号に応じてクロ
ック信号の周波数を変える。このクロック信号の可変範
囲をイメージセンサと比較回路の間に設けられる回路の
カットオフ周波数より高い周波数を含む範囲内に設定す
ると、イメージセンサと比較回路の間の回路は制御信号
に応じて利得を変えるので、比較回路の入力信号は制御
信号に応じてレベルを変える。したがって、比較回路の
二値化レベルが制御信号に応じて変化することとなる。The variable frequency clock generation circuit changes the frequency of the clock signal according to the control signal. When the variable range of this clock signal is set to a range including a frequency higher than the cutoff frequency of the circuit provided between the image sensor and the comparison circuit, the circuit between the image sensor and the comparison circuit sets the gain according to the control signal. Since it changes, the level of the input signal of the comparison circuit changes according to the control signal. Therefore, the binarization level of the comparison circuit changes according to the control signal.
第１図に本発明の第１の実施例を示す。本実施例の画像
信号読出し回路は、イメージセンサ１，イメージセンサ
１の出力信号を増幅する増幅回路３，比較回路４，基準
電圧発生回路５，可変周波数型駆動クロック発生回路10
から成る。イメージセンサ１，増幅回路３，比較回路
４，基準電圧発生回路５は第２図の回路と同様である。FIG. 1 shows a first embodiment of the present invention. The image signal reading circuit of the present embodiment includes an amplifier circuit 3 for amplifying an output signal of the image sensor 1, an image sensor 1, a comparing circuit 4, a reference voltage generating circuit 5, a variable frequency drive clock generating circuit 10.
Consists of. The image sensor 1, the amplification circuit 3, the comparison circuit 4, and the reference voltage generation circuit 5 are the same as the circuit shown in FIG.
基準電圧発生回路５の出力電圧は直接比較回路４に印加
されている。駆動クロック発生回路10は制御端子11に加
えられる周波数制御信号に応じて出力クロック信号の周
波数を変える。駆動クロック発生回路10の具体的回路は
後述する。イメージセンサ１は、駆動クロック発生回路
からのクロックに応じて入射された光情報をパルス信号
として出力し、増幅回路３に供給する。イメージセンサ
１から出力される信号の周波数は制御端子11に加えられ
る周波数制御信号に応じて変化する。The output voltage of the reference voltage generation circuit 5 is directly applied to the comparison circuit 4. The drive clock generation circuit 10 changes the frequency of the output clock signal according to the frequency control signal applied to the control terminal 11. A specific circuit of the drive clock generation circuit 10 will be described later. The image sensor 1 outputs the optical information that is incident according to the clock from the drive clock generation circuit as a pulse signal and supplies the pulse information to the amplification circuit 3. The frequency of the signal output from the image sensor 1 changes according to the frequency control signal applied to the control terminal 11.
増幅回路３は入力信号の周波数に応じた利得特性を持つ
ので、同一振幅レベルの信号が入力された場合にもその
周波数に応じて出力信号の信号レベルが変化する。した
がって、基準電圧発生回路５の出力電圧が一定であって
も制御端子11に入力される周波数制御信号に応じて比較
回路４に入力される画像信号７のレベルが変化するので
比較回路４での二値化レベルも変化し、基準電圧を変化
させた場合と同様の効果が得られる。Since the amplifier circuit 3 has a gain characteristic according to the frequency of the input signal, even when signals of the same amplitude level are input, the signal level of the output signal changes according to the frequency. Therefore, even if the output voltage of the reference voltage generation circuit 5 is constant, the level of the image signal 7 input to the comparison circuit 4 changes according to the frequency control signal input to the control terminal 11, so that the comparison circuit 4 The binarization level also changes, and the same effect as when the reference voltage is changed is obtained.
第３図に増幅回路３の周波数−利得特性のグラフを示
す。増幅回路３は入力信号の周波数がカットオフ周波数
cを越える次第に利得を減少させる。カットオフ周波
数c以下の周波数1ではＡv1であった利得が、カット
オフ周波数cを越える周波数2ではＡv2に減少する。FIG. 3 shows a graph of frequency-gain characteristics of the amplifier circuit 3. The frequency of the input signal of the amplifier circuit 3 is the cutoff frequency
The gain decreases as it exceeds c . Gain was cutoff frequency c in the following frequency 1 A v1 is decreased to a frequency 2, A v2 exceeds the cutoff frequency c.
本発明では入力信号の周波数に応じて利得が所定の割合
で変化する領域（周波数aから周波数bの領域）を利
用する。駆動クロック発生回路10の制御端子11に加える
周波数制御信号を変化させ、イメージセンサ１から出力
される画像信号の周波数をaからbの範囲で変化させ
る。すると、増幅回路３の利得がＡvaからＡvbの範囲で
変化し、増幅回路３の出力の電圧レベルが変化する。増
幅回路３の出力電圧レベルが変化すると基準電圧発生回
路５で発生する基準電圧が一定でも比較回路４の２値化
レベルが変化する。In the present invention, a region in which the gain changes at a predetermined rate according to the frequency of the input signal (region from frequency a to frequency b ) is used. The frequency control signal applied to the control terminal 11 of the drive clock generation circuit 10 is changed to change the frequency of the image signal output from the image sensor 1 in the range from a to b . Then, the gain of the amplifier circuit 3 changes in the range of A va to A vb , and the voltage level of the output of the amplifier circuit 3 changes. When the output voltage level of the amplification circuit 3 changes, the binarization level of the comparison circuit 4 changes even if the reference voltage generated by the reference voltage generation circuit 5 is constant.
第５図，第６図に増幅回路３の入力信号の周波数がそれ
ぞれ1，2の場合の増幅回路３の出力電圧と基準電圧
の関係および比較回路４の出力信号の関係を示す。第５
図，第６図においてグラフ７は増幅回路３の出力信号
を、グラフ８は基準電圧発生回路５の出力信号を、グラ
フ９は比較回路４の出力信号を示す。5 and 6 show the relationship between the output voltage of the amplifier circuit 3 and the reference voltage and the relationship of the output signal of the comparison circuit 4 when the frequencies of the input signals of the amplifier circuit 3 are 1 and 2 , respectively. Fifth
In FIGS. 6 and 6, graph 7 shows the output signal of the amplifier circuit 3, graph 8 shows the output signal of the reference voltage generation circuit 5, and graph 9 shows the output signal of the comparison circuit 4.
増幅回路３の入力信号の周波数が1のときには増幅回
路３の利得がＡv1と高いため、第４パルスまでが基準電
圧ＶTHを越えているが、周波数が2に増加すると増幅
回路３の利得がＡv2まで減少し、基準電圧ＶTHを超える
パルスの数も２パルスと減少する。したがって、周波数
1では（００１１１１）の２値信号が比較回路４より
出力されるが、周波数2では（００００１１）の出力
が得られる。これは第５図において基準電圧を破線で示
すＶTH2とした場合に相当する。When the frequency of the input signal of the amplifier circuit 3 is 1 , the gain of the amplifier circuit 3 is as high as A v1 , so that the reference voltage V TH is exceeded until the fourth pulse, but when the frequency increases to 2 , the gain of the amplifier circuit 3 increases. Is reduced to A v2, and the number of pulses exceeding the reference voltage V TH is also reduced to 2 pulses. Therefore the frequency
At 1 , a binary signal of (001111) is output from the comparison circuit 4, but at frequency 2 , an output of (000011) is obtained. This corresponds to the case where the reference voltage is V TH2 shown by the broken line in FIG.
比較回路４の出力においてレベル１は「黒」を表わし、
レベル０は「白」を表わすとすると、周波数を1にし
た時の方が周波数を2にした時に比べ原信号のより
「白」に近いレベルまでを「黒」信号として出力するこ
とになり、逆に周波数を2にするとより「黒」に近い
レベルまでを「白」として出力することになる。したが
って、薄く書かれた原稿等濃度差の少な原画を読取る場
合には、制御端子11に加える周波数制御信号を制御して
イメージセンサ１の読取りクロックの周波数を低くすれ
ばよい。At the output of the comparison circuit 4, level 1 represents "black",
Assuming that level 0 represents "white", when the frequency is set to 1 , the level closer to "white" of the original signal is output as a "black" signal than when the frequency is set to 2 . On the contrary, if the frequency is set to 2 , the level closer to “black” is output as “white”. Therefore, when reading a lightly written original image with a small density difference, the frequency control signal applied to the control terminal 11 may be controlled to lower the frequency of the read clock of the image sensor 1.
第４図に基準電圧発生回路５および比較回路４の具体的
回路を示す。本発明では基準電圧ＶTHは固定でよいので
抵抗Ｒ1，Ｒ2で電源Ｖccを分圧して基準電圧ＶTHとして
いる。比較回路４はコンパレータ41から成り、基準電圧
の入力端には抵抗Ｒ1，Ｒ2で分圧された基準電圧が供給
されている。FIG. 4 shows specific circuits of the reference voltage generation circuit 5 and the comparison circuit 4. In the present invention, since the reference voltage V TH may be fixed, the power source V cc is divided by the resistors R 1 and R 2 to obtain the reference voltage V TH . The comparison circuit 4 is composed of a comparator 41, and the reference voltage divided by the resistors R 1 and R 2 is supplied to the input terminal of the reference voltage.
以上、本実施例によれば、基準電圧８（ＶTH）を一定に
した場合でも、イメージセンサ１に入力する駆動クロッ
ク発生回路11の発生クロック周波数を変化させること
で、中間色原稿の画像信号７に対する二値化する際の基
準電圧ＶTHの相対的レベルを変化させることができる。As described above, according to the present embodiment, even when the reference voltage 8 (V TH ) is constant, by changing the clock frequency generated by the drive clock generating circuit 11 that is input to the image sensor 1, the image signal 7 of the intermediate color original document can be obtained. It is possible to change the relative level of the reference voltage V TH when binarizing the reference voltage V TH .
尚、本実施例で使用する周波数範囲（a〜b）は、増
幅回路３の設計によりカットオフ周波数cを変えるこ
とで自由に設定できる。したがって、イメージセンサ１
の反応速度や、出力端子９に接続される機器の処理速度
に応じて周波数範囲を設定できる。The frequency range ( a to b ) used in this embodiment can be freely set by changing the cutoff frequency c according to the design of the amplifier circuit 3. Therefore, the image sensor 1
The frequency range can be set in accordance with the reaction speed of (1) and the processing speed of the device connected to the output terminal 9.
次に本発明の第２の実施例を示す。第１の実施例では増
幅回路３のカットオフ周波数c以上の周波数のクロッ
クを発生させていたが、本実施例では、カットオフ周波
数c以下の周波数帯域を使用する。したがって比較回
路４に入力される画像信号の電圧レベルは駆動クロック
の周波数によらず一定である。本実施例ではそのかわり
に比較回路４に供給される基準電圧を駆動クロックの周
波数に応じて変化させることにより比較回路４での２値
化レベルを変化させるようにしたものである。Next, a second embodiment of the present invention will be shown. In the first embodiment, a clock having a frequency equal to or higher than the cutoff frequency c of the amplifier circuit 3 is generated, but in the present embodiment, a frequency band equal to or lower than the cutoff frequency c is used. Therefore, the voltage level of the image signal input to the comparison circuit 4 is constant regardless of the frequency of the drive clock. Instead of this, in the present embodiment, the binarization level in the comparison circuit 4 is changed by changing the reference voltage supplied to the comparison circuit 4 according to the frequency of the drive clock.
第７図は本実施例を示すブロック図である。第１図と異
なるのは、基準電圧発生回路12が増幅回路３の出力電圧
を基に基準信号８を発生するものになっている点であ
る。イメージセンサ１，増幅回路３，比較回路４，周波
数可変型駆動クロック発生回路10は第１の実施例と同じ
である。ただし、増幅回路３のカットオフ周波数cは
後述のように周波数可変型駆動クロック発生回路10で発
生する駆動クロックの周波数変化範囲の上限より高く設
定してある。FIG. 7 is a block diagram showing this embodiment. The difference from FIG. 1 is that the reference voltage generating circuit 12 generates the reference signal 8 based on the output voltage of the amplifier circuit 3. The image sensor 1, the amplifier circuit 3, the comparison circuit 4, and the variable frequency drive clock generation circuit 10 are the same as those in the first embodiment. However, the cutoff frequency c of the amplifier circuit 3 is set to be higher than the upper limit of the frequency change range of the drive clock generated by the variable frequency drive clock generation circuit 10 as described later.
本実施例の基準電圧発生回路12は、コンパレータ13，ダ
イオード14，コンデンサ15から成るピークホールド回路
および抵抗16,17から成る分圧回路で構成されている。
ピークホールド回路は増幅回路３の出力電圧のピーク値
をコンデンサ15に保持する。コンデンサ15に保持された
電圧Ｖ′THは抵抗16,17により分圧されて、比較回路４
に基準電圧ＶTHとして供給される。ピークホールド回路
は、コンデンサ15およびこれに接続される回路（抵抗1
6,17等）のインピーダンスで定まる時定数に応じてピー
ク値の保持期間すなわち応答特性が定まる。本実施例で
はこの時定数を充分大きく設定しておく。The reference voltage generation circuit 12 of this embodiment is composed of a peak hold circuit including a comparator 13, a diode 14, and a capacitor 15 and a voltage dividing circuit including resistors 16 and 17.
The peak hold circuit holds the peak value of the output voltage of the amplifier circuit 3 in the capacitor 15. The voltage V'TH held in the capacitor 15 is divided by the resistors 16 and 17, and the comparison circuit 4
To the reference voltage V TH . The peak hold circuit consists of the capacitor 15 and the circuit connected to it (resistor 1
The peak value holding period, that is, the response characteristic, is determined according to the time constant determined by the impedance (6, 17, etc.). In this embodiment, this time constant is set sufficiently large.
第８図に本実施例における増幅回路３の出力電圧７およ
び基準電圧発生回路12の出力電圧８の周波数特性を示
す。グラフａは増幅回路３の出力信号の周波数特性を示
し、グラフｂはピークホールド回路の出力信号の周波数
特性を示し、グラフｃは比較回路４へ入力される基準信
号の周波数特性を示す。グラフｂに示すようにピークホ
ールド回路のカットオフ周波数c1は増幅回路３のカッ
トオフ周波c2よりも低く設定されている。ピークホー
ルド回路のカットオフ周波数c1は、コンパレータ13の
出力インピーダンス，ダイオード14の内部抵抗，コンデ
ンサ15の容量値および分割抵抗16,17の抵抗値を変える
ことにより設定できる。FIG. 8 shows frequency characteristics of the output voltage 7 of the amplifier circuit 3 and the output voltage 8 of the reference voltage generating circuit 12 in this embodiment. The graph a shows the frequency characteristic of the output signal of the amplifier circuit 3, the graph b shows the frequency characteristic of the output signal of the peak hold circuit, and the graph c shows the frequency characteristic of the reference signal input to the comparison circuit 4. As shown in the graph b, the cutoff frequency c1 of the peak hold circuit is set lower than the cutoff frequency c2 of the amplifier circuit 3. The cutoff frequency c1 of the peak hold circuit can be set by changing the output impedance of the comparator 13, the internal resistance of the diode 14, the capacitance value of the capacitor 15 and the resistance values of the dividing resistors 16 and 17.
本実施例では、駆動クロックの周波数をdからcの範
囲内で変化させることにより基準電圧ＶTHをＶTH1から
ＶTH2の範囲内で変化させ比較回路４での２値化レベル
を変化させる。In this embodiment, the reference voltage V TH is changed within the range of V TH1 to V TH2 by changing the frequency of the drive clock within the range of d to c , and the binarization level in the comparison circuit 4 is changed.
すなわち、ピークホールド回路に増幅回路３から同一黒
ピークレベルの信号が入力されても、駆動クロックの周
波数をdからeの範囲で変化させることでその黒ピー
クレベルがＶTH1からＶTH2の範囲内で変化するので、比
較回路４での２値化レベルは、同一黒ピークを有する画
像信号であっても駆動クロックの周波数に応じて変化す
る。That is, even if the signal of the same black peak level is input from the amplifier circuit 3 to the peak hold circuit, the black peak level is within the range of V TH1 to V TH2 by changing the frequency of the driving clock within the range of d to e . Therefore, the binarization level in the comparison circuit 4 changes according to the frequency of the drive clock even for image signals having the same black peak.
第９図に基準電圧ＶTHがＶTH1からＶTH2に変化した場合
の比較回路４の入出力信号を示す。同図(1)に示すよう
に段階的に電圧が減少する画像信号７が入力された場合
に基準電圧がＶTH1の場合とＶTH2の場合の比較回路４の
出力をそれぞれ(2),(3)に示す。クロック周波数をeに
した場合には同一黒ピーク（第１パルス20）に対しても
基準電圧８がＶTH2まで下がるのでより多くの信号を黒
として出力する。したがって、濃度の薄い原稿を読取る
場合には駆動クロックの周波数を高くすればよい。FIG. 9 shows input / output signals of the comparison circuit 4 when the reference voltage V TH changes from V TH1 to V TH2 . As shown in (1) of the figure, when the image signal 7 whose voltage gradually decreases is input, the outputs of the comparison circuit 4 when the reference voltage is V TH1 and V TH2 are respectively (2), ( Shown in 3). When the clock frequency is set to e , the reference voltage 8 drops to V TH2 even for the same black peak (first pulse 20), so that more signals are output as black. Therefore, when reading a document having a low density, the frequency of the drive clock may be increased.
以上本実施例によれば、駆動クロックの周波数を変える
ことで比較回路の２値化レベルを変えることができる。As described above, according to this embodiment, the binarization level of the comparison circuit can be changed by changing the frequency of the drive clock.
本実施例では、イメージセンサ１で読取られた光情報の
うち最も黒に近部分の画像信号（黒ピーク値）をピーク
ホールド回路でホールドし、この電圧を基に基準電圧を
決定するので、読み取られる画像に応じて最適基準電圧
が自動的に定まる。In this embodiment, the peak hold circuit holds the image signal (black peak value) of the portion of the optical information read by the image sensor 1 that is closest to black, and the reference voltage is determined based on this voltage. The optimum reference voltage is automatically determined according to the image to be displayed.
本実施例においてコンデンサ15，抵抗16,17で決まる時
定数をわりあい短く設定しておけば一枚の画像を読み取
る場合に黒ピークが途中に存在すると、その前後で基準
電圧が自動的に変わるので比較回路４における２値化レ
ベルが変化し、１枚の書類中に濃度の違う部分が存在す
る場にも一様な感度で画像信号の二値化ができる。In the present embodiment, if the time constants determined by the capacitors 15 and the resistors 16 and 17 are set to be short and short, if a black peak exists in the middle of reading one image, the reference voltage will automatically change before and after that. Even when the binarization level in the comparison circuit 4 changes and there is a portion having a different density in one document, the binarization of the image signal can be performed with uniform sensitivity.
また本実施例では基準電圧発生回路の電源を増幅回路３
の出力電圧としているため、抵抗16を小さく設定する又
は抵抗値ゼロとすることにより、増幅回路３の出力のダ
イナミックレンジの最大値と基準電圧の最大値が一致
し、基準電圧源として無駄に高い電圧を使用することが
ない抵抗16により分圧する場合には、画像信号７も同様
に抵抗分圧しておけばよい。Further, in this embodiment, the power source of the reference voltage generating circuit is set to the amplifier circuit 3.
Therefore, by setting the resistance 16 to a small value or setting the resistance value to zero, the maximum value of the dynamic range of the output of the amplifier circuit 3 matches the maximum value of the reference voltage, which is unnecessarily high as the reference voltage source. When the voltage is divided by the resistor 16 that does not use the voltage, the image signal 7 may be similarly divided by resistance.
更に本実施例では基準電圧発生回路12のコンパレータの
プラス端子を増幅回路３の出力端に接続したが、周波数
可変型駆動クロック発生回路10の出力端に接続して、駆
動クロック信号から直接基準電圧を発生させてもよい。
ただし、この場合には駆動クロック発生回路10の出力ク
ロック信号の電圧を、増幅回路３の出力の最大値よりも
大きく設定するか、増幅回路３の出力を抵抗分割等によ
りレベルダウンさせて比較回路４に供給しなければなら
ない。Further, in this embodiment, the plus terminal of the comparator of the reference voltage generating circuit 12 is connected to the output terminal of the amplifier circuit 3, but it is connected to the output terminal of the variable frequency drive clock generating circuit 10 to directly output the reference voltage from the drive clock signal. May be generated.
However, in this case, the voltage of the output clock signal of the drive clock generation circuit 10 is set to be larger than the maximum value of the output of the amplifier circuit 3, or the output of the amplifier circuit 3 is level-divided by resistance division or the like so that the comparison circuit 4 must be supplied.
次に第１，第２の実施例で用いた可変周波数型駆動パル
ス発生回路10の具体的構成を第10図に示す。可変周波数
型駆動パルス発生回路10は、発振器21，スタートパルス
発生回路22，分周回路23，アンド回路24，オア回路25か
ら成る。分周回路23は発振器21で発生する原クロックパ
ルスを分周して出力する。デコーダ回路24にはバス26を
通じて周波数制御信号が加えられ、デコーダ回路24はこ
の周波数制御信号をデコードして２nの２進符号として
各ビットごとにアンド回路24に出力する。アンド回路24
のもう一方の入力端には分周回路の出力が各ビットごと
に供給されている。アンド回路24の出力はオア回路25に
入力されておりアンド回路24の１つでも論理１の場合に
論理１を出力する。これにより例えばデコーダが２進２
を出力する場合には分周回路23の出力が２分周され、２
進４を示す場合には４分周される。Next, FIG. 10 shows a specific configuration of the variable frequency drive pulse generating circuit 10 used in the first and second embodiments. The variable frequency drive pulse generation circuit 10 includes an oscillator 21, a start pulse generation circuit 22, a frequency dividing circuit 23, an AND circuit 24, and an OR circuit 25. The frequency dividing circuit 23 frequency-divides the original clock pulse generated by the oscillator 21 and outputs it. The decoder circuit 24 the frequency control signal is applied via a bus 26, the decoder circuit 24 outputs for each bit as a binary code of 2 n decodes the frequency control signal to the AND circuit 24. AND circuit 24
The output of the frequency dividing circuit is supplied to the other input terminal of each bit for each bit. The output of the AND circuit 24 is input to the OR circuit 25 and outputs a logic 1 when even one of the AND circuits 24 is a logic 1. This allows the decoder to be binary 2
When outputting, the output of the frequency dividing circuit 23 is divided by 2,
If it indicates a base 4, it is divided by four.
スタートパルス発生回路22は、イメージセンサの読取り
開始を示す信号である。The start pulse generating circuit 22 is a signal indicating the start of reading the image sensor.
本発明によれば、従来、イメージセンサ１に与えていた
周波数一定のクロックに代って、ハード、又はソフト
ウェアによりクロック周波数を可変とした可変周波数
型駆動クロック発生回路10を設置することにより、出力
データ９生成部分の回路の基準電圧発生回路５の出力基
準電圧ＶTH調節用半固定抵抗６を廃止し、回路の無調
整、小型簡単化を実現した。According to the present invention, in place of the clock having a constant frequency, which has been conventionally given to the image sensor 1, the variable frequency drive clock generating circuit 10 in which the clock frequency is variable by hardware or software is installed to output the output. The semi-fixed resistor 6 for adjusting the output reference voltage V TH of the reference voltage generating circuit 5 of the circuit for generating the data 9 is eliminated, and the circuit is not adjusted and the size and simplification are realized.
またハード又はソフトウェアにより、クロック周波数
を変化、設定することにより、容易に比較回路４に入力
する画像信号７と基準電圧８（ＶTH）の相対的レベル差
を調節することが可能となり、二値化した出力データの
調節が容易になった。Further, by changing or setting the clock frequency by hardware or software, it becomes possible to easily adjust the relative level difference between the image signal 7 input to the comparison circuit 4 and the reference voltage 8 (V TH ). It became easier to adjust the converted output data.
第１図は、本発明の第１の実施例を示すブロック図、第
２図は従来技術によるイメージセンサ装置を示すブロッ
ク図、第３図は増幅回路３の周波数対利得特性を表すグ
ラフ、第４図は基準電圧ＶTH一定の二値化回路の実施例
を示す回路図、第５図，第６図は基準電圧ＶTH８と画像
信号７の関係と、二値化された出力データ９の関連を示
す波形図、第７図は本発明の第２の実施例を示すブロッ
ク図、第８図は第７図に示す増幅回路３、基準電圧発生
回路５の出力対周波数特性を表すグラフ、第９図は基準
電圧と画像信号の関係と、二値化された出力データの関
連を示す波形図、第10図には駆動クロック発生回路２の
ブロック回路図、第11図はイメージセンサ１におくられ
るスタートパルスと周波数の違うクロックパルスの例を
示す波形図である。 １……イメージセンサ、 ２……駆動クロック発生回路、 ３……増幅回路、４……比較回路、 ５……基準電圧発生回路、 10……周波数可変型駆動クロック発生回路、 11……制御端子、12……基準電圧発生回路FIG. 1 is a block diagram showing a first embodiment of the present invention, FIG. 2 is a block diagram showing an image sensor device according to the prior art, and FIG. 3 is a graph showing frequency vs. gain characteristics of an amplifier circuit 3. FIG. 4 is a circuit diagram showing an embodiment of a binarization circuit with a constant reference voltage V TH . FIGS. 5 and 6 show the relationship between the reference voltage V TH 8 and the image signal 7, and the binarized output data 9 7 is a block diagram showing a second embodiment of the present invention, FIG. 8 is a graph showing the output vs. frequency characteristic of the amplifier circuit 3 and the reference voltage generating circuit 5 shown in FIG. FIG. 9 is a waveform diagram showing the relation between the reference voltage and the image signal and the relation between the binarized output data, FIG. 10 is a block circuit diagram of the drive clock generation circuit 2, and FIG. 11 is the image sensor 1. 3 is a waveform diagram showing an example of a clock pulse having a different frequency from the start pulse sent to 1 ... Image sensor, 2 ... Drive clock generation circuit, 3 ... Amplification circuit, 4 ... Comparison circuit, 5 ... Reference voltage generation circuit, 10 ... Variable frequency drive clock generation circuit, 11 ... Control terminal , 12 …… Reference voltage generator
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土谷 信雄 神奈川県横浜市戸塚区吉田町292番地 日 立ビデオエンジニアリング株式会社内 (56)参考文献 特開 昭60−109374（ＪＰ，Ａ) 特開 昭58−119269（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Nobuo Tsuchiya, 292 Yoshida-cho, Totsuka-ku, Yokohama, Kanagawa Pref., Nippon Video Engineering Co., Ltd. (56) References JP-A-60-109374 (JP, A) JP-A-SHO 58-119269 (JP, A)
Claims (4)
値化信号に変換する二値化回路において、 周波数を変えてクロック信号を発生するクロック信号発
生手段と、 入力される光画像信号を電気画像信号に変換し、前記ク
ロック信号発生手段から供給されるクロック信号に応じ
た周波数の前記電気画像信号を出力する光電変換手段
と、 前記光電変換手段からの前記電気画像信号を入力して、
その入力された前記電気画像信号の周波数に応じて利得
を変換して出力する利得変換手段と、 基準信号を発生する基準信号発生手段と、 前記利得変換手段の出力信号と前記基準信号を比較し
て、前記電気画像信号を二値化して出力する比較手段と
を設けたことを特徴とする画像信号二値化回路。1. A binarization circuit for converting an image signal output from a photoelectric conversion means into a binarized signal, wherein a clock signal generating means for generating a clock signal by changing a frequency, and an input optical image signal Converting to an electric image signal, photoelectric conversion means for outputting the electric image signal of the frequency according to the clock signal supplied from the clock signal generating means, and input the electric image signal from the photoelectric conversion means,
Gain conversion means for converting and outputting a gain according to the frequency of the input electric image signal, reference signal generation means for generating a reference signal, and an output signal of the gain conversion means and the reference signal are compared. And a comparing means for binarizing and outputting the electric image signal.
記クロック信号発生手段のクロック信号の周波数変化範
囲を前記増幅器のカットオフ周波数を越える領域を含む
範囲に設定したことを特徴とする特許請求の範囲第１項
記載の画像信号二値化回路。2. An amplifier is used as the gain converting means, and a frequency change range of a clock signal of the clock signal generating means is set to a range including a region exceeding a cutoff frequency of the amplifier. An image signal binarizing circuit according to the first item of the range.
値化信号に変換する二値化回路において、 周波数を変えてクロック信号を発生するクロック信号発
生手段と、 入力される光画像信号を電気画像信号に変換し、前記ク
ロック信号発生手段から供給されるクロック信号に応じ
た周波数の前記電気画像信号を出力する光電変換手段
と、 前記光電変換手段からの前記電気画像信号を入力して、
その入力された前記電気画像信号の周波数に応じて利得
を変換して出力する利得変換手段と、 前記利得変換手段の出力信号を入力して、その入力され
た前記利得変換手段の出力信号の値に応じて基準信号を
発生する基準信号発生手段と、 前記光電変換手段の出力信号と前記基準信号を比較し
て、前記電気画像信号を二値化して出力する比較手段と
を設けたことを特徴とする画像信号二値化回路。3. A binarization circuit for converting an image signal output from a photoelectric conversion means into a binarized signal, wherein a clock signal generating means for generating a clock signal by changing a frequency, and an optical image signal input Converting to an electric image signal, photoelectric conversion means for outputting the electric image signal of the frequency according to the clock signal supplied from the clock signal generating means, and input the electric image signal from the photoelectric conversion means,
Gain conversion means for converting and outputting a gain according to the frequency of the input electric image signal, and an input signal of the output signal of the gain conversion means, and a value of the input output signal of the gain conversion means A reference signal generating means for generating a reference signal according to the above, and a comparing means for comparing the output signal of the photoelectric conversion means with the reference signal and binarizing and outputting the electric image signal. Image signal binarization circuit.
の周波数変化範囲を前記利得変換手段のカットオフ周波
数を越える領域を含む範囲に設定したことを特徴とする
特許請求の範囲第３項記載の画像信号二値化回路。4. The image according to claim 3, wherein the frequency change range of the clock signal of the clock signal generating means is set to a range including a region exceeding the cutoff frequency of the gain converting means. Signal binarization circuit.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054831A JPH0628377B2 (en) | 1986-03-14 | 1986-03-14 | Image signal binarization circuit |
| US07/023,262 US4839739A (en) | 1986-03-14 | 1987-03-09 | Image signal binary circuit with a variable-frequency clock signal generator for driving an image sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054831A JPH0628377B2 (en) | 1986-03-14 | 1986-03-14 | Image signal binarization circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62213480A JPS62213480A (en) | 1987-09-19 |
| JPH0628377B2 true JPH0628377B2 (en) | 1994-04-13 |
Family
ID=12981594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61054831A Expired - Lifetime JPH0628377B2 (en) | 1986-03-14 | 1986-03-14 | Image signal binarization circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628377B2 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119269A (en) * | 1982-01-11 | 1983-07-15 | Matsushita Graphic Commun Syst Inc | Facsimile transmitter |
| US4591727A (en) * | 1983-11-14 | 1986-05-27 | International Business Machines Corporation | Solid state scanner for a variable speed transport |
-
1986
- 1986-03-14 JP JP61054831A patent/JPH0628377B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62213480A (en) | 1987-09-19 |
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