JPH0628354B2 - 暗号化装置 - Google Patents
暗号化装置Info
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- JPH0628354B2 JPH0628354B2 JP60268321A JP26832185A JPH0628354B2 JP H0628354 B2 JPH0628354 B2 JP H0628354B2 JP 60268321 A JP60268321 A JP 60268321A JP 26832185 A JP26832185 A JP 26832185A JP H0628354 B2 JPH0628354 B2 JP H0628354B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル信号を暗号化して伝送するための暗
号化装置に関するものである。
号化装置に関するものである。
従来の暗号化装置の一例を第４図および第５図に示す。
第４図は送信側であり、デジタル信号Ｓと不規則信号Ｙ
を排他的ＯＲ回路２を使って加算して暗号化された信号
Ｚを得ている。暗号化された信号ＺをＭ段のレジスタ３
へ入力しビット単位で記憶する。その並列出力Ｒ1，
Ｒ2，…，ＲMをアドレス情報とし、乱数を記憶している
メモリ１より不規則信号Ｙを得ている。
を排他的ＯＲ回路２を使って加算して暗号化された信号
Ｚを得ている。暗号化された信号ＺをＭ段のレジスタ３
へ入力しビット単位で記憶する。その並列出力Ｒ1，
Ｒ2，…，ＲMをアドレス情報とし、乱数を記憶している
メモリ１より不規則信号Ｙを得ている。
不規則信号Ｙはメモリ１へ記憶されている乱数を出力し
たものであり、暗号化信号Ｚは送信スイッチ５がオンさ
れた時点で送信機４より送信される。
たものであり、暗号化信号Ｚは送信スイッチ５がオンさ
れた時点で送信機４より送信される。
受信側においては、第５図に示すように、受信機９によ
り受信した信号ＺをＭ段のレジスタ６へ入力しビット単
位で記憶する。レジスタ６の並列出力Ｒ1′，Ｒ2′，
…，ＲM′を乱数を記憶しているメモリ７のアドレス情
報として使用し、メモリ７の出力Ｙ′と受信信号Ｚ′を
排他的ＯＲ回路８を使って加算することにより、再生し
たデジタル信号Ｓ′を得ている。
り受信した信号ＺをＭ段のレジスタ６へ入力しビット単
位で記憶する。レジスタ６の並列出力Ｒ1′，Ｒ2′，
…，ＲM′を乱数を記憶しているメモリ７のアドレス情
報として使用し、メモリ７の出力Ｙ′と受信信号Ｚ′を
排他的ＯＲ回路８を使って加算することにより、再生し
たデジタル信号Ｓ′を得ている。
送信側におけるデジタル信号Ｓを受信側で再生するため
には、受信側のメモリ７の内容を受信側のメモリ１の内
容と一致させて使用する。
には、受信側のメモリ７の内容を受信側のメモリ１の内
容と一致させて使用する。
送信側においては、Ｚ＝ＳＹ（ここではｍｏｄ２の
加算を意味する）である。したがって、伝送路に誤りが
なければ、Ｚ′＝Ｚであり、各レジスタ３，６はＲ1′
＝Ｒ1，Ｒ2′＝Ｒ2，…，ＲM′＝ＲMが成立するため、
メモリ７とメモリ１の内容が一致している場合にはＹ′
＝Ｙであり、Ｓ′＝Ｚ′Ｙ′＝ＺＹ＝（ＳＹ）
Ｙ＝Ｓとなることが分かる。
加算を意味する）である。したがって、伝送路に誤りが
なければ、Ｚ′＝Ｚであり、各レジスタ３，６はＲ1′
＝Ｒ1，Ｒ2′＝Ｒ2，…，ＲM′＝ＲMが成立するため、
メモリ７とメモリ１の内容が一致している場合にはＹ′
＝Ｙであり、Ｓ′＝Ｚ′Ｙ′＝ＺＹ＝（ＳＹ）
Ｙ＝Ｓとなることが分かる。
従来の暗号化装置は、構成が簡単であり、非線形暗号化
方式を採用しているため、非常に強い秘話強度が得られ
る利点がある。
方式を採用しているため、非常に強い秘話強度が得られ
る利点がある。
しかしながら、乱数の種類すなわち暗号キー数を増すと
伝送誤りに弱くなる欠点がある。例えば、乱数の種類を
増すためにはメモリ１，７のアドレス数を増す必要があ
るが、そのためにレジスタ３，６の段数Ｍを増すことに
なる。一方、受信信号Ｚ′における誤りは、Ｍ段のレジ
スタ６を通りぬけるまで出力Ｙ′における誤りを発生さ
せる。このときに、出力Ｓ′へは正常な再生情報が得ら
れないのであるが、この状態が時間的にはＭビット区間
続くことになる。
伝送誤りに弱くなる欠点がある。例えば、乱数の種類を
増すためにはメモリ１，７のアドレス数を増す必要があ
るが、そのためにレジスタ３，６の段数Ｍを増すことに
なる。一方、受信信号Ｚ′における誤りは、Ｍ段のレジ
スタ６を通りぬけるまで出力Ｙ′における誤りを発生さ
せる。このときに、出力Ｓ′へは正常な再生情報が得ら
れないのであるが、この状態が時間的にはＭビット区間
続くことになる。
すなわち、暗号キー数を増したときには、伝送誤りに対
し長時間連続してデジタル信号Ｓ′が正常に再生されな
いという問題点がある。
し長時間連続してデジタル信号Ｓ′が正常に再生されな
いという問題点がある。
本発明の目的は、再生デジタル信号の誤りを増大させる
ことなく、暗号キー数の数を増大でき、かつ秘話強度の
強い暗号化装置を提供することにある。
ことなく、暗号キー数の数を増大でき、かつ秘話強度の
強い暗号化装置を提供することにある。
本発明は、送信側でデジタル信号を暗号化して出力し、
受信側でデジタル信号を再生する暗号化装置において、 送信側は、デジタル信号と不規則信号を加算して暗号化
信号を形成する暗号化信号形成手段と、この暗号化信号
形成手段からの暗号化信号をビット単位で記憶し、複数
のビットを並列に出力する第１のレジスタ手段と、この
第１のレジスタ手段からの並列出力をアドレス情報とし
て入力し、各アドレスに対応してｎビット（ｎは２以上
の整数）の乱数情報を出力する第１の乱数情報記憶手段
と、この第１の乱数情報記憶手段のｎビットの乱数情報
からいずれかをフレーム単位で不規則に選択して前記不
規則信号として出力する第１の選択手段とを備え、 受信側は、受信した暗号化信号をビット単位で記憶し複
数のビットを並列に出力する、前記第１のレジスタ手段
と同一段数の第２のレジスタ手段と、この第２のレジス
タ手段からの並列出力をアドレス情報として入力し、各
アドレスに対応してｎビットの乱数情報を出力する、前
記第１の乱数情報記憶手段と同一記憶内容の第２の乱数
情報記憶手段と、この第２の乱数情報記憶手段のｎビッ
トの乱数情報からいずれかを、送信側と同期したフレー
ム単位で、前記第１の選択手段と同一の動作で選択して
不規則信号を得る第２の選択手段と、この不規則信号と
前記暗号化信号を加算してデジタル信号を再生するデジ
タル信号再生手段とを備えることを特徴としている。
受信側でデジタル信号を再生する暗号化装置において、 送信側は、デジタル信号と不規則信号を加算して暗号化
信号を形成する暗号化信号形成手段と、この暗号化信号
形成手段からの暗号化信号をビット単位で記憶し、複数
のビットを並列に出力する第１のレジスタ手段と、この
第１のレジスタ手段からの並列出力をアドレス情報とし
て入力し、各アドレスに対応してｎビット（ｎは２以上
の整数）の乱数情報を出力する第１の乱数情報記憶手段
と、この第１の乱数情報記憶手段のｎビットの乱数情報
からいずれかをフレーム単位で不規則に選択して前記不
規則信号として出力する第１の選択手段とを備え、 受信側は、受信した暗号化信号をビット単位で記憶し複
数のビットを並列に出力する、前記第１のレジスタ手段
と同一段数の第２のレジスタ手段と、この第２のレジス
タ手段からの並列出力をアドレス情報として入力し、各
アドレスに対応してｎビットの乱数情報を出力する、前
記第１の乱数情報記憶手段と同一記憶内容の第２の乱数
情報記憶手段と、この第２の乱数情報記憶手段のｎビッ
トの乱数情報からいずれかを、送信側と同期したフレー
ム単位で、前記第１の選択手段と同一の動作で選択して
不規則信号を得る第２の選択手段と、この不規則信号と
前記暗号化信号を加算してデジタル信号を再生するデジ
タル信号再生手段とを備えることを特徴としている。
以下、本発明の実施例を第１図および第２図を参照して
説明する。
説明する。
第１図は、本発明の暗号化装置を適用した場合の送信側
システムの構成を示す。図中、10は排他的ＯＲ回路、12
はｍ段レジスタ、22は乱数を記憶するメモリ、11はラン
ダム選択回路、16はフレーム同期パルス発生器、17はフ
レーム同期信号発生回路17、18はスタート信号発生回
路、19はフレーム合成回路、20は送信機、21は送信スイ
ッチである。ランダム選択回路11は、選択回路13と、乱
数を記憶するメモリ14と、カウンタ15とから構成されて
いる。
システムの構成を示す。図中、10は排他的ＯＲ回路、12
はｍ段レジスタ、22は乱数を記憶するメモリ、11はラン
ダム選択回路、16はフレーム同期パルス発生器、17はフ
レーム同期信号発生回路17、18はスタート信号発生回
路、19はフレーム合成回路、20は送信機、21は送信スイ
ッチである。ランダム選択回路11は、選択回路13と、乱
数を記憶するメモリ14と、カウンタ15とから構成されて
いる。
以上の送信側システムにおいては、デジタル信号Ｓと不
規則信号Ｙを排他的ＯＲ回路10により加算して暗号化さ
れた信号Ｚを得ている。この暗号化信号Ｚはレジスタ12
へ入力され、ビット単位で記憶される。その並列出力ｒ
1，ｒ2，…，ｒmはアドレス情報としてメモリ22へ供給
される。メモリ22のｎビット（ｎは２以上の整数）の乱
数情報出力ｘ1，ｘ2，…，ｘnはランダム選択回路11の
選択回路13へ入力される。ランダム選択回路11は、フレ
ーム単位で、乱数情報ｘ1，ｘ2，…，ｘnの中からいず
れかの情報を選択する。
規則信号Ｙを排他的ＯＲ回路10により加算して暗号化さ
れた信号Ｚを得ている。この暗号化信号Ｚはレジスタ12
へ入力され、ビット単位で記憶される。その並列出力ｒ
1，ｒ2，…，ｒmはアドレス情報としてメモリ22へ供給
される。メモリ22のｎビット（ｎは２以上の整数）の乱
数情報出力ｘ1，ｘ2，…，ｘnはランダム選択回路11の
選択回路13へ入力される。ランダム選択回路11は、フレ
ーム単位で、乱数情報ｘ1，ｘ2，…，ｘnの中からいず
れかの情報を選択する。
フレーム同期パルス発生器16の出力するフレーム同期パ
ルスはカウンタ15に入力され、カウンタ15の配列出力ｂ
1，ｂ2，…，ｂqによってメモリ14のアドレスを指定
し、その乱数出力ａ1，ａ2，…，ａpにより選択回路13
の選択内容を変えている。すなわち、カウンタ15とメモ
リ14とは乱数発生器を構成し、フレーム単位で乱数を発
生させている。なお、乱数発生器としては、他にＰＮ
(疑似雑音)信号発生回路等を用いることも可能である。
選択回路13は、メモリ22から出力される乱数情報をメモ
リ14からの乱数出力に基づいて選択し、不規則信号Ｙと
して排他的ＯＲ回路10に入力し、デジタル信号Ｓと加算
して暗号化信号Ｚを得ている。
ルスはカウンタ15に入力され、カウンタ15の配列出力ｂ
1，ｂ2，…，ｂqによってメモリ14のアドレスを指定
し、その乱数出力ａ1，ａ2，…，ａpにより選択回路13
の選択内容を変えている。すなわち、カウンタ15とメモ
リ14とは乱数発生器を構成し、フレーム単位で乱数を発
生させている。なお、乱数発生器としては、他にＰＮ
(疑似雑音)信号発生回路等を用いることも可能である。
選択回路13は、メモリ22から出力される乱数情報をメモ
リ14からの乱数出力に基づいて選択し、不規則信号Ｙと
して排他的ＯＲ回路10に入力し、デジタル信号Ｓと加算
して暗号化信号Ｚを得ている。
選択回路１３の出力は、メモリ２２の出力ｘ１，ｘ２・
・・ｘｎのうち何れかを選択して出力するが、このう
ち、どれを選択するかはメモリ１４の出力によって決め
られる。このような選択回路としては、ＤＡＴＡ ＳＥ
ＬＥＣＴＯＲ機能を持ったＩＣによって容易に実現する
ことが可能であり、例えば、ｎ＝８，ｒ＝３の場合に
は、μＰＤ７４ＨＣ１５１を用いれば、１個のＩＣで実
現することができる。
・・ｘｎのうち何れかを選択して出力するが、このう
ち、どれを選択するかはメモリ１４の出力によって決め
られる。このような選択回路としては、ＤＡＴＡ ＳＥ
ＬＥＣＴＯＲ機能を持ったＩＣによって容易に実現する
ことが可能であり、例えば、ｎ＝８，ｒ＝３の場合に
は、μＰＤ７４ＨＣ１５１を用いれば、１個のＩＣで実
現することができる。
メモリ１４は、フレーム単位で異なった乱数を発生する
が、１つのフレーム内では、一定の値を示している。１
つのフレーム内でビット毎に不規則化するためには、ビ
ット単位で乱数を発生する必要があり、このため乱数メ
モリ２２が必要とされる。このビット単位で発生した乱
数ｘ１，ｘ２・・・ｘｎのうち何れかが選択回路１３に
よって、フレーム単位で選ばれ、排他的ＯＲ回路１０に
よって加算される。従って、出力Ｚは、ビット単位に不
規則になっており、さらに、フレーム単位にも不規則化
される。
が、１つのフレーム内では、一定の値を示している。１
つのフレーム内でビット毎に不規則化するためには、ビ
ット単位で乱数を発生する必要があり、このため乱数メ
モリ２２が必要とされる。このビット単位で発生した乱
数ｘ１，ｘ２・・・ｘｎのうち何れかが選択回路１３に
よって、フレーム単位で選ばれ、排他的ＯＲ回路１０に
よって加算される。従って、出力Ｚは、ビット単位に不
規則になっており、さらに、フレーム単位にも不規則化
される。
以上のようにして形成された暗号化信号Ｚは次の様にし
て送信される。まず、暗号化信号Ｚはフレーム合成回路
19へ入力される。フレーム合成回路19では、フレーム同
期パルス発生器16の出力すなわちフレーム同期パルスに
対してフレーム同期信号発生回路17で発生したフレーム
同期信号ＦＳと、送信スイッチ21に対してスタート信号
発生回路18で発生したスタート信号START とを暗号化信
号Ｚとともに合成して送信データＴDATAを得、送信機20
へ送出する。そして、送信スイッチ21をオンすることに
より、送信機20を立上げるとともに、ランダム選択回路
11内のカウンタ15を初期値に設定している。
て送信される。まず、暗号化信号Ｚはフレーム合成回路
19へ入力される。フレーム合成回路19では、フレーム同
期パルス発生器16の出力すなわちフレーム同期パルスに
対してフレーム同期信号発生回路17で発生したフレーム
同期信号ＦＳと、送信スイッチ21に対してスタート信号
発生回路18で発生したスタート信号START とを暗号化信
号Ｚとともに合成して送信データＴDATAを得、送信機20
へ送出する。そして、送信スイッチ21をオンすることに
より、送信機20を立上げるとともに、ランダム選択回路
11内のカウンタ15を初期値に設定している。
第３図に、フレーム合成回路19の出力ＴDATAのフレーム
構成およびフレーム同期パルス発生器16の出力であるフ
レーム同期パルスとＴDATAとの関係を示す。図中、START
はスタート信号、ＦＳはフレーム同期信号、Ｚは暗号化
信号である。
構成およびフレーム同期パルス発生器16の出力であるフ
レーム同期パルスとＴDATAとの関係を示す。図中、START
はスタート信号、ＦＳはフレーム同期信号、Ｚは暗号化
信号である。
第２図は、第１図の送信側から送られてくる暗号化信号
からデジタル信号を再生するための受信側システムの構
成を示す。図中、23は受信機、24は分離回路、25はフレ
ーム同期信号検出回路、26はスタート信号検出回路、27
はｍ段のレジスタ、32は乱数を記憶するメモリ、28ラン
ダム選択回路、33は排他的ＯＲ回路である。ランダム選
択回路28は、選択回路29と、乱数を記憶するメモリ30
と、カウンタ31とから構成されている。
からデジタル信号を再生するための受信側システムの構
成を示す。図中、23は受信機、24は分離回路、25はフレ
ーム同期信号検出回路、26はスタート信号検出回路、27
はｍ段のレジスタ、32は乱数を記憶するメモリ、28ラン
ダム選択回路、33は排他的ＯＲ回路である。ランダム選
択回路28は、選択回路29と、乱数を記憶するメモリ30
と、カウンタ31とから構成されている。
以上の受信側システムにおいては、受信機23の出力であ
る受信データＲDATAは第３図に示す送信データＴDATAを
受信したものであり、分離回路24、フレーム同期信号回
路25およびスタート信号検出回路26にそれぞれ入力され
る。分離回路24では、ＲDATAから暗号化信号Ｚ′を分離
する。分離された信号化信号Ｚ′は、伝送路に誤りがな
ければ送信側の暗号化信号Ｚと等しい。
る受信データＲDATAは第３図に示す送信データＴDATAを
受信したものであり、分離回路24、フレーム同期信号回
路25およびスタート信号検出回路26にそれぞれ入力され
る。分離回路24では、ＲDATAから暗号化信号Ｚ′を分離
する。分離された信号化信号Ｚ′は、伝送路に誤りがな
ければ送信側の暗号化信号Ｚと等しい。
また、ＲDATAより、スタート検出回路26においてスター
ト信号STARTを検出し、フレーム同期信号検出回路25に
おいてフレーム同期信号ＦＳを検出している。フレーム
同期信号検出回路25の出力ＦＳは、第３図のフレーム同
期パルスの様に、受信データＲDATAと同期していて、分
離回路24において暗号化信号Ｚ′のみを分離するために
使用される。また、フレーム同期信号ＦＳはランダム選
択回路28のカウンタ31にも供給される。
ト信号STARTを検出し、フレーム同期信号検出回路25に
おいてフレーム同期信号ＦＳを検出している。フレーム
同期信号検出回路25の出力ＦＳは、第３図のフレーム同
期パルスの様に、受信データＲDATAと同期していて、分
離回路24において暗号化信号Ｚ′のみを分離するために
使用される。また、フレーム同期信号ＦＳはランダム選
択回路28のカウンタ31にも供給される。
暗号化信号Ｚ′は、レジスタ27および排他的ＯＲ回路33
に入力される。レジスタ27は、暗号化信号Ｚ′をビット
単位で記憶し、その配列出力ｒ1′，ｒ2′，…，ｒm′
は、メモリ32のアドレス情報として使われる。乱数メモ
リ３２の内容はビット単位にＺ′からＳ′のディジタル
信号を再生するために使われる。メモリ32は指定された
アドレスに対応して乱数情報としてｎビットの信号
ｘ１′，ｘ２′，…ｘｎ′を出力する。これらの信号の
うちいずれかの信号がランダム選択回路28の選択回路29
により選択され、不規則信号Ｙ′として排他的ＯＲ回路
33に入力される。
に入力される。レジスタ27は、暗号化信号Ｚ′をビット
単位で記憶し、その配列出力ｒ1′，ｒ2′，…，ｒm′
は、メモリ32のアドレス情報として使われる。乱数メモ
リ３２の内容はビット単位にＺ′からＳ′のディジタル
信号を再生するために使われる。メモリ32は指定された
アドレスに対応して乱数情報としてｎビットの信号
ｘ１′，ｘ２′，…ｘｎ′を出力する。これらの信号の
うちいずれかの信号がランダム選択回路28の選択回路29
により選択され、不規則信号Ｙ′として排他的ＯＲ回路
33に入力される。
ランダム選択回路28は、送信側におけるランダム選択回
路11と全く同じ様に動作する。すなわち、カウンタ31は
フレーム同期信号検出回路25の出力ＦＳをカウントする
とともに、スタート信号検出回路26の出力STARTにより
初期設定される。カウンタ31の並列出力ｂ１′，
ｂ２′，…，ｂｑ′をアドレス情報としてメモリ30を動
作させ、その乱数出力ａ１′，ａ２′，ａｐ′によって
選択回路29の選択内容を制御している。選択回路29はｎ
ビットの入力信号ｘ１′，ｘ２′，…，ｘｎ′よりいず
れかの信号を選択して不規則信号Ｙ′を得る。
路11と全く同じ様に動作する。すなわち、カウンタ31は
フレーム同期信号検出回路25の出力ＦＳをカウントする
とともに、スタート信号検出回路26の出力STARTにより
初期設定される。カウンタ31の並列出力ｂ１′，
ｂ２′，…，ｂｑ′をアドレス情報としてメモリ30を動
作させ、その乱数出力ａ１′，ａ２′，ａｐ′によって
選択回路29の選択内容を制御している。選択回路29はｎ
ビットの入力信号ｘ１′，ｘ２′，…，ｘｎ′よりいず
れかの信号を選択して不規則信号Ｙ′を得る。
排他的ＯＲ回路33では、ランダム選択回路28からの不規
則信号Ｙ′と分離回路24からの暗号化信号Ｚ′とを加算
してデジタル信号Ｓ′を再生している。
則信号Ｙ′と分離回路24からの暗号化信号Ｚ′とを加算
してデジタル信号Ｓ′を再生している。
以上説明したように、送信側のカウンタ15および受信側
のカウンタ31は同じ初期設定値から動作するため、送信
側のメモリ14および受信側のメモリ30の内容が一致して
いれば、送信側のランダム選択回路11と受信側のランダ
ム選択回路28では同じ選択が行なわれる。そこで、送信
側メモリ22および受信側のメモリ32の内容が一致してい
れば、伝送誤りがないときに、従来の場合と同様に、再
生信号としてＳ′＝Ｓを得ることが出来る。
のカウンタ31は同じ初期設定値から動作するため、送信
側のメモリ14および受信側のメモリ30の内容が一致して
いれば、送信側のランダム選択回路11と受信側のランダ
ム選択回路28では同じ選択が行なわれる。そこで、送信
側メモリ22および受信側のメモリ32の内容が一致してい
れば、伝送誤りがないときに、従来の場合と同様に、再
生信号としてＳ′＝Ｓを得ることが出来る。
これを論理的に説明すれば次の様になる。
まず、伝送路に誤りがないときには、Ｚ′＝Ｚである。
次に、メモリ22および32の内容が一致する場合につい
て、ｘ１′＝ｘ1，ｘ2′＝ｘ2，…，ｘn′＝ｘnが成立
する。そこで、メモリ14と30の内容が一致する場合につ
いて、ランダム選択回路11および28が同一の動作をする
ため、Ｙ′＝Ｙであり、従って、Ｓ′＝Ｚ′Ｙ′＝Ｚ
Ｙ＝（ＳＹ）Ｙ＝Ｓとなるる。
次に、メモリ22および32の内容が一致する場合につい
て、ｘ１′＝ｘ1，ｘ2′＝ｘ2，…，ｘn′＝ｘnが成立
する。そこで、メモリ14と30の内容が一致する場合につ
いて、ランダム選択回路11および28が同一の動作をする
ため、Ｙ′＝Ｙであり、従って、Ｓ′＝Ｚ′Ｙ′＝Ｚ
Ｙ＝（ＳＹ）Ｙ＝Ｓとなるる。
以上説明したように、本実施例においては、キー情報に
よって可変なパラメータとして、メモリ22，32のみでな
く、メモリ14，30も使用することとしているので、メモ
リ22，32に記憶する乱数の種類を減らすことができる。
すなわち、メモリ22，32のアドレス数を減らすことがで
きるので、レジスタ12および27の段数ｍを小さく選ぶこ
とができる。
よって可変なパラメータとして、メモリ22，32のみでな
く、メモリ14，30も使用することとしているので、メモ
リ22，32に記憶する乱数の種類を減らすことができる。
すなわち、メモリ22，32のアドレス数を減らすことがで
きるので、レジスタ12および27の段数ｍを小さく選ぶこ
とができる。
レジスタ12および27の段数ｍが小さく選ばれている場合
には、伝送路に誤りが発生し、したがってレジスタ27の
出力ｒ1′，ｒ2，…，ｒm′，に誤りがあり、その結果
出力Ｙ′に誤りが発生したとしても、レジスタ27の出力
数ｍが小さいので、伝送路誤りに対しデジタル信号が正
常に再生されない時間は短くなる。換言すれば、フレー
ム同期が確立している限り、メモリ30の乱数の種類が非
常に大きなものであっても、Ｙ′の誤りが増大する様な
ことはない。したがって、本実施例においては、再生さ
れたデジタル信号Ｚ′の誤りを増大させることなく、秘
話キーの数（使用出来る乱数の種類）を大幅に増やすこ
とが出来る。
には、伝送路に誤りが発生し、したがってレジスタ27の
出力ｒ1′，ｒ2，…，ｒm′，に誤りがあり、その結果
出力Ｙ′に誤りが発生したとしても、レジスタ27の出力
数ｍが小さいので、伝送路誤りに対しデジタル信号が正
常に再生されない時間は短くなる。換言すれば、フレー
ム同期が確立している限り、メモリ30の乱数の種類が非
常に大きなものであっても、Ｙ′の誤りが増大する様な
ことはない。したがって、本実施例においては、再生さ
れたデジタル信号Ｚ′の誤りを増大させることなく、秘
話キーの数（使用出来る乱数の種類）を大幅に増やすこ
とが出来る。
さらに、本実施例の暗号化装置は、従来装置の様にビッ
ト単位のみのランダム化ではなく、フレーム単位でもメ
モリ22の出力を不規則に変えているため、秘話強度は非
常に強いものが得られる。
ト単位のみのランダム化ではなく、フレーム単位でもメ
モリ22の出力を不規則に変えているため、秘話強度は非
常に強いものが得られる。
以上説明したように、本発明によれば、大幅にキー数を
増しても伝送路誤りに強い暗号化装置が得られる。ま
た、本発明によれば、ビット単位のみでなくフレーム単
位でも不規則な変化を行って暗号化しているため、秘話
強度として非常に強い暗号化信号が得られる。
増しても伝送路誤りに強い暗号化装置が得られる。ま
た、本発明によれば、ビット単位のみでなくフレーム単
位でも不規則な変化を行って暗号化しているため、秘話
強度として非常に強い暗号化信号が得られる。
第１図は本発明が適用された送信側システムの構成図、 第２図は本発明が適用された受信側システムの構成図、 第３図は第１図と第２図のシステムの作用を説明するた
めのタイムチャート、 第４図は従来の暗号装置に係る送信システムの構成図、 第５図は従来の暗号装置に係る受信システムの構成図で
ある。 10，33……排他的ＯＲ回路 12，27……レジスタ 14，22，30，32……メモリ 13，29……選択回路 15，31……カウンタ
めのタイムチャート、 第４図は従来の暗号装置に係る送信システムの構成図、 第５図は従来の暗号装置に係る受信システムの構成図で
ある。 10，33……排他的ＯＲ回路 12，27……レジスタ 14，22，30，32……メモリ 13，29……選択回路 15，31……カウンタ
Claims (2)
- 【請求項１】送信側でデジタル信号を暗号化して出力
し、受信側でデジタル信号を再生する暗号化装置におい
て、 送信側は、デジタル信号と不規則信号を加算して暗号化
信号を形成する暗号化信号形成手段と、この暗号化信号
形成手段からの暗号化信号をビット単位で記憶し、複数
のビットを並列に出力する第１のレジスタ手段と、この
第１のレジスタ手段からの並列出力をアドレス情報とし
て入力し、各アドレスに対応してｎビット（ｎは２以上
の整数）の乱数情報を出力する第１の乱数情報記憶手段
と、この第１の乱数情報記憶手段のｎビットの乱数情報
からいずれかをフレーム単位で不規則に選択して前記不
規則信号として出力する第１の選択手段とを備え、 受信側は、受信した暗号化信号をビット単位で記憶し複
数のビットを並列に出力する、前記第１のレジスタ手段
と同一段数の第２のレジスタ手段と、この第２のレジス
タ手段からの並列出力をアドレス情報として入力し、各
アドレスに対応してｎビットの乱数情報を出力する、前
記第１の乱数情報記憶手段と同一記憶内容の第２の乱数
情報記憶手段と、この第２の乱数情報記憶手段のｎビッ
トの乱数情報からいずれかを、送信側と同期したフレー
ム単位で、前記第１の選択手段と同一の動作で選択して
不規則信号を得る第２の選択手段と、この不規則信号と
前記暗号化信号を加算してデジタル信号を再生するデジ
タル信号再生手段とを備えることを特徴とする暗号化装
置。 - 【請求項２】特許請求の範囲第１項に記載の暗号化装置
において、 前記第１の選択手段が、フレーム単位で乱数を発生する
第１の乱数発生器と、この第１の乱数発生器からの乱数
出力により制御され、前記第１の乱数情報発生手段から
のｎビットの乱数情報よりいずれかを選択する第１の選
択回路とを有し、 前記第２の選択手段が、送信側に同期したフレーム単位
で乱数を発生する第２の乱数発生器と、この第２の乱数
発生器からの乱数出力により制御され、前記第２の乱数
情報発生手段からのｎビットの乱数情報よりいずれかを
選択する第２の選択回路とを有することを特徴とする暗
号化装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268321A JPH0628354B2 (ja) | 1985-11-30 | 1985-11-30 | 暗号化装置 |
| US06/934,408 US4791669A (en) | 1985-11-30 | 1986-11-24 | Encryption/decryption system |
| DE86309231T DE3688676T2 (de) | 1985-11-30 | 1986-11-26 | Verschluesselungs-/entschluesselungssystem. |
| EP86309231A EP0227318B1 (en) | 1985-11-30 | 1986-11-26 | Encryption/decryption system |
| CA000523939A CA1258305A (en) | 1985-11-30 | 1986-11-27 | Encryption/decryption system |
| AU65808/86A AU589080B2 (en) | 1985-11-30 | 1986-11-28 | Encryption/decryption system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268321A JPH0628354B2 (ja) | 1985-11-30 | 1985-11-30 | 暗号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62130038A JPS62130038A (ja) | 1987-06-12 |
| JPH0628354B2 true JPH0628354B2 (ja) | 1994-04-13 |
Family
ID=17456911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268321A Expired - Fee Related JPH0628354B2 (ja) | 1985-11-30 | 1985-11-30 | 暗号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628354B2 (ja) |
-
1985
- 1985-11-30 JP JP60268321A patent/JPH0628354B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62130038A (ja) | 1987-06-12 |
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