JPH06275895A - レーザダイオード駆動制御回路 - Google Patents
レーザダイオード駆動制御回路Info
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- JPH06275895A JPH06275895A JP5058786A JP5878693A JPH06275895A JP H06275895 A JPH06275895 A JP H06275895A JP 5058786 A JP5058786 A JP 5058786A JP 5878693 A JP5878693 A JP 5878693A JP H06275895 A JPH06275895 A JP H06275895A
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Abstract
(57)【要約】 （修正有）
【目的】 レーザダイオード駆動制御回路において、駆
動電流を可変させた場合でも、制御素子での無駄な消費
電力が発生せず、安定した制御動作を行う。 【構成】 レーザダイオード駆動制御回路１００のレー
ザダイオード１０には、電圧可変電圧源５からの電源電
圧が供給される。電源電圧制御部１００ａは、ＦＥＴ駆
動回路１の駆動端子間電圧ＶDSをモニタし、その結果に
基づいて電圧可変電圧源５の電源電圧ＶDDを制御するこ
とにより、間接的にＦＥＴ駆動回路１の駆動端子間電圧
ＶDSを制御している。その制御された電源電圧は、直列
接続のレーザダイオード１０及びＦＥＴ駆動回路１に印
加され、その結果、レーザダイオード１０の負荷特性が
変化し、その負荷特性の変化に応じてＦＥＴ駆動回路１
の動作点も移動する。このため、駆動電流Ｉを低減する
と、ＦＥＴでの消費電力は、その低減に応じて約半分の
消費電力となる。
動電流を可変させた場合でも、制御素子での無駄な消費
電力が発生せず、安定した制御動作を行う。 【構成】 レーザダイオード駆動制御回路１００のレー
ザダイオード１０には、電圧可変電圧源５からの電源電
圧が供給される。電源電圧制御部１００ａは、ＦＥＴ駆
動回路１の駆動端子間電圧ＶDSをモニタし、その結果に
基づいて電圧可変電圧源５の電源電圧ＶDDを制御するこ
とにより、間接的にＦＥＴ駆動回路１の駆動端子間電圧
ＶDSを制御している。その制御された電源電圧は、直列
接続のレーザダイオード１０及びＦＥＴ駆動回路１に印
加され、その結果、レーザダイオード１０の負荷特性が
変化し、その負荷特性の変化に応じてＦＥＴ駆動回路１
の動作点も移動する。このため、駆動電流Ｉを低減する
と、ＦＥＴでの消費電力は、その低減に応じて約半分の
消費電力となる。
Description
【０００１】
【産業上の利用分野】本発明はレーザダイオードの駆動
制御を行うレーザダイオード駆動制御回路に関し、特に
ＦＥＴ（電界効果トランジスタ）を用いてレーザダイオ
ードの駆動制御を行うレーザダイオード駆動制御回路に
関する。
制御を行うレーザダイオード駆動制御回路に関し、特に
ＦＥＴ（電界効果トランジスタ）を用いてレーザダイオ
ードの駆動制御を行うレーザダイオード駆動制御回路に
関する。
【０００２】
【従来の技術】レーザダイオードは、例えば固体レーザ
の励起光源として用いられ、そのレーザダイオードを駆
動するためにレーザダイオード駆動制御回路が設けられ
る。このレーザダイオード駆動制御回路として、例えば
特公平４−５９７９８号公報に開示されているＡＣＣ
（automatic current control ）方式によるものと、特
開平２−１５９７８０号公報に開示されているＡＰＣ
（automatic power control）方式によるものとが従来
から知られている。以下に、上記従来例によるレーザダ
イオード駆動制御回路を図６、図７及び図８を用いて説
明する。
の励起光源として用いられ、そのレーザダイオードを駆
動するためにレーザダイオード駆動制御回路が設けられ
る。このレーザダイオード駆動制御回路として、例えば
特公平４−５９７９８号公報に開示されているＡＣＣ
（automatic current control ）方式によるものと、特
開平２−１５９７８０号公報に開示されているＡＰＣ
（automatic power control）方式によるものとが従来
から知られている。以下に、上記従来例によるレーザダ
イオード駆動制御回路を図６、図７及び図８を用いて説
明する。
【０００３】図６は従来のＡＣＣ方式レーザダイオード
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路１０１のレーザダイオード
１０ａには、ＦＥＴ駆動回路１１及び電流モニタ回路６
１が直列に接続されて、そのレーザダイオード１０ａ、
ＦＥＴ駆動回路１１及び電流モニタ回路６１間に所定の
電源電圧ＶDDが印加される。電流モニタ回路６１は、そ
のときの駆動電流Ｉをモニタすると共に電圧ＶM に変換
し、電流制御回路８１はそのモニタ電圧ＶM と基準電圧
源９１からの基準電圧Ｖref とを比較し、その差分によ
り差動信号ＶDを出力して駆動電流Ｉを制御する。この
ように、レーザダイオード１０ａを流れる駆動電流Ｉを
検出して制御することによって安定したレーザ光を得る
ことができる。
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路１０１のレーザダイオード
１０ａには、ＦＥＴ駆動回路１１及び電流モニタ回路６
１が直列に接続されて、そのレーザダイオード１０ａ、
ＦＥＴ駆動回路１１及び電流モニタ回路６１間に所定の
電源電圧ＶDDが印加される。電流モニタ回路６１は、そ
のときの駆動電流Ｉをモニタすると共に電圧ＶM に変換
し、電流制御回路８１はそのモニタ電圧ＶM と基準電圧
源９１からの基準電圧Ｖref とを比較し、その差分によ
り差動信号ＶDを出力して駆動電流Ｉを制御する。この
ように、レーザダイオード１０ａを流れる駆動電流Ｉを
検出して制御することによって安定したレーザ光を得る
ことができる。
【０００４】図７は従来のＡＰＣ方式レーザダイオード
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路１０２のレーザダイオード
１０ｂには、ＦＥＴ駆動回路１２が直列に接続されて、
そのレーザダイオード１０ｂ及びＦＥＴ駆動回路１２間
に所定の電源電圧ＶDDが印加される。フォトダイオード
６２は、そのときのレーザダイオード１０ｂのレーザ光
を受光し、そのモニタ電流ＩM は可変抵抗ＲM によって
モニタ電圧信号ＶM に変換され差動回路８２に入力され
る。差動回路８２は、そのモニタ電圧信号ＶM と、基準
電圧源９２からの基準電圧Ｖref とを比較し、その差分
により差動信号ＶD を出力して駆動電流Ｉを制御する。
このように、レーザダイオード１０ｂのレーザ光を検出
して制御することによって安定したレーザ光を得ること
ができる。
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路１０２のレーザダイオード
１０ｂには、ＦＥＴ駆動回路１２が直列に接続されて、
そのレーザダイオード１０ｂ及びＦＥＴ駆動回路１２間
に所定の電源電圧ＶDDが印加される。フォトダイオード
６２は、そのときのレーザダイオード１０ｂのレーザ光
を受光し、そのモニタ電流ＩM は可変抵抗ＲM によって
モニタ電圧信号ＶM に変換され差動回路８２に入力され
る。差動回路８２は、そのモニタ電圧信号ＶM と、基準
電圧源９２からの基準電圧Ｖref とを比較し、その差分
により差動信号ＶD を出力して駆動電流Ｉを制御する。
このように、レーザダイオード１０ｂのレーザ光を検出
して制御することによって安定したレーザ光を得ること
ができる。
【０００５】ここで、上記の駆動電流Ｉを所望の電流値
に制御する場合について、図８を用いて説明する。図８
は駆動電流ＩをＦＥＴ駆動回路を用いて制御する場合の
説明図である。図において、ＦＥＴ特性曲線８ａは、Ｆ
ＥＴ駆動回路１１または１２におけるＦＥＴのゲート電
圧（差動信号）ＶD をパラメータとするドレイン−ソー
ス間電圧Ｖ DS（以下、「駆動端子間電圧ＶDS」とい
う。）と駆動電流Ｉとの関係を示す。ＦＥＴは、図に示
すように、オン抵抗が正となる特性を有している。
に制御する場合について、図８を用いて説明する。図８
は駆動電流ＩをＦＥＴ駆動回路を用いて制御する場合の
説明図である。図において、ＦＥＴ特性曲線８ａは、Ｆ
ＥＴ駆動回路１１または１２におけるＦＥＴのゲート電
圧（差動信号）ＶD をパラメータとするドレイン−ソー
ス間電圧Ｖ DS（以下、「駆動端子間電圧ＶDS」とい
う。）と駆動電流Ｉとの関係を示す。ＦＥＴは、図に示
すように、オン抵抗が正となる特性を有している。
【０００６】負荷線８ｂは、レーザダイオード１０ａま
たは１０ｂにおける負荷特性を示している。レーザダイ
オード１０ａまたは１０ｂには、ＦＥＴでの電圧降下分
ＶDSを電源電圧ＶDDから差し引いた電圧（ＶDD−ＶDS）
とほぼ同等の電圧が印加しており、負荷線８ｂは、その
電圧（ＶDD−ＶDS）と駆動電流Ｉとの関係を示す。
たは１０ｂにおける負荷特性を示している。レーザダイ
オード１０ａまたは１０ｂには、ＦＥＴでの電圧降下分
ＶDSを電源電圧ＶDDから差し引いた電圧（ＶDD−ＶDS）
とほぼ同等の電圧が印加しており、負荷線８ｂは、その
電圧（ＶDD−ＶDS）と駆動電流Ｉとの関係を示す。
【０００７】ＦＥＴの動作点は、ＦＥＴ特性曲線８ａと
負荷線８ｂとの交点で決まる。ゲート電圧ＶD をＶD1と
したときのＦＥＴの動作点はＰ１となるので、ＦＥＴ及
びレーザダイオードには、ＦＥＴの飽和領域での駆動電
流Ｉ1 が流れ、そのときの駆動端子間電圧はＶDS1 とな
る。
負荷線８ｂとの交点で決まる。ゲート電圧ＶD をＶD1と
したときのＦＥＴの動作点はＰ１となるので、ＦＥＴ及
びレーザダイオードには、ＦＥＴの飽和領域での駆動電
流Ｉ1 が流れ、そのときの駆動端子間電圧はＶDS1 とな
る。
【０００８】ＦＥＴの動作点は、ＦＥＴのゲート電圧Ｖ
D に応じて負荷線８ｂ上を移動する。ゲート電圧（差動
信号）ＶD は、さらに基準電圧Ｖref に応じて変化する
ので、基準電圧Ｖref によって駆動電流Ｉを制御するこ
とができる。したがって、駆動電流ＩをＩ2 に制御する
場合は、ＦＥＴのゲート電圧ＶD がＶD2となるように基
準電圧Ｖref を設定すればよい。そのときの駆動端子間
電圧ＶDSはＶDS2 となる。この駆動電流Ｉの制御によっ
て、レーザダイオード１０ａまたは１０ｂでのレーザ光
の発光量を所望の量まで低減することができる。
D に応じて負荷線８ｂ上を移動する。ゲート電圧（差動
信号）ＶD は、さらに基準電圧Ｖref に応じて変化する
ので、基準電圧Ｖref によって駆動電流Ｉを制御するこ
とができる。したがって、駆動電流ＩをＩ2 に制御する
場合は、ＦＥＴのゲート電圧ＶD がＶD2となるように基
準電圧Ｖref を設定すればよい。そのときの駆動端子間
電圧ＶDSはＶDS2 となる。この駆動電流Ｉの制御によっ
て、レーザダイオード１０ａまたは１０ｂでのレーザ光
の発光量を所望の量まで低減することができる。
【０００９】
【発明が解決しようとする課題】ところで、上記方式に
よる場合、駆動電流ＩをＩ1 としたときのＦＥＴでの消
費電力（＝ＶDS1 ×Ｉ1 ）は、図８の斜線８ｃで示す面
積分に相当し、また、駆動電流ＩをＩ2 としたときの消
費電力（＝ＶDS2 ×Ｉ2 ）は、斜線８ｄで示す面積分に
相当し、駆動電流ＩをＩ1 からＩ2 に低減しても、ＦＥ
Ｔでの消費電力はかえって増大し、無駄な消費電力とな
ってしまう。すなわち、駆動電流ＩをＩ1からＩ2 に低
減してレーザダイオード１０ａまたは１０ｂでの消費電
力が低減しても、ＦＥＴでの消費電力は逆に増大する。
この傾向は、駆動電流Ｉ1 を約半分に低減するときによ
り顕著に現れる。
よる場合、駆動電流ＩをＩ1 としたときのＦＥＴでの消
費電力（＝ＶDS1 ×Ｉ1 ）は、図８の斜線８ｃで示す面
積分に相当し、また、駆動電流ＩをＩ2 としたときの消
費電力（＝ＶDS2 ×Ｉ2 ）は、斜線８ｄで示す面積分に
相当し、駆動電流ＩをＩ1 からＩ2 に低減しても、ＦＥ
Ｔでの消費電力はかえって増大し、無駄な消費電力とな
ってしまう。すなわち、駆動電流ＩをＩ1からＩ2 に低
減してレーザダイオード１０ａまたは１０ｂでの消費電
力が低減しても、ＦＥＴでの消費電力は逆に増大する。
この傾向は、駆動電流Ｉ1 を約半分に低減するときによ
り顕著に現れる。
【００１０】このＦＥＴでの消費電力の増大は、無駄な
消費となるだけでなく、装置効率の低下をもたらし、さ
らには、発熱によって周辺の部品へ熱影響を及ぼし、装
置全体の制御動作を不安定なものにしていた。
消費となるだけでなく、装置効率の低下をもたらし、さ
らには、発熱によって周辺の部品へ熱影響を及ぼし、装
置全体の制御動作を不安定なものにしていた。
【００１１】また、レーザダイオード１０ａまたは１０
ｂに大電流を流したい場合には、ＦＥＴに代えて、増幅
度の高いダーリントン接続したトランジスタが使用され
るが、その場合、コレクタ−エミッタ間電圧ＶCEに必ず
１〜３Ｖが発生するので、その装置効率の低下はより顕
著になる。
ｂに大電流を流したい場合には、ＦＥＴに代えて、増幅
度の高いダーリントン接続したトランジスタが使用され
るが、その場合、コレクタ−エミッタ間電圧ＶCEに必ず
１〜３Ｖが発生するので、その装置効率の低下はより顕
著になる。
【００１２】本発明はこのような点に鑑みてなされたも
のであり、駆動電流を可変させた場合でも、制御素子で
の無駄な消費電力が発生せず、安定した制御動作を行う
ことができるレーザダイオード駆動制御回路を提供する
ことを目的とする。
のであり、駆動電流を可変させた場合でも、制御素子で
の無駄な消費電力が発生せず、安定した制御動作を行う
ことができるレーザダイオード駆動制御回路を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】本発明では上記課題を解
決するために、レーザダイオードの駆動制御を行うレー
ザダイオード駆動制御回路において、前記レーザダイオ
ードに直列に接続され、オン抵抗が正である制御素子
と、前記制御素子の駆動端子電圧を検出し監視電圧とし
て出力する監視電圧出力手段と、前記監視電圧出力手段
からの監視電圧と予め設定した基準電圧の差分に応じて
差動信号を出力する差動信号出力手段と、前記差動信号
を受けて前記制御素子の駆動端子電圧が前記基準電圧に
対応する電圧に制御されるように前記レーザダイオード
及び前記制御素子に供給する電源電圧を制御する電源電
圧制御手段と、前記制御素子の駆動電流を所定の駆動電
流に制御する駆動電流制御手段と、を有することを特徴
とするレーザダイオード駆動制御回路が、提供される。
決するために、レーザダイオードの駆動制御を行うレー
ザダイオード駆動制御回路において、前記レーザダイオ
ードに直列に接続され、オン抵抗が正である制御素子
と、前記制御素子の駆動端子電圧を検出し監視電圧とし
て出力する監視電圧出力手段と、前記監視電圧出力手段
からの監視電圧と予め設定した基準電圧の差分に応じて
差動信号を出力する差動信号出力手段と、前記差動信号
を受けて前記制御素子の駆動端子電圧が前記基準電圧に
対応する電圧に制御されるように前記レーザダイオード
及び前記制御素子に供給する電源電圧を制御する電源電
圧制御手段と、前記制御素子の駆動電流を所定の駆動電
流に制御する駆動電流制御手段と、を有することを特徴
とするレーザダイオード駆動制御回路が、提供される。
【００１４】
【作用】レーザダイオードに直列に、オン抵抗が正であ
る制御素子が接続される。監視電圧出力手段は、その制
御素子の駆動端子電圧を検出し監視電圧として出力す
る。差動信号出力手段は、その監視電圧出力手段からの
監視電圧と予め設定した基準電圧の差分に応じて差動信
号を出力する。電源電圧制御手段は、その差動信号を受
けて、制御素子の駆動端子電圧が基準電圧に対応する電
圧に制御されるように、レーザダイオード及び制御素子
に供給する電源電圧を制御する。
る制御素子が接続される。監視電圧出力手段は、その制
御素子の駆動端子電圧を検出し監視電圧として出力す
る。差動信号出力手段は、その監視電圧出力手段からの
監視電圧と予め設定した基準電圧の差分に応じて差動信
号を出力する。電源電圧制御手段は、その差動信号を受
けて、制御素子の駆動端子電圧が基準電圧に対応する電
圧に制御されるように、レーザダイオード及び制御素子
に供給する電源電圧を制御する。
【００１５】駆動電流制御手段は、電源電圧を制御する
ために設けられた上記の監視電圧出力手段、差動信号出
力手段及び電源電圧制御手段とは独立に設けられ、制御
素子の駆動電流を所定の駆動電流に制御する。
ために設けられた上記の監視電圧出力手段、差動信号出
力手段及び電源電圧制御手段とは独立に設けられ、制御
素子の駆動電流を所定の駆動電流に制御する。
【００１６】すなわち、制御素子の駆動電流を大きな駆
動電流からより小さな所定の駆動電流に制御する際に、
電源電圧も同時に制御する。この電源電圧の制御によ
り、レーザダイオードの負荷特性を示す負荷線も変化す
る。この負荷線の変化に応じて、制御素子の駆動端子間
電圧も変化して低減する。このため、駆動電流と駆動端
子間電圧との積として表される制御素子での消費電力
も、低減される。したがって、無駄な消費電力が発生せ
ず、発熱も抑制できるので安定した制御動作を行わせる
ことができる。
動電流からより小さな所定の駆動電流に制御する際に、
電源電圧も同時に制御する。この電源電圧の制御によ
り、レーザダイオードの負荷特性を示す負荷線も変化す
る。この負荷線の変化に応じて、制御素子の駆動端子間
電圧も変化して低減する。このため、駆動電流と駆動端
子間電圧との積として表される制御素子での消費電力
も、低減される。したがって、無駄な消費電力が発生せ
ず、発熱も抑制できるので安定した制御動作を行わせる
ことができる。
【００１７】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明のレーザダイオード駆動制御回路
の構成を示すブロック図である。図において、レーザダ
イオード駆動制御回路１００は、レーザダイオード１０
の駆動制御を行うための回路であり、そのレーザダイオ
ード１０には、ＦＥＴ駆動回路１及び電流モニタ回路６
が直列に接続され、電圧可変電圧源５からの電源電圧が
供給されている。
明する。図１は本発明のレーザダイオード駆動制御回路
の構成を示すブロック図である。図において、レーザダ
イオード駆動制御回路１００は、レーザダイオード１０
の駆動制御を行うための回路であり、そのレーザダイオ
ード１０には、ＦＥＴ駆動回路１及び電流モニタ回路６
が直列に接続され、電圧可変電圧源５からの電源電圧が
供給されている。
【００１８】ＦＥＴ駆動回路１は、レーザダイオード１
０に流れる駆動電流Ｉを制御するために設けられ、ＦＥ
Ｔ（電界効果トランジスタ）で構成されている。このＦ
ＥＴ駆動回路１の駆動端子間電圧ＶDSを制御するため
に、電源電圧制御部１００ａが設けられている。電源電
圧制御部１００ａは、ＦＥＴ駆動回路１の駆動端子間電
圧ＶDSをモニタし、その結果に基づいて電圧可変電圧源
５の電源電圧ＶDDを制御することにより、間接的にＦＥ
Ｔ駆動回路１の駆動端子間電圧ＶDSを制御している。
０に流れる駆動電流Ｉを制御するために設けられ、ＦＥ
Ｔ（電界効果トランジスタ）で構成されている。このＦ
ＥＴ駆動回路１の駆動端子間電圧ＶDSを制御するため
に、電源電圧制御部１００ａが設けられている。電源電
圧制御部１００ａは、ＦＥＴ駆動回路１の駆動端子間電
圧ＶDSをモニタし、その結果に基づいて電圧可変電圧源
５の電源電圧ＶDDを制御することにより、間接的にＦＥ
Ｔ駆動回路１の駆動端子間電圧ＶDSを制御している。
【００１９】すなわち、電源電圧制御部１００ａのＦＥ
Ｔ電圧モニタ回路２は、ＦＥＴ駆動回路１の駆動端子間
電圧ＶDSをモニタし、そのモニタ電圧ＶM1を差動積分増
幅回路３に出力する。差動積分増幅回路３は、そのモニ
タ電圧ＶM1と、基準電圧源４において予め設定した基準
電圧Ｖref1との差分に応じて差動積分信号ＶD1を出力す
る。電圧可変電圧源５は、パルス周波数可変型の電源電
圧であり、その差動積分信号ＶD1を受けて電源電圧を制
御し出力する。制御された電源電圧は、直列接続のレー
ザダイオード１０、ＦＥＴ駆動回路１及び電流モニタ回
路６に印加される。その結果、レーザダイオード１０の
負荷特性が変化し、その負荷特性の変化に応じてＦＥＴ
駆動回路１の動作点も移動する。その詳細は後述する。
Ｔ電圧モニタ回路２は、ＦＥＴ駆動回路１の駆動端子間
電圧ＶDSをモニタし、そのモニタ電圧ＶM1を差動積分増
幅回路３に出力する。差動積分増幅回路３は、そのモニ
タ電圧ＶM1と、基準電圧源４において予め設定した基準
電圧Ｖref1との差分に応じて差動積分信号ＶD1を出力す
る。電圧可変電圧源５は、パルス周波数可変型の電源電
圧であり、その差動積分信号ＶD1を受けて電源電圧を制
御し出力する。制御された電源電圧は、直列接続のレー
ザダイオード１０、ＦＥＴ駆動回路１及び電流モニタ回
路６に印加される。その結果、レーザダイオード１０の
負荷特性が変化し、その負荷特性の変化に応じてＦＥＴ
駆動回路１の動作点も移動する。その詳細は後述する。
【００２０】ＦＥＴ駆動回路１の駆動電流Ｉを制御する
ために、上記の電源電圧制御部１００ａとは別個に、Ａ
ＣＣ方式による駆動電流制御部１００ｂが設けられる。
駆動電流制御部１００ｂの電流モニタ回路６は、ＦＥＴ
駆動回路１の駆動電流Ｉをモニタしてモニタ電圧ＶM に
変換し電流制御回路８に出力する。電流制御回路８は、
そのモニタ電圧ＶM と、基準電圧源９において予め設定
した基準電圧Ｖref2との差分を差動増幅し、その差動信
号ＶD をＦＥＴ駆動回路１に出力する。なお、差動信号
ＶD はＦＥＴ駆動回路１におけるＦＥＴのゲート電圧と
なる。ＦＥＴ駆動回路１は、その差動信号ＶD をパラメ
ータとする一定の特性曲線上で動作し、その動作点は、
上記のレーザダイオード１０の負荷特性との関連で決ま
る。ＦＥＴ駆動回路１は、その動作点での駆動電流Ｉ及
び駆動端子間電圧ＶDSで動作する。レーザダイオード１
０の駆動電流は、そのＦＥＴ駆動回路１の駆動電流Ｉで
制御される。
ために、上記の電源電圧制御部１００ａとは別個に、Ａ
ＣＣ方式による駆動電流制御部１００ｂが設けられる。
駆動電流制御部１００ｂの電流モニタ回路６は、ＦＥＴ
駆動回路１の駆動電流Ｉをモニタしてモニタ電圧ＶM に
変換し電流制御回路８に出力する。電流制御回路８は、
そのモニタ電圧ＶM と、基準電圧源９において予め設定
した基準電圧Ｖref2との差分を差動増幅し、その差動信
号ＶD をＦＥＴ駆動回路１に出力する。なお、差動信号
ＶD はＦＥＴ駆動回路１におけるＦＥＴのゲート電圧と
なる。ＦＥＴ駆動回路１は、その差動信号ＶD をパラメ
ータとする一定の特性曲線上で動作し、その動作点は、
上記のレーザダイオード１０の負荷特性との関連で決ま
る。ＦＥＴ駆動回路１は、その動作点での駆動電流Ｉ及
び駆動端子間電圧ＶDSで動作する。レーザダイオード１
０の駆動電流は、そのＦＥＴ駆動回路１の駆動電流Ｉで
制御される。
【００２１】なお、差動積分増幅回路３の時定数は、電
流制御回路８の時定数より大きくなるように設定され
る。このため、その差動積分増幅回路３からの差動積分
信号Ｖ D1に応じて変化する駆動端子間電圧ＶDSの変化よ
り、電流制御回路８からの差動信号ＶD2に応じて変化す
る駆動電流Ｉの変化の方が速くなる。したがって、駆動
電流Ｉの制御時における動作点の移動が速やかに行われ
る。
流制御回路８の時定数より大きくなるように設定され
る。このため、その差動積分増幅回路３からの差動積分
信号Ｖ D1に応じて変化する駆動端子間電圧ＶDSの変化よ
り、電流制御回路８からの差動信号ＶD2に応じて変化す
る駆動電流Ｉの変化の方が速くなる。したがって、駆動
電流Ｉの制御時における動作点の移動が速やかに行われ
る。
【００２２】特に、駆動電流Ｉは、電源電圧制御部１０
０ａによる電源電圧ＶDDを制御する制御ループと、ＦＥ
Ｔのゲート電圧（差動信号ＶD ) を制御する駆動電流制
御部１００ｂの２つの制御ループによって制御されるの
で、両ループの時定数を近い値にすると、互いに干渉す
る。したがって、差動積分増幅回路３の時定数は、電流
制御回路８の時定数より２桁程度大きい値とする。
０ａによる電源電圧ＶDDを制御する制御ループと、ＦＥ
Ｔのゲート電圧（差動信号ＶD ) を制御する駆動電流制
御部１００ｂの２つの制御ループによって制御されるの
で、両ループの時定数を近い値にすると、互いに干渉す
る。したがって、差動積分増幅回路３の時定数は、電流
制御回路８の時定数より２桁程度大きい値とする。
【００２３】次に、上記の駆動電流Ｉの制御について、
図２を用いて説明する。図２は駆動電流Ｉを制御する場
合の説明図である。図において、ＦＥＴ特性曲線２ａ
は、ＦＥＴ駆動回路１におけるＦＥＴの差動信号（ゲー
ト電圧）ＶD をパラメータとする駆動端子間電圧（ドレ
イン−ソース間電圧）ＶDSと駆動電流Ｉとの関係を示
す。ＦＥＴは、図に示すように、オン抵抗が正となる特
性を有している。
図２を用いて説明する。図２は駆動電流Ｉを制御する場
合の説明図である。図において、ＦＥＴ特性曲線２ａ
は、ＦＥＴ駆動回路１におけるＦＥＴの差動信号（ゲー
ト電圧）ＶD をパラメータとする駆動端子間電圧（ドレ
イン−ソース間電圧）ＶDSと駆動電流Ｉとの関係を示
す。ＦＥＴは、図に示すように、オン抵抗が正となる特
性を有している。
【００２４】負荷線２ｂは、レーザダイオード１０にお
ける負荷特性を示している。レーザダイオード１０に
は、ＦＥＴでの電圧降下分ＶDSを電源電圧ＶDDから差し
引いた電圧（ＶDD−ＶDS）とほぼ同等の電圧が印加して
おり、負荷線２ｂは、その電圧（ＶDD−ＶDS）と駆動電
流Ｉとの関係を示す。
ける負荷特性を示している。レーザダイオード１０に
は、ＦＥＴでの電圧降下分ＶDSを電源電圧ＶDDから差し
引いた電圧（ＶDD−ＶDS）とほぼ同等の電圧が印加して
おり、負荷線２ｂは、その電圧（ＶDD−ＶDS）と駆動電
流Ｉとの関係を示す。
【００２５】ＦＥＴの動作点は、ＦＥＴ特性曲線２ａと
負荷線２ｂとの交点で決まる。差動信号ＶD がＶD1のと
きのＦＥＴの動作点はＰ１となるので、ＦＥＴ及びレー
ザダイオード１０には、ＦＥＴの飽和領域での駆動電流
Ｉ1 が流れ、そのときの駆動端子間電圧ＶDSはＶDS1 と
なる。
負荷線２ｂとの交点で決まる。差動信号ＶD がＶD1のと
きのＦＥＴの動作点はＰ１となるので、ＦＥＴ及びレー
ザダイオード１０には、ＦＥＴの飽和領域での駆動電流
Ｉ1 が流れ、そのときの駆動端子間電圧ＶDSはＶDS1 と
なる。
【００２６】ここで、駆動電流Ｉ1 を約半分のＩ2 に低
減する制御について説明する。先ず、ＦＥＴの差動信号
ＶD がＶD2となるように、基準電圧Ｖref2を設定する。
そのとき、ＦＥＴ特性曲線が２ａから２ａ1 に変化する
ので駆動端子間電圧ＶDS1 は、負荷線２ｂに沿って増加
しようとする。しかし、電源電圧制御部１００ａにより
ＶDS1 は、常に一定に保たれるので、電源電圧ＶDDは、
ＶDD1 まで下がり、レーザダイオード１０の負荷線２ｂ
は、矢印２０で示すように移動して、新たな負荷線２ｂ
1 となる。その結果、ＦＥＴの動作点は、矢印２１に沿
って点Ｐ３まで下がる。この時点で、レーザダイオード
１０には、ＦＥＴの飽和領域での駆動電流Ｉ2 が流れ、
そのときの駆動端子間電圧ＶDSは動作点Ｐ１での駆動端
子間電圧ＶDS1 と同一のＶDS1 に保持される。
減する制御について説明する。先ず、ＦＥＴの差動信号
ＶD がＶD2となるように、基準電圧Ｖref2を設定する。
そのとき、ＦＥＴ特性曲線が２ａから２ａ1 に変化する
ので駆動端子間電圧ＶDS1 は、負荷線２ｂに沿って増加
しようとする。しかし、電源電圧制御部１００ａにより
ＶDS1 は、常に一定に保たれるので、電源電圧ＶDDは、
ＶDD1 まで下がり、レーザダイオード１０の負荷線２ｂ
は、矢印２０で示すように移動して、新たな負荷線２ｂ
1 となる。その結果、ＦＥＴの動作点は、矢印２１に沿
って点Ｐ３まで下がる。この時点で、レーザダイオード
１０には、ＦＥＴの飽和領域での駆動電流Ｉ2 が流れ、
そのときの駆動端子間電圧ＶDSは動作点Ｐ１での駆動端
子間電圧ＶDS1 と同一のＶDS1 に保持される。
【００２７】このような駆動電流Ｉの制御を行うレーザ
ダイオード駆動制御回路１において、ＦＥＴでの消費電
力は、次のようになる。駆動電流ＩをＩ1 としたときの
ＦＥＴでの消費電力（＝ＶDS1 ×Ｉ1 ）は、図２の斜線
２ｃで示す面積分に相当し、また、駆動電流ＩをＩ2 と
したときの消費電力（＝ＶDS1 ×Ｉ2 ）は、斜線２ｄで
示す面積分に相当し、駆動電流ＩをＩ1 からＩ2 に低減
すると、ＦＥＴでの消費電力は、その低減に応じて約半
分の消費電力となる。したがって、消費電力を大幅に低
減することができ、装置効率も向上させることができ
る。また、発熱も抑制できるので、装置全体の安定した
制御動作を確保することができる。
ダイオード駆動制御回路１において、ＦＥＴでの消費電
力は、次のようになる。駆動電流ＩをＩ1 としたときの
ＦＥＴでの消費電力（＝ＶDS1 ×Ｉ1 ）は、図２の斜線
２ｃで示す面積分に相当し、また、駆動電流ＩをＩ2 と
したときの消費電力（＝ＶDS1 ×Ｉ2 ）は、斜線２ｄで
示す面積分に相当し、駆動電流ＩをＩ1 からＩ2 に低減
すると、ＦＥＴでの消費電力は、その低減に応じて約半
分の消費電力となる。したがって、消費電力を大幅に低
減することができ、装置効率も向上させることができ
る。また、発熱も抑制できるので、装置全体の安定した
制御動作を確保することができる。
【００２８】図３は図１のレーザダイオード駆動制御回
路の回路例を示す図である。図において、ＦＥＴＱに
は、例えば消費電力をより低く抑えることができるパワ
ーＭＯＳ形ＦＥＴが使用される。ＦＥＴＱのドレイン端
子に接続された抵抗Ｒ１は、接地された抵抗Ｒ３と共
に、演算増幅器ＯＰ１の非反転入力端子に接続され、一
方のソース端子に接続された抵抗Ｒ２は、演算増幅器Ｏ
Ｐ１の反転入力端子に接続される。演算増幅器ＯＰ１
は、抵抗Ｒ４によって負帰還され、その出力電圧はＦＥ
ＴＱのモニタ電圧ＶM1として抵抗Ｒ５を介して演算増幅
器ＯＰ２の反転入力端子に入力される。一方、演算増幅
器ＯＰ２の非反転入力端子には、基準電圧源Ｖ１から得
られる基準電圧Ｖref1が抵抗Ｒ６を介して入力される。
この演算増幅器ＯＰ２の反転入力端子と出力端子との間
には、コンデンサＣが接続されて差動積分の演算を行
い、差動積分信号ＶD1を出力する。ここで、コンデンサ
Ｃ及び抵抗Ｒ５による積分回路を設けたのは、図１の説
明で述べたように、電源電圧ＶDDを制御する差動積分信
号ＶD1の時定数を後述のＦＥＴのゲート電圧（差動信号
ＶD) の時定数より大きくするためである。なお、基準
電圧Ｖref1は、ＦＥＴＱのオン抵抗付近の飽和領域内で
発生する駆動端子間電圧ＶDSの演算増幅器ＯＰ１で増幅
倍したときの平均値に設定される。
路の回路例を示す図である。図において、ＦＥＴＱに
は、例えば消費電力をより低く抑えることができるパワ
ーＭＯＳ形ＦＥＴが使用される。ＦＥＴＱのドレイン端
子に接続された抵抗Ｒ１は、接地された抵抗Ｒ３と共
に、演算増幅器ＯＰ１の非反転入力端子に接続され、一
方のソース端子に接続された抵抗Ｒ２は、演算増幅器Ｏ
Ｐ１の反転入力端子に接続される。演算増幅器ＯＰ１
は、抵抗Ｒ４によって負帰還され、その出力電圧はＦＥ
ＴＱのモニタ電圧ＶM1として抵抗Ｒ５を介して演算増幅
器ＯＰ２の反転入力端子に入力される。一方、演算増幅
器ＯＰ２の非反転入力端子には、基準電圧源Ｖ１から得
られる基準電圧Ｖref1が抵抗Ｒ６を介して入力される。
この演算増幅器ＯＰ２の反転入力端子と出力端子との間
には、コンデンサＣが接続されて差動積分の演算を行
い、差動積分信号ＶD1を出力する。ここで、コンデンサ
Ｃ及び抵抗Ｒ５による積分回路を設けたのは、図１の説
明で述べたように、電源電圧ＶDDを制御する差動積分信
号ＶD1の時定数を後述のＦＥＴのゲート電圧（差動信号
ＶD) の時定数より大きくするためである。なお、基準
電圧Ｖref1は、ＦＥＴＱのオン抵抗付近の飽和領域内で
発生する駆動端子間電圧ＶDSの演算増幅器ＯＰ１で増幅
倍したときの平均値に設定される。
【００２９】差動積分信号ＶD1は、パルス周波数可変型
である電圧可変電圧源５０に入力される。その電圧検出
回路５１に入力された差動積分信号ＶD1は、ホトカプラ
５２を経由してスイッチング回路５３に送られる。一
方、整流回路５６では商用の交流ＡＣを整流し、直流電
圧をスイッチング回路５３へ出力する。この直流電圧は
スイッチング回路５３で高周波のパルス電圧に変換さ
れ、そのパルス幅はホトカプラ５２からの信号によって
制御される。すなわち、差動積分信号ＶD1が大きければ
パルス幅は広く、小さければ狭くなる。このパルス電圧
はトランス５４を経由し、平滑回路５５で平滑されて、
差動積分信号ＶD1に対応する直流電源電圧Ｖ DDに変換さ
れ、レーザダイオード１０に出力される。なお、スイッ
チング回路５３は、整流回路５６でパルス化された電源
電圧のオン、オフの周波数を可変させることで、効率良
く電圧変換を行う。
である電圧可変電圧源５０に入力される。その電圧検出
回路５１に入力された差動積分信号ＶD1は、ホトカプラ
５２を経由してスイッチング回路５３に送られる。一
方、整流回路５６では商用の交流ＡＣを整流し、直流電
圧をスイッチング回路５３へ出力する。この直流電圧は
スイッチング回路５３で高周波のパルス電圧に変換さ
れ、そのパルス幅はホトカプラ５２からの信号によって
制御される。すなわち、差動積分信号ＶD1が大きければ
パルス幅は広く、小さければ狭くなる。このパルス電圧
はトランス５４を経由し、平滑回路５５で平滑されて、
差動積分信号ＶD1に対応する直流電源電圧Ｖ DDに変換さ
れ、レーザダイオード１０に出力される。なお、スイッ
チング回路５３は、整流回路５６でパルス化された電源
電圧のオン、オフの周波数を可変させることで、効率良
く電圧変換を行う。
【００３０】ここで、電圧可変電圧源５０をパルス周波
数可変型としたのは、直列電圧ドロップ式の電圧可変電
圧源を使用するとＦＥＴＱの消費電力は低下しても電圧
可変電圧源の消費電力が増加し、装置全体としての消費
電力が低減されないからである。
数可変型としたのは、直列電圧ドロップ式の電圧可変電
圧源を使用するとＦＥＴＱの消費電力は低下しても電圧
可変電圧源の消費電力が増加し、装置全体としての消費
電力が低減されないからである。
【００３１】このようにしてＦＥＴＱの駆動端子間電圧
ＶDSは負帰還され、モニタ電圧ＶM1は基準電圧Ｖref1に
制御され、ＦＥＴＱの駆動端子間電圧ＶDSが所定の電圧
に制御される。すなわち、ＦＥＴＱの駆動端子間電圧Ｖ
DSが増大すると、モニタ電圧ＶM1も増大し、差動積分信
号ＶD1は積分時間に従って徐々に下がり、この差動積分
信号ＶD1に対応して電源電圧ＶDDが下がることによっ
て、ＦＥＴＱの駆動端子間電圧ＶDSを減少させる。モニ
タ電圧ＶM1が減少すると、この逆の動作を行い、モニタ
電圧ＶM1は基準電圧Ｖref1に等しく制御される。
ＶDSは負帰還され、モニタ電圧ＶM1は基準電圧Ｖref1に
制御され、ＦＥＴＱの駆動端子間電圧ＶDSが所定の電圧
に制御される。すなわち、ＦＥＴＱの駆動端子間電圧Ｖ
DSが増大すると、モニタ電圧ＶM1も増大し、差動積分信
号ＶD1は積分時間に従って徐々に下がり、この差動積分
信号ＶD1に対応して電源電圧ＶDDが下がることによっ
て、ＦＥＴＱの駆動端子間電圧ＶDSを減少させる。モニ
タ電圧ＶM1が減少すると、この逆の動作を行い、モニタ
電圧ＶM1は基準電圧Ｖref1に等しく制御される。
【００３２】基準電圧Ｖref1をＦＥＴＱのオン抵抗付近
の飽和領域内で発生する駆動端子間電圧ＶDSに対応する
電圧に近くなるように調整することで、ＦＥＴＱの作動
効率を高めることができる。
の飽和領域内で発生する駆動端子間電圧ＶDSに対応する
電圧に近くなるように調整することで、ＦＥＴＱの作動
効率を高めることができる。
【００３３】ＦＥＴＱのソース端子側には、接地された
極低抵抗の抵抗Ｒ７が接続される。その抵抗Ｒ７の一方
の端子は、抵抗Ｒ８を介して演算増幅器ＯＰ３の非反転
入力端子に、接地された抵抗Ｒ１３と共に接続される。
抵抗Ｒ７の他方の端子は抵抗Ｒ９を介して演算増幅器Ｏ
Ｐ３の反転入力端子に接続される。演算増幅器ＯＰ３
は、抵抗Ｒ１０によって負帰還され、その出力電圧はＦ
ＥＴＱの駆動電流Ｉのモニタ電圧ＶM として抵抗Ｒ１１
を介して演算増幅器ＯＰ４の反転入力端子に入力され
る。一方、演算増幅器ＯＰ４の非反転入力端子には、基
準電圧源Ｖ２から得られる基準電圧Ｖref2が抵抗Ｒ１２
を介して入力される。演算増幅器ＯＰ４は、差動増幅し
てその差動信号ＶD を出力する。差動信号ＶD は、抵抗
Ｒ１４を経由してＦＥＴＱのゲートに入力し、ＦＥＴＱ
は、その差動信号ＶD によって通電度を変化させる。そ
の変化は、駆動端子間電圧ＶDSの変化より速くなる。こ
れは、演算増幅器ＯＰ２の時定数を、演算増幅器ＯＰ４
の時定数より大きく設定したことによる。すなわち、図
１で説明したように、電源電圧ＶDDを制御する演算増幅
器ＯＰ２の時定数をＦＥＴのゲート電圧を制御する演算
増幅器ＯＰ４の時定数より２桁程度大きくすることで２
つの制御ループ（電源電圧ＶDDを制御する制御ループ
と、ＦＥＴのゲート電圧（差動電圧ＶD ) を制御する制
御ループ）の干渉を防止している。
極低抵抗の抵抗Ｒ７が接続される。その抵抗Ｒ７の一方
の端子は、抵抗Ｒ８を介して演算増幅器ＯＰ３の非反転
入力端子に、接地された抵抗Ｒ１３と共に接続される。
抵抗Ｒ７の他方の端子は抵抗Ｒ９を介して演算増幅器Ｏ
Ｐ３の反転入力端子に接続される。演算増幅器ＯＰ３
は、抵抗Ｒ１０によって負帰還され、その出力電圧はＦ
ＥＴＱの駆動電流Ｉのモニタ電圧ＶM として抵抗Ｒ１１
を介して演算増幅器ＯＰ４の反転入力端子に入力され
る。一方、演算増幅器ＯＰ４の非反転入力端子には、基
準電圧源Ｖ２から得られる基準電圧Ｖref2が抵抗Ｒ１２
を介して入力される。演算増幅器ＯＰ４は、差動増幅し
てその差動信号ＶD を出力する。差動信号ＶD は、抵抗
Ｒ１４を経由してＦＥＴＱのゲートに入力し、ＦＥＴＱ
は、その差動信号ＶD によって通電度を変化させる。そ
の変化は、駆動端子間電圧ＶDSの変化より速くなる。こ
れは、演算増幅器ＯＰ２の時定数を、演算増幅器ＯＰ４
の時定数より大きく設定したことによる。すなわち、図
１で説明したように、電源電圧ＶDDを制御する演算増幅
器ＯＰ２の時定数をＦＥＴのゲート電圧を制御する演算
増幅器ＯＰ４の時定数より２桁程度大きくすることで２
つの制御ループ（電源電圧ＶDDを制御する制御ループ
と、ＦＥＴのゲート電圧（差動電圧ＶD ) を制御する制
御ループ）の干渉を防止している。
【００３４】このようにしてＦＥＴＱの駆動電流Ｉは負
帰還されて、モニタ電圧ＶM は基準電圧Ｖref2に制御さ
れ、その結果、駆動電流Ｉ及びレーザダイオード１０の
レーザ光出力が制御される。
帰還されて、モニタ電圧ＶM は基準電圧Ｖref2に制御さ
れ、その結果、駆動電流Ｉ及びレーザダイオード１０の
レーザ光出力が制御される。
【００３５】次に、本発明の第２の実施例として駆動電
流ＩをＡＰＣ方式により制御する場合について図４を用
いて説明する。図４は本発明の第２の実施例を示す図で
ある。図３に示した第１の実施例と同一の構成要素に
は、同一の符号を付してその説明を省略する。上記第１
の実施例との相違点は、ＦＥＴＱの駆動電流Ｉを検出す
る代わりに、レーザダイオード１０のレーザ光を検出
し、その検出結果に基づいてＦＥＴＱの駆動電流Ｉを制
御するようにした点である。図において、フォトダイオ
ード４０は、レーザダイオード１０のレーザ光を受光し
てモニタする。そのモニタ電流は、可変抵抗ＲM によっ
てモニタ電圧ＶM に変換され、抵抗Ｒ１１を介して演算
増幅器ＯＰ４の反転入力端子に入力される。このＡＰＣ
方式の負帰還回路によってＦＥＴＱの駆動電流Ｉ及びレ
ーザダイオード１０のレーザ光出力が制御される。
流ＩをＡＰＣ方式により制御する場合について図４を用
いて説明する。図４は本発明の第２の実施例を示す図で
ある。図３に示した第１の実施例と同一の構成要素に
は、同一の符号を付してその説明を省略する。上記第１
の実施例との相違点は、ＦＥＴＱの駆動電流Ｉを検出す
る代わりに、レーザダイオード１０のレーザ光を検出
し、その検出結果に基づいてＦＥＴＱの駆動電流Ｉを制
御するようにした点である。図において、フォトダイオ
ード４０は、レーザダイオード１０のレーザ光を受光し
てモニタする。そのモニタ電流は、可変抵抗ＲM によっ
てモニタ電圧ＶM に変換され、抵抗Ｒ１１を介して演算
増幅器ＯＰ４の反転入力端子に入力される。このＡＰＣ
方式の負帰還回路によってＦＥＴＱの駆動電流Ｉ及びレ
ーザダイオード１０のレーザ光出力が制御される。
【００３６】図５は本発明の第３の実施例を示す図であ
る。図３に示した第１の実施例との相違点は、パルス周
波数可変型である電圧可変電圧源５０をサイリスタで構
成した点である。演算増幅器ＯＰ２から出力された差動
積分信号ＶD1は、サイリスタ構成の電圧可変電圧源５０
ａに入力される。そのパルス可変回路５１ａに入力され
た差動積分信号ＶD1は、可変パルス信号に変換される。
すなわち、差動積分信号が大のときはパルス幅が広く、
小のときはパルス幅が狭くなる。この可変パルス信号に
よって商用の交流ＡＣをサイリスタ回路５２ａで位相制
御する。位相制御された交流電圧はトランス５３ａを経
由して、平滑回路５５ａで平滑されて差動積分信号ＶD1
に対応する直流電源電圧ＶDDに変換され、レーザダイオ
ード１０に出力される。
る。図３に示した第１の実施例との相違点は、パルス周
波数可変型である電圧可変電圧源５０をサイリスタで構
成した点である。演算増幅器ＯＰ２から出力された差動
積分信号ＶD1は、サイリスタ構成の電圧可変電圧源５０
ａに入力される。そのパルス可変回路５１ａに入力され
た差動積分信号ＶD1は、可変パルス信号に変換される。
すなわち、差動積分信号が大のときはパルス幅が広く、
小のときはパルス幅が狭くなる。この可変パルス信号に
よって商用の交流ＡＣをサイリスタ回路５２ａで位相制
御する。位相制御された交流電圧はトランス５３ａを経
由して、平滑回路５５ａで平滑されて差動積分信号ＶD1
に対応する直流電源電圧ＶDDに変換され、レーザダイオ
ード１０に出力される。
【００３７】上記の説明では、駆動電流Ｉの制御をＡＣ
Ｃ方式またはＡＰＣ方式の何れかを用いて行うように構
成したが、切り換えスイッチを用いてその双方を接続
し、必要に応じてそのいずれかを使用するようにしても
よい。この切り換え方式によれば、例えば、ＡＰＣ方式
において、フォトダイオードの位置がずれて検出が正確
でなくなった場合でも、切り換えスイッチを切り換えて
ＡＣＣ方式で駆動電流Ｉの制御を行うことができる。
Ｃ方式またはＡＰＣ方式の何れかを用いて行うように構
成したが、切り換えスイッチを用いてその双方を接続
し、必要に応じてそのいずれかを使用するようにしても
よい。この切り換え方式によれば、例えば、ＡＰＣ方式
において、フォトダイオードの位置がずれて検出が正確
でなくなった場合でも、切り換えスイッチを切り換えて
ＡＣＣ方式で駆動電流Ｉの制御を行うことができる。
【００３８】
【発明の効果】以上説明したように本発明では、レーザ
ダイオード駆動制御回路において、制御素子の駆動電流
だけでなく、電源電圧も同時に制御するように構成し
た。このため、レーザダイオードの負荷特性を示す負荷
線も変化し、その負荷線の変化に応じて、制御素子の駆
動端子間電圧も変化して低減する。
ダイオード駆動制御回路において、制御素子の駆動電流
だけでなく、電源電圧も同時に制御するように構成し
た。このため、レーザダイオードの負荷特性を示す負荷
線も変化し、その負荷線の変化に応じて、制御素子の駆
動端子間電圧も変化して低減する。
【００３９】したがって、制御素子での消費電力を大幅
に低減することができ、装置効率も向上させることがで
きる。また、発熱も抑制でき、周辺の部品への熱影響を
低減し、安定した制御動作を行わせることができる。
に低減することができ、装置効率も向上させることがで
きる。また、発熱も抑制でき、周辺の部品への熱影響を
低減し、安定した制御動作を行わせることができる。
【図１】本発明のレーザダイオード駆動制御回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】駆動電流Ｉを制御する場合の説明図である。
【図３】図１のレーザダイオード駆動制御回路の回路例
を示す図である。
を示す図である。
【図４】本発明の第２の実施例を示す図である。
【図５】本発明の第３の実施例を示す図である。
【図６】従来のＡＣＣ方式レーザダイオード駆動制御回
路を示すブロック図である。
路を示すブロック図である。
【図７】従来のＡＰＣ方式レーザダイオード駆動制御回
路を示すブロック図である。
路を示すブロック図である。
【図８】駆動電流ＩをＦＥＴ駆動回路を用いて制御する
場合の説明図である。
場合の説明図である。
１ ＦＥＴ駆動回路 ２ ＦＥＴ電圧モニタ回路 ３ 差動積分増幅回路 ４，９ 基準電圧源 ５，５０，５０ａ 電圧可変電圧源 ６ 電流モニタ回路 ８ 電流制御回路 １０ レーザダイオード １００ レーザダイオード駆動制御回路 Ｑ ＦＥＴ ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４ 演算増幅器
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 レーザダイオード駆動制御回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はレーザダイオードの駆動
制御を行うレーザダイオード駆動制御回路に関し、特に
ＦＥＴ（電界効果トランジスタ）を用いてレーザダイオ
ードの駆動制御を行うレーザダイオード駆動制御回路に
関する。
制御を行うレーザダイオード駆動制御回路に関し、特に
ＦＥＴ（電界効果トランジスタ）を用いてレーザダイオ
ードの駆動制御を行うレーザダイオード駆動制御回路に
関する。
【０００２】
【従来の技術】レーザダイオードは、例えば固体レーザ
の励起光源として用いられ、そのレーザダイオードを駆
動するためにレーザダイオード駆動制御回路が設けられ
る。このレーザダイオード駆動制御回路として、例えば
特公平４−５９７９８号公報に開示されているＡＣＣ
（automatic current control ）方式によるものと、特
開平２−１５９７８０号公報に開示されているＡＰＣ
（automatic power control）方式によるものとが従来
から知られている。以下に、上記従来例によるレーザダ
イオード駆動制御回路を図６、図７及び図８を用いて説
明する。
の励起光源として用いられ、そのレーザダイオードを駆
動するためにレーザダイオード駆動制御回路が設けられ
る。このレーザダイオード駆動制御回路として、例えば
特公平４−５９７９８号公報に開示されているＡＣＣ
（automatic current control ）方式によるものと、特
開平２−１５９７８０号公報に開示されているＡＰＣ
（automatic power control）方式によるものとが従来
から知られている。以下に、上記従来例によるレーザダ
イオード駆動制御回路を図６、図７及び図８を用いて説
明する。
【０００３】図６は従来のＡＣＣ方式レーザダイオード
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路１０１のレーザダイオード
１０ａには、ＦＥＴ駆動回路１１及び電流モニタ回路６
１が直列に接続されて、そのレーザダイオード１０ａ、
ＦＥＴ駆動回路１１及び電流モニタ回路６１間に所定の
電源電圧ＶDDが印加される。電流モニタ回路６１は、そ
のときの駆動電流Ｉをモニタすると共に電圧ＶM に変換
し、電流制御回路８１はそのモニタ電圧ＶM と基準電圧
源９１からの基準電圧Ｖref とを比較し、その差分によ
り差動信号ＶDを出力して駆動電流Ｉを制御する。この
ように、レーザダイオード１０ａを流れる駆動電流Ｉを
検出して制御することによって安定したレーザ光を得る
ことができる。
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路１０１のレーザダイオード
１０ａには、ＦＥＴ駆動回路１１及び電流モニタ回路６
１が直列に接続されて、そのレーザダイオード１０ａ、
ＦＥＴ駆動回路１１及び電流モニタ回路６１間に所定の
電源電圧ＶDDが印加される。電流モニタ回路６１は、そ
のときの駆動電流Ｉをモニタすると共に電圧ＶM に変換
し、電流制御回路８１はそのモニタ電圧ＶM と基準電圧
源９１からの基準電圧Ｖref とを比較し、その差分によ
り差動信号ＶDを出力して駆動電流Ｉを制御する。この
ように、レーザダイオード１０ａを流れる駆動電流Ｉを
検出して制御することによって安定したレーザ光を得る
ことができる。
【０００４】図７は従来のＡＰＣ方式レーザダイオード
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路１０２のレーザダイオード
１０ｂには、ＦＥＴ駆動回路１２が直列に接続されて、
そのレーザダイオード１０ｂ及びＦＥＴ駆動回路１２間
に所定の電源電圧ＶDDが印加される。フォトダイオード
６２は、そのときのレーザダイオード１０ｂのレーザ光
を受光し、そのモニタ電流ＩM は可変抵抗ＲM によって
モニタ電圧信号ＶM に変換され差動回路８２に入力され
る。差動回路８２は、そのモニタ電圧信号ＶM と、基準
電圧源９２からの基準電圧Ｖref とを比較し、その差分
により差動信号ＶD を出力して駆動電流Ｉを制御する。
このように、レーザダイオード１０ｂのレーザ光を検出
して制御することによって安定したレーザ光を得ること
ができる。
駆動制御回路を示すブロック図である。図において、レ
ーザダイオード駆動制御回路１０２のレーザダイオード
１０ｂには、ＦＥＴ駆動回路１２が直列に接続されて、
そのレーザダイオード１０ｂ及びＦＥＴ駆動回路１２間
に所定の電源電圧ＶDDが印加される。フォトダイオード
６２は、そのときのレーザダイオード１０ｂのレーザ光
を受光し、そのモニタ電流ＩM は可変抵抗ＲM によって
モニタ電圧信号ＶM に変換され差動回路８２に入力され
る。差動回路８２は、そのモニタ電圧信号ＶM と、基準
電圧源９２からの基準電圧Ｖref とを比較し、その差分
により差動信号ＶD を出力して駆動電流Ｉを制御する。
このように、レーザダイオード１０ｂのレーザ光を検出
して制御することによって安定したレーザ光を得ること
ができる。
【０００５】ここで、上記の駆動電流Ｉを所望の電流値
に制御する場合について、図８を用いて説明する。図８
は駆動電流ＩをＦＥＴ駆動回路を用いて制御する場合の
説明図である。図において、ＦＥＴ特性曲線８ａは、Ｆ
ＥＴ駆動回路１１または１２におけるＦＥＴのゲート電
圧（差動信号）ＶD をパラメータとするドレイン−ソー
ス間電圧Ｖ DS（以下、「駆動端子間電圧ＶDS」とい
う。）と駆動電流Ｉとの関係を示す。ＦＥＴは、オン抵
抗の温度係数が正となる特性を有している。
に制御する場合について、図８を用いて説明する。図８
は駆動電流ＩをＦＥＴ駆動回路を用いて制御する場合の
説明図である。図において、ＦＥＴ特性曲線８ａは、Ｆ
ＥＴ駆動回路１１または１２におけるＦＥＴのゲート電
圧（差動信号）ＶD をパラメータとするドレイン−ソー
ス間電圧Ｖ DS（以下、「駆動端子間電圧ＶDS」とい
う。）と駆動電流Ｉとの関係を示す。ＦＥＴは、オン抵
抗の温度係数が正となる特性を有している。
【０００６】負荷線８ｂは、レーザダイオード１０ａま
たは１０ｂにおける負荷特性を示している。レーザダイ
オード１０ａまたは１０ｂには、ＦＥＴでの電圧降下分
ＶDSを電源電圧ＶDDから差し引いた電圧（ＶDD−ＶDS）
とほぼ同等の電圧が印加しており、負荷線８ｂは、その
電圧（ＶDD−ＶDS）と駆動電流Ｉとの関係を示す。
たは１０ｂにおける負荷特性を示している。レーザダイ
オード１０ａまたは１０ｂには、ＦＥＴでの電圧降下分
ＶDSを電源電圧ＶDDから差し引いた電圧（ＶDD−ＶDS）
とほぼ同等の電圧が印加しており、負荷線８ｂは、その
電圧（ＶDD−ＶDS）と駆動電流Ｉとの関係を示す。
【０００７】ＦＥＴの動作点は、ＦＥＴ特性曲線８ａと
負荷線８ｂとの交点で決まる。ゲート電圧ＶD をＶD1と
したときのＦＥＴの動作点はＰ１となるので、ＦＥＴ及
びレーザダイオードには、ＦＥＴの能動領域での駆動電
流Ｉ1 が流れ、そのときの駆動端子間電圧はＶDS1 とな
る。
負荷線８ｂとの交点で決まる。ゲート電圧ＶD をＶD1と
したときのＦＥＴの動作点はＰ１となるので、ＦＥＴ及
びレーザダイオードには、ＦＥＴの能動領域での駆動電
流Ｉ1 が流れ、そのときの駆動端子間電圧はＶDS1 とな
る。
【０００８】ＦＥＴの動作点は、ＦＥＴのゲート電圧Ｖ
D に応じて負荷線８ｂ上を移動する。ゲート電圧（差動
信号）ＶD は、さらに基準電圧Ｖref に応じて変化する
ので、基準電圧Ｖref によって駆動電流Ｉを制御するこ
とができる。したがって、駆動電流ＩをＩ2 に制御する
場合は、ＦＥＴのゲート電圧ＶD がＶD2となるように基
準電圧Ｖref を設定すればよい。そのときの駆動端子間
電圧ＶDSはＶDS2 となる。この駆動電流Ｉの制御によっ
て、レーザダイオード１０ａまたは１０ｂでのレーザ光
の発光量を所望の量まで低減することができる。
D に応じて負荷線８ｂ上を移動する。ゲート電圧（差動
信号）ＶD は、さらに基準電圧Ｖref に応じて変化する
ので、基準電圧Ｖref によって駆動電流Ｉを制御するこ
とができる。したがって、駆動電流ＩをＩ2 に制御する
場合は、ＦＥＴのゲート電圧ＶD がＶD2となるように基
準電圧Ｖref を設定すればよい。そのときの駆動端子間
電圧ＶDSはＶDS2 となる。この駆動電流Ｉの制御によっ
て、レーザダイオード１０ａまたは１０ｂでのレーザ光
の発光量を所望の量まで低減することができる。
【０００９】
【発明が解決しようとする課題】ところで、上記方式に
よる場合、駆動電流ＩをＩ1 としたときのＦＥＴでの消
費電力（＝ＶDS1 ×Ｉ1 ）は、図８の斜線８ｃで示す面
積分に相当し、また、駆動電流ＩをＩ2 としたときの消
費電力（＝ＶDS2 ×Ｉ2 ）は、斜線８ｄで示す面積分に
相当し、駆動電流ＩをＩ1 からＩ2 に低減しても、ＦＥ
Ｔでの消費電力はかえって増大し、無駄な消費電力とな
ってしまう。すなわち、駆動電流ＩをＩ1からＩ2 に低
減してレーザダイオード１０ａまたは１０ｂでの消費電
力が低減しても、ＦＥＴでの消費電力は逆に増大する。
この傾向は、駆動電流Ｉ1 を約半分に低減するときによ
り顕著に現れる。
よる場合、駆動電流ＩをＩ1 としたときのＦＥＴでの消
費電力（＝ＶDS1 ×Ｉ1 ）は、図８の斜線８ｃで示す面
積分に相当し、また、駆動電流ＩをＩ2 としたときの消
費電力（＝ＶDS2 ×Ｉ2 ）は、斜線８ｄで示す面積分に
相当し、駆動電流ＩをＩ1 からＩ2 に低減しても、ＦＥ
Ｔでの消費電力はかえって増大し、無駄な消費電力とな
ってしまう。すなわち、駆動電流ＩをＩ1からＩ2 に低
減してレーザダイオード１０ａまたは１０ｂでの消費電
力が低減しても、ＦＥＴでの消費電力は逆に増大する。
この傾向は、駆動電流Ｉ1 を約半分に低減するときによ
り顕著に現れる。
【００１０】このＦＥＴでの消費電力の増大は、無駄な
消費となるだけでなく、装置効率の低下をもたらし、さ
らには、発熱によって周辺の部品へ熱影響を及ぼし、装
置全体の制御動作を不安定なものにしていた。
消費となるだけでなく、装置効率の低下をもたらし、さ
らには、発熱によって周辺の部品へ熱影響を及ぼし、装
置全体の制御動作を不安定なものにしていた。
【００１１】また、レーザダイオード１０ａまたは１０
ｂに大電流を流したい場合には、ＦＥＴに代えて、増幅
度の高いダーリントン接続したトランジスタが使用され
ることもあるが、その場合、コレクタ−エミッタ間電圧
ＶCEに必ず１〜３Ｖが発生するので、その装置効率の低
下はより顕著になる。
ｂに大電流を流したい場合には、ＦＥＴに代えて、増幅
度の高いダーリントン接続したトランジスタが使用され
ることもあるが、その場合、コレクタ−エミッタ間電圧
ＶCEに必ず１〜３Ｖが発生するので、その装置効率の低
下はより顕著になる。
【００１２】本発明はこのような点に鑑みてなされたも
のであり、駆動電流を可変させた場合でも、制御素子で
の無駄な消費電力が発生せず、安定した制御動作を行う
ことができるレーザダイオード駆動制御回路を提供する
ことを目的とする。
のであり、駆動電流を可変させた場合でも、制御素子で
の無駄な消費電力が発生せず、安定した制御動作を行う
ことができるレーザダイオード駆動制御回路を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】本発明では上記課題を解
決するために、レーザダイオードの駆動制御を行うレー
ザダイオード駆動制御回路において、前記レーザダイオ
ードに直列に接続され、オン抵抗の温度係数が正である
制御素子と、前記制御素子の駆動端子電圧を検出し監視
電圧として出力する監視電圧出力手段と、前記監視電圧
出力手段からの監視電圧と予め設定した基準電圧の差分
に応じて差動信号を出力する差動信号出力手段と、前記
差動信号を受けて前記制御素子の駆動端子電圧が前記基
準電圧に対応する電圧に制御されるように前記レーザダ
イオード及び前記制御素子に供給する電源電圧を制御す
る電源電圧制御手段と、前記制御素子の駆動電流を所定
の駆動電流に制御する駆動電流制御手段と、を有するこ
とを特徴とするレーザダイオード駆動制御回路が、提供
される。
決するために、レーザダイオードの駆動制御を行うレー
ザダイオード駆動制御回路において、前記レーザダイオ
ードに直列に接続され、オン抵抗の温度係数が正である
制御素子と、前記制御素子の駆動端子電圧を検出し監視
電圧として出力する監視電圧出力手段と、前記監視電圧
出力手段からの監視電圧と予め設定した基準電圧の差分
に応じて差動信号を出力する差動信号出力手段と、前記
差動信号を受けて前記制御素子の駆動端子電圧が前記基
準電圧に対応する電圧に制御されるように前記レーザダ
イオード及び前記制御素子に供給する電源電圧を制御す
る電源電圧制御手段と、前記制御素子の駆動電流を所定
の駆動電流に制御する駆動電流制御手段と、を有するこ
とを特徴とするレーザダイオード駆動制御回路が、提供
される。
【００１４】
【作用】レーザダイオードに直列に、オン抵抗の温度係
数が正である制御素子が接続される。監視電圧出力手段
は、その制御素子の駆動端子電圧を検出し監視電圧とし
て出力する。差動信号出力手段は、その監視電圧出力手
段からの監視電圧と予め設定した基準電圧の差分に応じ
て差動信号を出力する。電源電圧制御手段は、その差動
信号を受けて、制御素子の駆動端子電圧が基準電圧に対
応する電圧に制御されるように、レーザダイオード及び
制御素子に供給する電源電圧を制御する。
数が正である制御素子が接続される。監視電圧出力手段
は、その制御素子の駆動端子電圧を検出し監視電圧とし
て出力する。差動信号出力手段は、その監視電圧出力手
段からの監視電圧と予め設定した基準電圧の差分に応じ
て差動信号を出力する。電源電圧制御手段は、その差動
信号を受けて、制御素子の駆動端子電圧が基準電圧に対
応する電圧に制御されるように、レーザダイオード及び
制御素子に供給する電源電圧を制御する。
【００１５】駆動電流制御手段は、電源電圧を制御する
ために設けられた上記の監視電圧出力手段、差動信号出
力手段及び電源電圧制御手段とは独立に設けられ、制御
素子の駆動電流を所定の駆動電流に制御する。
ために設けられた上記の監視電圧出力手段、差動信号出
力手段及び電源電圧制御手段とは独立に設けられ、制御
素子の駆動電流を所定の駆動電流に制御する。
【００１６】すなわち、制御素子の駆動電流を大きな駆
動電流からより小さな所定の駆動電流に制御する際に、
電源電圧も同時に制御する。この電源電圧の制御によ
り、レーザダイオードの負荷特性を示す負荷線も変化す
る。この負荷線の変化に応じて、制御素子の駆動端子間
電圧も変化して低減する。このため、駆動電流と駆動端
子間電圧との積として表される制御素子での消費電力
も、低減される。したがって、無駄な消費電力が発生せ
ず、発熱も抑制できるので安定した制御動作を行わせる
ことができる。
動電流からより小さな所定の駆動電流に制御する際に、
電源電圧も同時に制御する。この電源電圧の制御によ
り、レーザダイオードの負荷特性を示す負荷線も変化す
る。この負荷線の変化に応じて、制御素子の駆動端子間
電圧も変化して低減する。このため、駆動電流と駆動端
子間電圧との積として表される制御素子での消費電力
も、低減される。したがって、無駄な消費電力が発生せ
ず、発熱も抑制できるので安定した制御動作を行わせる
ことができる。
【００１７】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明のレーザダイオード駆動制御回路
の構成を示すブロック図である。図において、レーザダ
イオード駆動制御回路１００は、レーザダイオード１０
の駆動制御を行うための回路であり、そのレーザダイオ
ード１０には、ＦＥＴ駆動回路１及び電流モニタ回路６
が直列に接続され、電圧可変電圧源５からの電源電圧が
供給されている。
明する。図１は本発明のレーザダイオード駆動制御回路
の構成を示すブロック図である。図において、レーザダ
イオード駆動制御回路１００は、レーザダイオード１０
の駆動制御を行うための回路であり、そのレーザダイオ
ード１０には、ＦＥＴ駆動回路１及び電流モニタ回路６
が直列に接続され、電圧可変電圧源５からの電源電圧が
供給されている。
【００１８】ＦＥＴ駆動回路１は、レーザダイオード１
０に流れる駆動電流Ｉを制御するために設けられ、ＦＥ
Ｔ（電界効果トランジスタ）で構成されている。このＦ
ＥＴ駆動回路１の駆動端子間電圧ＶDSを制御するため
に、電源電圧制御部１００ａが設けられている。電源電
圧制御部１００ａは、ＦＥＴ駆動回路１の駆動端子間電
圧ＶDSをモニタし、その結果に基づいて電圧可変電圧源
５の電源電圧ＶDDを制御することにより、間接的にＦＥ
Ｔ駆動回路１の駆動端子間電圧ＶDSを制御している。
０に流れる駆動電流Ｉを制御するために設けられ、ＦＥ
Ｔ（電界効果トランジスタ）で構成されている。このＦ
ＥＴ駆動回路１の駆動端子間電圧ＶDSを制御するため
に、電源電圧制御部１００ａが設けられている。電源電
圧制御部１００ａは、ＦＥＴ駆動回路１の駆動端子間電
圧ＶDSをモニタし、その結果に基づいて電圧可変電圧源
５の電源電圧ＶDDを制御することにより、間接的にＦＥ
Ｔ駆動回路１の駆動端子間電圧ＶDSを制御している。
【００１９】すなわち、電源電圧制御部１００ａのＦＥ
Ｔ電圧モニタ回路２は、ＦＥＴ駆動回路１の駆動端子間
電圧ＶDSをモニタし、そのモニタ電圧ＶM1を差動積分増
幅回路３に出力する。差動積分増幅回路３は、そのモニ
タ電圧ＶM1と、基準電圧源４において予め設定した基準
電圧Ｖref1との差分に応じて差動積分信号ＶD1を出力す
る。電圧可変電圧源５は、パルス周波数可変型の電源電
圧であり、その差動積分信号ＶD1を受けて電源電圧を制
御し出力する。制御された電源電圧は、直列接続のレー
ザダイオード１０、ＦＥＴ駆動回路１及び電流モニタ回
路６に印加される。その結果、レーザダイオード１０の
負荷特性が変化し、その負荷特性の変化に応じてＦＥＴ
駆動回路１の動作点も移動する。その詳細は後述する。
Ｔ電圧モニタ回路２は、ＦＥＴ駆動回路１の駆動端子間
電圧ＶDSをモニタし、そのモニタ電圧ＶM1を差動積分増
幅回路３に出力する。差動積分増幅回路３は、そのモニ
タ電圧ＶM1と、基準電圧源４において予め設定した基準
電圧Ｖref1との差分に応じて差動積分信号ＶD1を出力す
る。電圧可変電圧源５は、パルス周波数可変型の電源電
圧であり、その差動積分信号ＶD1を受けて電源電圧を制
御し出力する。制御された電源電圧は、直列接続のレー
ザダイオード１０、ＦＥＴ駆動回路１及び電流モニタ回
路６に印加される。その結果、レーザダイオード１０の
負荷特性が変化し、その負荷特性の変化に応じてＦＥＴ
駆動回路１の動作点も移動する。その詳細は後述する。
【００２０】ＦＥＴ駆動回路１の駆動電流Ｉを制御する
ために、上記の電源電圧制御部１００ａとは別個に、Ａ
ＣＣ方式による駆動電流制御部１００ｂが設けられる。
駆動電流制御部１００ｂの電流モニタ回路６は、ＦＥＴ
駆動回路１の駆動電流Ｉをモニタしてモニタ電圧ＶM に
変換し電流制御回路８に出力する。電流制御回路８は、
そのモニタ電圧ＶM と、基準電圧源９において予め設定
した基準電圧Ｖref2との差分を差動増幅し、その差動信
号ＶD をＦＥＴ駆動回路１に出力する。なお、差動信号
ＶD はＦＥＴ駆動回路１におけるＦＥＴのゲート電圧と
なる。ＦＥＴ駆動回路１は、その差動信号ＶD をパラメ
ータとする一定の特性曲線上で動作し、その動作点は、
上記のレーザダイオード１０の負荷特性との関連で決ま
る。ＦＥＴ駆動回路１は、その動作点での駆動電流Ｉ及
び駆動端子間電圧ＶDSで動作する。レーザダイオード１
０の駆動電流は、そのＦＥＴ駆動回路１の駆動電流Ｉで
制御される。
ために、上記の電源電圧制御部１００ａとは別個に、Ａ
ＣＣ方式による駆動電流制御部１００ｂが設けられる。
駆動電流制御部１００ｂの電流モニタ回路６は、ＦＥＴ
駆動回路１の駆動電流Ｉをモニタしてモニタ電圧ＶM に
変換し電流制御回路８に出力する。電流制御回路８は、
そのモニタ電圧ＶM と、基準電圧源９において予め設定
した基準電圧Ｖref2との差分を差動増幅し、その差動信
号ＶD をＦＥＴ駆動回路１に出力する。なお、差動信号
ＶD はＦＥＴ駆動回路１におけるＦＥＴのゲート電圧と
なる。ＦＥＴ駆動回路１は、その差動信号ＶD をパラメ
ータとする一定の特性曲線上で動作し、その動作点は、
上記のレーザダイオード１０の負荷特性との関連で決ま
る。ＦＥＴ駆動回路１は、その動作点での駆動電流Ｉ及
び駆動端子間電圧ＶDSで動作する。レーザダイオード１
０の駆動電流は、そのＦＥＴ駆動回路１の駆動電流Ｉで
制御される。
【００２１】なお、差動積分増幅回路３の時定数は、電
流制御回路８の時定数より大きくなるように設定され
る。このため、その差動積分増幅回路３からの差動積分
信号Ｖ D1に応じて変化する駆動端子間電圧ＶDSの変化よ
り、電流制御回路８からの差動信号ＶD2に応じて変化す
る駆動電流Ｉの変化の方が速くなる。したがって、駆動
電流Ｉの制御時における動作点の移動が速やかに行われ
る。
流制御回路８の時定数より大きくなるように設定され
る。このため、その差動積分増幅回路３からの差動積分
信号Ｖ D1に応じて変化する駆動端子間電圧ＶDSの変化よ
り、電流制御回路８からの差動信号ＶD2に応じて変化す
る駆動電流Ｉの変化の方が速くなる。したがって、駆動
電流Ｉの制御時における動作点の移動が速やかに行われ
る。
【００２２】特に、駆動電流Ｉは、電源電圧制御部１０
０ａによる電源電圧ＶDDを制御する制御ループと、ＦＥ
Ｔのゲート電圧（差動信号ＶD ) を制御する駆動電流制
御部１００ｂの２つの制御ループによって制御されるの
で、両ループの時定数を近い値にすると、互いに干渉す
る。したがって、差動積分増幅回路３の時定数は、電流
制御回路８の時定数より２桁程度大きい値とする。
０ａによる電源電圧ＶDDを制御する制御ループと、ＦＥ
Ｔのゲート電圧（差動信号ＶD ) を制御する駆動電流制
御部１００ｂの２つの制御ループによって制御されるの
で、両ループの時定数を近い値にすると、互いに干渉す
る。したがって、差動積分増幅回路３の時定数は、電流
制御回路８の時定数より２桁程度大きい値とする。
【００２３】次に、上記の駆動電流Ｉの制御について、
図２を用いて説明する。図２は駆動電流Ｉを制御する場
合の説明図である。図において、ＦＥＴ特性曲線２ａ
は、ＦＥＴ駆動回路１におけるＦＥＴの差動信号（ゲー
ト電圧）ＶD をパラメータとする駆動端子間電圧（ドレ
イン−ソース間電圧）ＶDSと駆動電流Ｉとの関係を示
す。ＦＥＴは、オン抵抗の温度係数が正となる特性を有
している。
図２を用いて説明する。図２は駆動電流Ｉを制御する場
合の説明図である。図において、ＦＥＴ特性曲線２ａ
は、ＦＥＴ駆動回路１におけるＦＥＴの差動信号（ゲー
ト電圧）ＶD をパラメータとする駆動端子間電圧（ドレ
イン−ソース間電圧）ＶDSと駆動電流Ｉとの関係を示
す。ＦＥＴは、オン抵抗の温度係数が正となる特性を有
している。
【００２４】負荷線２ｂは、レーザダイオード１０にお
ける負荷特性を示している。レーザダイオード１０に
は、ＦＥＴでの電圧降下分ＶDSを電源電圧ＶDDから差し
引いた電圧（ＶDD−ＶDS）とほぼ同等の電圧が印加して
おり、負荷線２ｂは、その電圧（ＶDD−ＶDS）と駆動電
流Ｉとの関係を示す。
ける負荷特性を示している。レーザダイオード１０に
は、ＦＥＴでの電圧降下分ＶDSを電源電圧ＶDDから差し
引いた電圧（ＶDD−ＶDS）とほぼ同等の電圧が印加して
おり、負荷線２ｂは、その電圧（ＶDD−ＶDS）と駆動電
流Ｉとの関係を示す。
【００２５】ＦＥＴの動作点は、ＦＥＴ特性曲線２ａと
負荷線２ｂとの交点で決まる。差動信号ＶD がＶD1のと
きのＦＥＴの動作点はＰ１となるので、ＦＥＴ及びレー
ザダイオード１０には、ＦＥＴの能動領域での駆動電流
Ｉ1 が流れ、そのときの駆動端子間電圧ＶDSはＶDS1 と
なる。
負荷線２ｂとの交点で決まる。差動信号ＶD がＶD1のと
きのＦＥＴの動作点はＰ１となるので、ＦＥＴ及びレー
ザダイオード１０には、ＦＥＴの能動領域での駆動電流
Ｉ1 が流れ、そのときの駆動端子間電圧ＶDSはＶDS1 と
なる。
【００２６】ここで、駆動電流Ｉ1 を約半分のＩ2 に低
減する制御について説明する。先ず、ＦＥＴの差動信号
ＶD がＶD2となるように、基準電圧Ｖref2を設定する。
そのとき、ＦＥＴ特性曲線が２ａから２ａ1 に変化する
ので駆動端子間電圧ＶDS1 は、負荷線２ｂに沿って増加
しようとする。しかし、電源電圧制御部１００ａにより
ＶDS1 は、常に一定に保たれるので、電源電圧ＶDDは、
ＶDD1 まで下がり、レーザダイオード１０の負荷線２ｂ
は、矢印２０で示すように移動して、新たな負荷線２ｂ
1 となる。その結果、ＦＥＴの動作点は、矢印２１に沿
って点Ｐ３まで下がる。この時点で、レーザダイオード
１０には、ＦＥＴの能動領域での駆動電流Ｉ2 が流れ、
そのときの駆動端子間電圧ＶDSは動作点Ｐ１での駆動端
子間電圧ＶDS1 と同一のＶDS1 に保持される。
減する制御について説明する。先ず、ＦＥＴの差動信号
ＶD がＶD2となるように、基準電圧Ｖref2を設定する。
そのとき、ＦＥＴ特性曲線が２ａから２ａ1 に変化する
ので駆動端子間電圧ＶDS1 は、負荷線２ｂに沿って増加
しようとする。しかし、電源電圧制御部１００ａにより
ＶDS1 は、常に一定に保たれるので、電源電圧ＶDDは、
ＶDD1 まで下がり、レーザダイオード１０の負荷線２ｂ
は、矢印２０で示すように移動して、新たな負荷線２ｂ
1 となる。その結果、ＦＥＴの動作点は、矢印２１に沿
って点Ｐ３まで下がる。この時点で、レーザダイオード
１０には、ＦＥＴの能動領域での駆動電流Ｉ2 が流れ、
そのときの駆動端子間電圧ＶDSは動作点Ｐ１での駆動端
子間電圧ＶDS1 と同一のＶDS1 に保持される。
【００２７】このような駆動電流Ｉの制御を行うレーザ
ダイオード駆動制御回路１において、ＦＥＴでの消費電
力は、次のようになる。駆動電流ＩをＩ1 としたときの
ＦＥＴでの消費電力（＝ＶDS1 ×Ｉ1 ）は、図２の斜線
２ｃで示す面積分に相当し、また、駆動電流ＩをＩ2 と
したときの消費電力（＝ＶDS1 ×Ｉ2 ）は、斜線２ｄで
示す面積分に相当し、駆動電流ＩをＩ1 からＩ2 に低減
すると、ＦＥＴでの消費電力は、その低減に応じて約半
分の消費電力となる。したがって、消費電力を大幅に低
減することができ、装置効率も向上させることができ
る。また、発熱も抑制できるので、装置全体の安定した
制御動作を確保することができる。
ダイオード駆動制御回路１において、ＦＥＴでの消費電
力は、次のようになる。駆動電流ＩをＩ1 としたときの
ＦＥＴでの消費電力（＝ＶDS1 ×Ｉ1 ）は、図２の斜線
２ｃで示す面積分に相当し、また、駆動電流ＩをＩ2 と
したときの消費電力（＝ＶDS1 ×Ｉ2 ）は、斜線２ｄで
示す面積分に相当し、駆動電流ＩをＩ1 からＩ2 に低減
すると、ＦＥＴでの消費電力は、その低減に応じて約半
分の消費電力となる。したがって、消費電力を大幅に低
減することができ、装置効率も向上させることができ
る。また、発熱も抑制できるので、装置全体の安定した
制御動作を確保することができる。
【００２８】図３は図１のレーザダイオード駆動制御回
路の回路例を示す図である。図において、ＦＥＴＱに
は、例えば消費電力をより低く抑えることができるパワ
ーＭＯＳ形ＦＥＴが使用される。ＦＥＴＱのドレイン端
子に接続された抵抗Ｒ１は、接地された抵抗Ｒ３と共
に、演算増幅器ＯＰ１の非反転入力端子に接続され、一
方のソース端子に接続された抵抗Ｒ２は、演算増幅器Ｏ
Ｐ１の反転入力端子に接続される。演算増幅器ＯＰ１
は、抵抗Ｒ４によって負帰還され、その出力電圧はＦＥ
ＴＱのモニタ電圧ＶM1として抵抗Ｒ５を介して演算増幅
器ＯＰ２の反転入力端子に入力される。一方、演算増幅
器ＯＰ２の非反転入力端子には、基準電圧源Ｖ１から得
られる基準電圧Ｖref1が抵抗Ｒ６を介して入力される。
この演算増幅器ＯＰ２の反転入力端子と出力端子との間
には、コンデンサＣが接続されて差動積分の演算を行
い、差動積分信号ＶD1を出力する。ここで、コンデンサ
Ｃ及び抵抗Ｒ５による積分回路を設けたのは、図１の説
明で述べたように、電源電圧ＶDDを制御する差動積分信
号ＶD1の時定数を後述のＦＥＴのゲート電圧（差動信号
ＶD) の時定数より大きくするためである。なお、基準
電圧Ｖref1は、ＦＥＴＱのオン抵抗付近の能動領域内で
発生する駆動端子間電圧ＶDSの演算増幅器ＯＰ１で増幅
倍したときの平均値に設定される。
路の回路例を示す図である。図において、ＦＥＴＱに
は、例えば消費電力をより低く抑えることができるパワ
ーＭＯＳ形ＦＥＴが使用される。ＦＥＴＱのドレイン端
子に接続された抵抗Ｒ１は、接地された抵抗Ｒ３と共
に、演算増幅器ＯＰ１の非反転入力端子に接続され、一
方のソース端子に接続された抵抗Ｒ２は、演算増幅器Ｏ
Ｐ１の反転入力端子に接続される。演算増幅器ＯＰ１
は、抵抗Ｒ４によって負帰還され、その出力電圧はＦＥ
ＴＱのモニタ電圧ＶM1として抵抗Ｒ５を介して演算増幅
器ＯＰ２の反転入力端子に入力される。一方、演算増幅
器ＯＰ２の非反転入力端子には、基準電圧源Ｖ１から得
られる基準電圧Ｖref1が抵抗Ｒ６を介して入力される。
この演算増幅器ＯＰ２の反転入力端子と出力端子との間
には、コンデンサＣが接続されて差動積分の演算を行
い、差動積分信号ＶD1を出力する。ここで、コンデンサ
Ｃ及び抵抗Ｒ５による積分回路を設けたのは、図１の説
明で述べたように、電源電圧ＶDDを制御する差動積分信
号ＶD1の時定数を後述のＦＥＴのゲート電圧（差動信号
ＶD) の時定数より大きくするためである。なお、基準
電圧Ｖref1は、ＦＥＴＱのオン抵抗付近の能動領域内で
発生する駆動端子間電圧ＶDSの演算増幅器ＯＰ１で増幅
倍したときの平均値に設定される。
【００２９】差動積分信号ＶD1は、パルス周波数可変型
である電圧可変電圧源５０に入力される。その電圧検出
回路５１に入力された差動積分信号ＶD1は、ホトカプラ
５２を経由してスイッチング回路５３に送られる。一
方、整流回路５６では商用の交流ＡＣを整流し、直流電
圧をスイッチング回路５３へ出力する。この直流電圧は
スイッチング回路５３で高周波のパルス電圧に変換さ
れ、そのパルス幅はホトカプラ５２からの信号によって
制御される。すなわち、差動積分信号ＶD1が大きければ
パルス幅は広く、小さければ狭くなる。このパルス電圧
はトランス５４を経由し、平滑回路５５で平滑されて、
差動積分信号ＶD1に対応する直流電源電圧Ｖ DDに変換さ
れ、レーザダイオード１０に出力される。なお、スイッ
チング回路５３は、整流回路５６でパルス化された電源
電圧のオン、オフの周波数を可変させることで、効率良
く電圧変換を行う。
である電圧可変電圧源５０に入力される。その電圧検出
回路５１に入力された差動積分信号ＶD1は、ホトカプラ
５２を経由してスイッチング回路５３に送られる。一
方、整流回路５６では商用の交流ＡＣを整流し、直流電
圧をスイッチング回路５３へ出力する。この直流電圧は
スイッチング回路５３で高周波のパルス電圧に変換さ
れ、そのパルス幅はホトカプラ５２からの信号によって
制御される。すなわち、差動積分信号ＶD1が大きければ
パルス幅は広く、小さければ狭くなる。このパルス電圧
はトランス５４を経由し、平滑回路５５で平滑されて、
差動積分信号ＶD1に対応する直流電源電圧Ｖ DDに変換さ
れ、レーザダイオード１０に出力される。なお、スイッ
チング回路５３は、整流回路５６でパルス化された電源
電圧のオン、オフの周波数を可変させることで、効率良
く電圧変換を行う。
【００３０】ここで、電圧可変電圧源５０をパルス周波
数可変型としたのは、直列電圧ドロップ式の電圧可変電
圧源を使用するとＦＥＴＱの消費電力は低下しても電圧
可変電圧源の消費電力が増加し、装置全体としての消費
電力が低減されないからである。
数可変型としたのは、直列電圧ドロップ式の電圧可変電
圧源を使用するとＦＥＴＱの消費電力は低下しても電圧
可変電圧源の消費電力が増加し、装置全体としての消費
電力が低減されないからである。
【００３１】このようにしてＦＥＴＱの駆動端子間電圧
ＶDSは負帰還され、モニタ電圧ＶM1は基準電圧Ｖref1に
制御され、ＦＥＴＱの駆動端子間電圧ＶDSが所定の電圧
に制御される。すなわち、ＦＥＴＱの駆動端子間電圧Ｖ
DSが増大すると、モニタ電圧ＶM1も増大し、差動積分信
号ＶD1は積分時間に従って徐々に下がり、この差動積分
信号ＶD1に対応して電源電圧ＶDDが下がることによっ
て、ＦＥＴＱの駆動端子間電圧ＶDSを減少させる。モニ
タ電圧ＶM1が減少すると、この逆の動作を行い、モニタ
電圧ＶM1は基準電圧Ｖref1に等しく制御される。
ＶDSは負帰還され、モニタ電圧ＶM1は基準電圧Ｖref1に
制御され、ＦＥＴＱの駆動端子間電圧ＶDSが所定の電圧
に制御される。すなわち、ＦＥＴＱの駆動端子間電圧Ｖ
DSが増大すると、モニタ電圧ＶM1も増大し、差動積分信
号ＶD1は積分時間に従って徐々に下がり、この差動積分
信号ＶD1に対応して電源電圧ＶDDが下がることによっ
て、ＦＥＴＱの駆動端子間電圧ＶDSを減少させる。モニ
タ電圧ＶM1が減少すると、この逆の動作を行い、モニタ
電圧ＶM1は基準電圧Ｖref1に等しく制御される。
【００３２】基準電圧Ｖref1をＦＥＴＱのオン抵抗付近
の能動領域内で発生する駆動端子間電圧ＶDSに対応する
電圧に近くなるように調整することで、ＦＥＴＱの作動
効率を高めることができる。
の能動領域内で発生する駆動端子間電圧ＶDSに対応する
電圧に近くなるように調整することで、ＦＥＴＱの作動
効率を高めることができる。
【００３３】ＦＥＴＱのソース端子側には、接地された
極低抵抗の抵抗Ｒ７が接続される。その抵抗Ｒ７の一方
の端子は、抵抗Ｒ８を介して演算増幅器ＯＰ３の非反転
入力端子に、接地された抵抗Ｒ１３と共に接続される。
抵抗Ｒ７の他方の端子は抵抗Ｒ９を介して演算増幅器Ｏ
Ｐ３の反転入力端子に接続される。演算増幅器ＯＰ３
は、抵抗Ｒ１０によって負帰還され、その出力電圧はＦ
ＥＴＱの駆動電流Ｉのモニタ電圧ＶM として抵抗Ｒ１１
を介して演算増幅器ＯＰ４の反転入力端子に入力され
る。一方、演算増幅器ＯＰ４の非反転入力端子には、基
準電圧源Ｖ２から得られる基準電圧Ｖref2が抵抗Ｒ１２
を介して入力される。演算増幅器ＯＰ４は、差動増幅し
てその差動信号ＶD を出力する。差動信号ＶD は、抵抗
Ｒ１４を経由してＦＥＴＱのゲートに入力し、ＦＥＴＱ
は、その差動信号ＶD によって通電度を変化させる。そ
の変化は、駆動端子間電圧ＶDSの変化より速くなる。こ
れは、演算増幅器ＯＰ２の時定数を、演算増幅器ＯＰ４
の時定数より大きく設定したことによる。すなわち、図
１で説明したように、電源電圧ＶDDを制御する演算増幅
器ＯＰ２の時定数をＦＥＴのゲート電圧を制御する演算
増幅器ＯＰ４の時定数より２桁程度大きくすることで２
つの制御ループ（電源電圧ＶDDを制御する制御ループ
と、ＦＥＴのゲート電圧（差動電圧ＶD ) を制御する制
御ループ）の干渉を防止している。
極低抵抗の抵抗Ｒ７が接続される。その抵抗Ｒ７の一方
の端子は、抵抗Ｒ８を介して演算増幅器ＯＰ３の非反転
入力端子に、接地された抵抗Ｒ１３と共に接続される。
抵抗Ｒ７の他方の端子は抵抗Ｒ９を介して演算増幅器Ｏ
Ｐ３の反転入力端子に接続される。演算増幅器ＯＰ３
は、抵抗Ｒ１０によって負帰還され、その出力電圧はＦ
ＥＴＱの駆動電流Ｉのモニタ電圧ＶM として抵抗Ｒ１１
を介して演算増幅器ＯＰ４の反転入力端子に入力され
る。一方、演算増幅器ＯＰ４の非反転入力端子には、基
準電圧源Ｖ２から得られる基準電圧Ｖref2が抵抗Ｒ１２
を介して入力される。演算増幅器ＯＰ４は、差動増幅し
てその差動信号ＶD を出力する。差動信号ＶD は、抵抗
Ｒ１４を経由してＦＥＴＱのゲートに入力し、ＦＥＴＱ
は、その差動信号ＶD によって通電度を変化させる。そ
の変化は、駆動端子間電圧ＶDSの変化より速くなる。こ
れは、演算増幅器ＯＰ２の時定数を、演算増幅器ＯＰ４
の時定数より大きく設定したことによる。すなわち、図
１で説明したように、電源電圧ＶDDを制御する演算増幅
器ＯＰ２の時定数をＦＥＴのゲート電圧を制御する演算
増幅器ＯＰ４の時定数より２桁程度大きくすることで２
つの制御ループ（電源電圧ＶDDを制御する制御ループ
と、ＦＥＴのゲート電圧（差動電圧ＶD ) を制御する制
御ループ）の干渉を防止している。
【００３４】このようにしてＦＥＴＱの駆動電流Ｉは負
帰還されて、モニタ電圧ＶM は基準電圧Ｖref2に制御さ
れ、その結果、駆動電流Ｉ及びレーザダイオード１０の
レーザ光出力が制御される。
帰還されて、モニタ電圧ＶM は基準電圧Ｖref2に制御さ
れ、その結果、駆動電流Ｉ及びレーザダイオード１０の
レーザ光出力が制御される。
【００３５】次に、本発明の第２の実施例として駆動電
流ＩをＡＰＣ方式により制御する場合について図４を用
いて説明する。図４は本発明の第２の実施例を示す図で
ある。図３に示した第１の実施例と同一の構成要素に
は、同一の符号を付してその説明を省略する。上記第１
の実施例との相違点は、ＦＥＴＱの駆動電流Ｉを検出す
る代わりに、レーザダイオード１０のレーザ光を検出
し、その検出結果に基づいてＦＥＴＱの駆動電流Ｉを制
御するようにした点である。図において、フォトダイオ
ード４０は、レーザダイオード１０のレーザ光を受光し
てモニタする。そのモニタ電流は、可変抵抗ＲM によっ
てモニタ電圧ＶM に変換され、抵抗Ｒ１１を介して演算
増幅器ＯＰ４の反転入力端子に入力される。このＡＰＣ
方式の負帰還回路によってＦＥＴＱの駆動電流Ｉ及びレ
ーザダイオード１０のレーザ光出力が制御される。
流ＩをＡＰＣ方式により制御する場合について図４を用
いて説明する。図４は本発明の第２の実施例を示す図で
ある。図３に示した第１の実施例と同一の構成要素に
は、同一の符号を付してその説明を省略する。上記第１
の実施例との相違点は、ＦＥＴＱの駆動電流Ｉを検出す
る代わりに、レーザダイオード１０のレーザ光を検出
し、その検出結果に基づいてＦＥＴＱの駆動電流Ｉを制
御するようにした点である。図において、フォトダイオ
ード４０は、レーザダイオード１０のレーザ光を受光し
てモニタする。そのモニタ電流は、可変抵抗ＲM によっ
てモニタ電圧ＶM に変換され、抵抗Ｒ１１を介して演算
増幅器ＯＰ４の反転入力端子に入力される。このＡＰＣ
方式の負帰還回路によってＦＥＴＱの駆動電流Ｉ及びレ
ーザダイオード１０のレーザ光出力が制御される。
【００３６】図５は本発明の第３の実施例を示す図であ
る。図３に示した第１の実施例との相違点は、パルス周
波数可変型である電圧可変電圧源５０をサイリスタで構
成した点である。演算増幅器ＯＰ２から出力された差動
積分信号ＶD1は、サイリスタ構成の電圧可変電圧源５０
ａに入力される。そのパルス可変回路５１ａに入力され
た差動積分信号ＶD1は、可変パルス信号に変換される。
すなわち、差動積分信号ＶD1 が大のときパルス信号は商
用の交流ＡＣの位相に対して遅延時間が短くなり、小の
ときは遅延時間が長くなる。この可変パルス信号によっ
て商用の交流ＡＣをサイリスタ回路５２ａで位相制御す
る。位相制御された交流電圧はトランス５３ａを経由し
て、平滑回路５５ａで平滑されて差動積分信号ＶD1に対
応する直流電源電圧ＶDDに変換され、レーザダイオード
１０に出力される。
る。図３に示した第１の実施例との相違点は、パルス周
波数可変型である電圧可変電圧源５０をサイリスタで構
成した点である。演算増幅器ＯＰ２から出力された差動
積分信号ＶD1は、サイリスタ構成の電圧可変電圧源５０
ａに入力される。そのパルス可変回路５１ａに入力され
た差動積分信号ＶD1は、可変パルス信号に変換される。
すなわち、差動積分信号ＶD1 が大のときパルス信号は商
用の交流ＡＣの位相に対して遅延時間が短くなり、小の
ときは遅延時間が長くなる。この可変パルス信号によっ
て商用の交流ＡＣをサイリスタ回路５２ａで位相制御す
る。位相制御された交流電圧はトランス５３ａを経由し
て、平滑回路５５ａで平滑されて差動積分信号ＶD1に対
応する直流電源電圧ＶDDに変換され、レーザダイオード
１０に出力される。
【００３７】上記の説明では、駆動電流Ｉの制御をＡＣ
Ｃ方式またはＡＰＣ方式の何れかを用いて行うように構
成したが、切り換えスイッチを用いてその双方を接続
し、必要に応じてそのいずれかを使用するようにしても
よい。この切り換え方式によれば、例えば、ＡＰＣ方式
において、フォトダイオードの位置がずれて検出が正確
でなくなった場合でも、切り換えスイッチを切り換えて
ＡＣＣ方式で駆動電流Ｉの制御を行うことができる。
Ｃ方式またはＡＰＣ方式の何れかを用いて行うように構
成したが、切り換えスイッチを用いてその双方を接続
し、必要に応じてそのいずれかを使用するようにしても
よい。この切り換え方式によれば、例えば、ＡＰＣ方式
において、フォトダイオードの位置がずれて検出が正確
でなくなった場合でも、切り換えスイッチを切り換えて
ＡＣＣ方式で駆動電流Ｉの制御を行うことができる。
【００３８】
【発明の効果】以上説明したように本発明では、レーザ
ダイオード駆動制御回路において、制御素子の駆動電流
だけでなく、電源電圧も同時に制御するように構成し
た。このため、レーザダイオードの負荷特性を示す負荷
線も変化し、その負荷線の変化に応じて、制御素子の駆
動端子間電圧も変化して低減する。
ダイオード駆動制御回路において、制御素子の駆動電流
だけでなく、電源電圧も同時に制御するように構成し
た。このため、レーザダイオードの負荷特性を示す負荷
線も変化し、その負荷線の変化に応じて、制御素子の駆
動端子間電圧も変化して低減する。
【００３９】したがって、制御素子での消費電力を大幅
に低減することができ、装置効率も向上させることがで
きる。また、発熱も抑制でき、周辺の部品への熱影響を
低減し、安定した制御動作を行わせることができる。
に低減することができ、装置効率も向上させることがで
きる。また、発熱も抑制でき、周辺の部品への熱影響を
低減し、安定した制御動作を行わせることができる。
【図面の簡単な説明】
【図１】本発明のレーザダイオード駆動制御回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】駆動電流Ｉを制御する場合の説明図である。
【図３】図１のレーザダイオード駆動制御回路の回路例
を示す図である。
を示す図である。
【図４】本発明の第２の実施例を示す図である。
【図５】本発明の第３の実施例を示す図である。
【図６】従来のＡＣＣ方式レーザダイオード駆動制御回
路を示すブロック図である。
路を示すブロック図である。
【図７】従来のＡＰＣ方式レーザダイオード駆動制御回
路を示すブロック図である。
路を示すブロック図である。
【図８】駆動電流ＩをＦＥＴ駆動回路を用いて制御する
場合の説明図である。
場合の説明図である。
【符号の説明】 １ ＦＥＴ駆動回路 ２ ＦＥＴ電圧モニタ回路 ３ 差動積分増幅回路 ４，９ 基準電圧源 ５，５０，５０ａ 電圧可変電圧源 ６ 電流モニタ回路 ８ 電流制御回路 １０ レーザダイオード １００ レーザダイオード駆動制御回路 Ｑ ＦＥＴ ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４ 演算増幅器
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (5)
- 【請求項１】 レーザダイオードの駆動制御を行うレー
ザダイオード駆動制御回路において、 前記レーザダイオードに直列に接続され、オン抵抗が正
である制御素子と、 前記制御素子の駆動端子電圧を検出し監視電圧として出
力する監視電圧出力手段と、 前記監視電圧出力手段からの監視電圧と予め設定した基
準電圧の差分に応じて差動信号を出力する差動信号出力
手段と、 前記差動信号を受けて前記制御素子の駆動端子電圧が前
記基準電圧に対応する電圧に制御されるように前記レー
ザダイオード及び前記制御素子に供給する電源電圧を制
御する電源電圧制御手段と、 前記制御素子の駆動電流を所定の駆動電流に制御する駆
動電流制御手段と、 を有することを特徴とするレーザダイオード駆動制御回
路。 - 【請求項２】 前記電源電圧制御手段は、スイッチング
回路を用いたパルス周波数可変型電圧可変電圧源である
ことを特徴とする請求項１記載のレーザダイオード駆動
制御回路。 - 【請求項３】 前記電源電圧制御手段は、サイリスタ回
路を用いたパルス周波数可変型電圧可変電圧源であるこ
とを特徴とする請求項１記載のレーザダイオード駆動制
御回路。 - 【請求項４】 前記差動信号出力手段は前記駆動電流制
御手段に対して時定数が大きくなるように設定されるこ
とを特徴とする請求項１記載のレーザダイオード駆動制
御回路。 - 【請求項５】 前記制御素子はパワーＭＯＳ形ＦＥＴで
あることを特徴とする請求項１記載のレーザダイオード
駆動制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05878693A JP3280111B2 (ja) | 1993-03-18 | 1993-03-18 | レーザダイオード駆動制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05878693A JP3280111B2 (ja) | 1993-03-18 | 1993-03-18 | レーザダイオード駆動制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06275895A true JPH06275895A (ja) | 1994-09-30 |
| JP3280111B2 JP3280111B2 (ja) | 2002-04-30 |
Family
ID=13094265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05878693A Expired - Fee Related JP3280111B2 (ja) | 1993-03-18 | 1993-03-18 | レーザダイオード駆動制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3280111B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011125659A1 (ja) | 2010-03-31 | 2011-10-13 | 株式会社フジクラ | 光源駆動装置およびファイバレーザー装置 |
| US8121160B2 (en) | 2008-03-19 | 2012-02-21 | Sumitomo Electric Industries, Ltd. | Driver circuit for semiconductor laser diode driven in differential mode |
| US10511144B2 (en) | 2016-03-09 | 2019-12-17 | Shimadzu Corporation | Semiconductor light-emitting device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5504764B2 (ja) | 2009-09-02 | 2014-05-28 | 株式会社リコー | レーザダイオード駆動装置 |
-
1993
- 1993-03-18 JP JP05878693A patent/JP3280111B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8121160B2 (en) | 2008-03-19 | 2012-02-21 | Sumitomo Electric Industries, Ltd. | Driver circuit for semiconductor laser diode driven in differential mode |
| WO2011125659A1 (ja) | 2010-03-31 | 2011-10-13 | 株式会社フジクラ | 光源駆動装置およびファイバレーザー装置 |
| JP2011216707A (ja) * | 2010-03-31 | 2011-10-27 | Fujikura Ltd | 光源駆動装置およびファイバレーザー装置 |
| CN102844944A (zh) * | 2010-03-31 | 2012-12-26 | 株式会社藤仓 | 光源驱动装置以及光纤激光装置 |
| US8542711B2 (en) | 2010-03-31 | 2013-09-24 | Fujikura Ltd. | Fiber laser device |
| US10511144B2 (en) | 2016-03-09 | 2019-12-17 | Shimadzu Corporation | Semiconductor light-emitting device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3280111B2 (ja) | 2002-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |