JPH06275846A - Monvolatile semiconductor storage device and its manufacture - Google Patents
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- JPH06275846A JPH06275846A JP5065013A JP6501393A JPH06275846A JP H06275846 A JPH06275846 A JP H06275846A JP 5065013 A JP5065013 A JP 5065013A JP 6501393 A JP6501393 A JP 6501393A JP H06275846 A JPH06275846 A JP H06275846A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関するものであり、特にその集積度向上に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory device, and more particularly to improving the degree of integration thereof.
【０００２】[0002]
【従来の技術】不揮発性メモリとしては、強誘電体トラ
ンジスタを用いたもの、強誘電体コンデンサを用いたも
の、Ｅ2ＰＲＯＭ等が知られている。2. Description of the Related Art Known non-volatile memories include those using ferroelectric transistors, those using ferroelectric capacitors, and E 2 PROMs.
【０００３】［強誘電体トランジスタを用いた不揮発性
メモリ41の構造］特開平2-64993公報に開示されている
強誘電体トランジスタを用いた不揮発性メモリ４１を図
１３に示す。不揮発性メモリ４１は、Ｐ型の基板１２１
の表面の一部にＮ型のウェル領域１２２が形成されてい
る。ウェル領域１２２上の所定領域には、強誘電体材料
からなる強誘電体膜１２３を有している。強誘電体膜１
２３上には、導電性の材料からなるゲート電極１２４が
形成されている。ウェル領域１２２中のゲート膜１２３
下の両側部分に高濃度のＰ型の不純物拡散層からなるソ
ース領域１２５およびドレイン領域１２６が形成されて
いる。なお、ウェル領域１２２の電極領域（高濃度のＮ
型の不純物拡散層）１２７とソース領域１２５とは接続
されている。[Structure of Nonvolatile Memory 41 Using Ferroelectric Transistor] FIG. 13 shows a nonvolatile memory 41 using a ferroelectric transistor disclosed in Japanese Patent Laid-Open No. 2-64993. The non-volatile memory 41 is a P-type substrate 121.
An N-type well region 122 is formed on a part of the surface of the. A ferroelectric film 123 made of a ferroelectric material is provided in a predetermined region on the well region 122. Ferroelectric film 1
A gate electrode 124 made of a conductive material is formed on 23. Gate film 123 in well region 122
A source region 125 and a drain region 126 made of a high-concentration P-type impurity diffusion layer are formed on both lower sides. The electrode region of the well region 122 (high concentration N
Type impurity diffusion layer) 127 and source region 125 are connected.
【０００４】［不揮発性メモリ４１の動作原理］次に、
強誘電体ゲート膜１２３を有する不揮発性メモリ４１の
動作原理を図１２の強誘電体物質のＥ−Ｐヒステリシス
ループを参照しつつ説明する。図において、縦軸は分極
Ｐを示し、横軸は電界Ｅを示す。[Principle of Operation of Nonvolatile Memory 41] Next,
The operation principle of the non-volatile memory 41 having the ferroelectric gate film 123 will be described with reference to the E-P hysteresis loop of the ferroelectric substance of FIG. In the figure, the vertical axis shows the polarization P and the horizontal axis shows the electric field E.
【０００５】図１３に示す不揮発性メモリ４１に書込む
場合、ゲート電極１２４に接地電位を与え、かつＮウェ
ル１２２に抗電圧より十分大きなプログラム電圧を印加
する。抗電圧とは、強誘電体物質の残留分極を取り除く
のに必要な電界Ｅｃを得る為の電圧をいう。この時、ゲ
ート電極１２４とＮウェル１２２間に発生する電界によ
って、強誘電体膜１２３は発生した電界の方向とほぼ同
じ方向に分極する（図１２のＲ１参照）。すなわち、強
誘電体膜１２３は、図１３Ｃに示すように、ゲート電極
１２４側がプラスに、Ｎウェル１２２側がマイナスに分
極する。When writing to the non-volatile memory 41 shown in FIG. 13, a ground potential is applied to the gate electrode 124 and a program voltage sufficiently higher than the coercive voltage is applied to the N well 122. The coercive voltage is a voltage for obtaining an electric field Ec required to remove the remanent polarization of the ferroelectric substance. At this time, the electric field generated between the gate electrode 124 and the N well 122 causes the ferroelectric film 123 to be polarized in a direction substantially the same as the direction of the generated electric field (see R1 in FIG. 12). That is, in the ferroelectric film 123, as shown in FIG. 13C, the gate electrode 124 side is polarized positively, and the N well 122 side is polarized negatively.
【０００６】このような分極状態により、ゲート電極１
２４下部の半導体表面に反転層電荷および空乏層電荷か
らなる正電荷が誘起される。残留分極が十分に大きけれ
ば、反転層が形成され、ソース領域１２５とドレイン領
域１２６とは電気的に導通する（以下オン状態とい
う）。この状態を、以下書込状態という。なお、プログ
ラム電圧が遮断されても、分極状態はほぼそのままの状
態である（図１２のＳ１）。Due to such a polarization state, the gate electrode 1
Positive charges composed of inversion layer charges and depletion layer charges are induced on the semiconductor surface under 24. If the remanent polarization is sufficiently large, an inversion layer is formed, and the source region 125 and the drain region 126 are electrically connected (hereinafter referred to as an on state). This state is hereinafter referred to as a writing state. Even if the program voltage is cut off, the polarization state remains almost the same (S1 in FIG. 12).
【０００７】一方、消去させる場合、書込時とは反対
に、Ｎウェル１２２に接地電位を与え、かつゲート電極
１２４に抗電圧より十分大きなプログラム電圧を印加す
る。この時、ゲート電極１２４とＮウェル１２２間に書
込時とは反対方向の電界が発生する。従って、この電界
によって強誘電体膜１２３の分極状態が反転する（図１
２のＰ１）。すなわち、強誘電体膜１２３は、図１３Ｂ
に示すように、ゲート電極１２４側がマイナスに、Ｎウ
ェル１２２側がプラスに分極する（図１２のＱ１）。On the other hand, in the case of erasing, the ground potential is applied to the N well 122 and the program voltage sufficiently higher than the coercive voltage is applied to the gate electrode 124, contrary to the time of writing. At this time, an electric field is generated between the gate electrode 124 and the N well 122 in the direction opposite to that at the time of writing. Therefore, the polarization state of the ferroelectric film 123 is inverted by this electric field (see FIG. 1).
2 P1). That is, the ferroelectric film 123 is formed as shown in FIG.
As shown in FIG. 12, the gate electrode 124 side is negatively polarized, and the N well 122 side is positively polarized (Q1 in FIG. 12).
【０００８】したがって、ゲート電極１２４下部の反転
層は消滅し、負電荷が蓄積層として形成され、ソース領
域１２５とドレイン領域１２６とは電気的に絶縁される
（以下オフ状態という）。この状態を、非書込状態とい
う。なお、プログラム電圧が遮断されても、反転した分
極状態はほぼそのままの状態である。Therefore, the inversion layer below the gate electrode 124 disappears, negative charges are formed as an accumulation layer, and the source region 125 and the drain region 126 are electrically insulated (hereinafter referred to as an off state). This state is called a non-writing state. Even if the program voltage is cut off, the reversed polarization state remains almost unchanged.
【０００９】つぎに、不揮発性メモリ４１の読み出し動
作を説明する。強誘電体膜１２３が書込状態であれば、
チャネル領域１３０はオン状態であり、ドレイン１２５
の電位をソース１２６の電位より高くすることにより、
ドレイン１２５とソース１２６間に電流が流れる。Next, the read operation of the non-volatile memory 41 will be described. If the ferroelectric film 123 is in the written state,
The channel region 130 is in the on state and the drain 125
By making the potential of the source 126 higher than the potential of the source 126,
A current flows between the drain 125 and the source 126.
【００１０】これに対し、強誘電体膜１２３が非書込状
態であれば、チャネル領域１３０はオフ状態である。し
たがって、ドレイン１２５の電位をソース１２６の電位
より高くしても、ドレイン１２５とソース１２６間に電
流が流れない。On the other hand, when the ferroelectric film 123 is in the non-written state, the channel region 130 is in the off state. Therefore, even if the potential of the drain 125 is higher than that of the source 126, no current flows between the drain 125 and the source 126.
【００１１】このように、不揮発性メモリ４１は、一旦
書き込み状態とすれば、たとえゲート電極１２４への電
圧供給を中止しても、書き込み状態は維持される。ま
た、書き込まれているか否かは、ソース１２６とドレイ
ン１２５の間に電流が流れるか否かによって判断するこ
とができる。As described above, once the nonvolatile memory 41 is put in the written state, the written state is maintained even if the voltage supply to the gate electrode 124 is stopped. In addition, whether or not data is written can be determined by whether or not a current flows between the source 126 and the drain 125.
【００１２】［ＳＲＡＭとしての不揮発性メモリ４１の
動作］不揮発性メモリ４１は、ＳＲＡＭ（スタティック
ＲＡＭ）として使用される。不揮発性メモリ４１を複数
組合わせた回路の等価回路１５を図１４に示す。図に示
すように、不揮発性メモリ４１は、左右に一つずつの選
択トランジスタを設けて使用される。書き込み又は読み
出しを希望するメモリ（以下選択セルという）以外のメ
モリに書き込み又は読み出しをしてしまうことを防止す
る為である。[Operation of Nonvolatile Memory 41 as SRAM] The nonvolatile memory 41 is used as an SRAM (static RAM). FIG. 14 shows an equivalent circuit 15 of a circuit in which a plurality of nonvolatile memories 41 are combined. As shown in the figure, the nonvolatile memory 41 is used by providing one selection transistor on each side. This is to prevent writing or reading to a memory other than the memory to which writing or reading is desired (hereinafter referred to as a selected cell).
【００１３】書き込みは、次のようにして行なわれる。
第１のワード線ＷＬ１をＶｃｃ電位にしてトランジスタ
Ｔ１をオンにし、第２のワード線ＷＬ２をＶｓｓ電位
（接地電位）にしてトランジスタＴ２をオフにする。ま
た、不揮発性メモリ４１のゲート電極をＶｃｃ／２電位
にする。さらに、ビット線ＢＬからのデータを不揮発性
メモリ４１のソース・基板に印加する。これにより、不
揮発性メモリ４１はゲート・基板間にＶｃｃ／２電位が
印加されて強誘電体膜１２３（図１３参照）が所定の分
極状態になり、データの書込みが可能になる。Writing is performed as follows.
The first word line WL1 is set to Vcc potential to turn on the transistor T1, and the second word line WL2 is set to Vss potential (ground potential) to turn off the transistor T2. In addition, the gate electrode of the nonvolatile memory 41 is set to Vcc / 2 potential. Further, the data from the bit line BL is applied to the source / substrate of the nonvolatile memory 41. As a result, in the non-volatile memory 41, the Vcc / 2 potential is applied between the gate and the substrate, the ferroelectric film 123 (see FIG. 13) is brought into a predetermined polarization state, and data can be written.
【００１４】一方、読出し動作に際しては、第２のワー
ド線ＷＬ２をＶｃｃ電位にしてトランジスタＴ２をオン
にしておき、第１のワード線ＷＬ１をＶｃｃ電位にして
トランジスタＴ１をオンにする。ここで、あらかじめプ
リチャージ回路ＰＲによりビット線ＢＬ…をＶｃｃ／２
以上の電位にプリチャージしておく。これにより、不揮
発性メモリ４１が書込み状態であれば電流が流れ、この
不揮発性メモリ４１が接続されているビット線ＢＬの電
位が下がる。これに対して、不揮発性メモリ４１が非書
込み状態であれば電流が流れないので、この不揮発性メ
モリ４１が接続されているビット線ＢＬの電位は変わら
ない。このように、不揮発性メモリ４１が書込み状態か
非書込み状態かで、ビット線ＢＬの電位が変化する。こ
の電位変化を対応するセンスアンプＳＡにより検出・増
幅することでデータの読出しが可能になる。On the other hand, in the read operation, the second word line WL2 is set to the Vcc potential to turn on the transistor T2, and the first word line WL1 is set to the Vcc potential to turn on the transistor T1. Here, the bit lines BL ... Are previously set to Vcc / 2 by the precharge circuit PR.
Precharge to the above potential. As a result, if the non-volatile memory 41 is in the write state, a current flows, and the potential of the bit line BL connected to the non-volatile memory 41 decreases. On the other hand, if the non-volatile memory 41 is in the non-writing state, no current flows, so the potential of the bit line BL to which the non-volatile memory 41 is connected does not change. Thus, the potential of the bit line BL changes depending on whether the nonvolatile memory 41 is in the written state or the non-written state. Data can be read by detecting and amplifying this potential change by the corresponding sense amplifier SA.
【００１５】このように、強誘電体膜を用いた不揮発性
メモリ４１においては、複数組合わせて使用する場合、
誤読み出しおよび誤書込を防止するため２種類のトラン
ジスタＴ１，Ｔ２を設けている。As described above, in the nonvolatile memory 41 using the ferroelectric film, when a plurality of combinations are used,
Two types of transistors T1 and T2 are provided to prevent erroneous reading and erroneous writing.
【００１６】［強誘電体コンデンサを用いた不揮発性メ
モリ３０の構造・動作］強誘電体コンデンサを用いた不
揮発性メモリ３０を図１５を用いて説明する。不揮発性
メモリ３０は、スイッチングトランジスタ３１と強誘電
体コンデンサ３２を組合わせたものを１ユニットとして
構成されている。強誘電体コンデンサ３２は、強誘電体
を電極の間に挟んだコンデンサである。[Structure / Operation of Nonvolatile Memory 30 Using Ferroelectric Capacitor] A nonvolatile memory 30 using a ferroelectric capacitor will be described with reference to FIG. The non-volatile memory 30 is formed by combining a switching transistor 31 and a ferroelectric capacitor 32 as one unit. The ferroelectric capacitor 32 is a capacitor having a ferroelectric substance sandwiched between electrodes.
【００１７】不揮発性メモリ３０の書き込み、および読
み出し動作原理を図１２の強誘電体のＥ−Ｐヒステリシ
スループを参照しつつ説明する。The principle of writing and reading operations of the non-volatile memory 30 will be described with reference to the ferroelectric EP hysteresis loop shown in FIG.
【００１８】不揮発性メモリ３０に「１」を書込む場
合、強誘電体コンデンサ３２の両電極間に、抗電圧以上
の負の電圧を印加する。負の電圧とは、この例において
は端子３４側を正、端子３５側を負とする。このような
負の電圧が印加されると、発生する電界によって強誘電
体は発生した電界の方向とほぼ同じ方向に分極する（図
１２のＰ１）。この分極状態によって、不揮発性メモリ
３０に「１」が書込状態となる。なお、プログラム電圧
が遮断されても、分極状態はほぼそのままの状態である
（図１２のＱ１）。When writing "1" to the nonvolatile memory 30, a negative voltage equal to or higher than the coercive voltage is applied between both electrodes of the ferroelectric capacitor 32. In this example, the negative voltage means that the terminal 34 side is positive and the terminal 35 side is negative. When such a negative voltage is applied, the electric field generated causes the ferroelectric substance to be polarized in substantially the same direction as the direction of the generated electric field (P1 in FIG. 12). Due to this polarization state, “1” is written in the nonvolatile memory 30. Even if the program voltage is cut off, the polarization state remains almost the same (Q1 in FIG. 12).
【００１９】一方、不揮発性メモリ３０に「０」を書込
む場合、強誘電体コンデンサ３２の両電極間に、抗電圧
以上の正の電圧を印加する。正の電圧とは、この例にお
いては端子３４側を負、端子３５側を正とする。このよ
うな正のパルス電圧が印加されると、発生する電界によ
って、強誘電体は発生した電界の方向とほぼ同じ方向に
分極する（図１２のＲ１）。このような分極状態によっ
て、不揮発性メモリ３０に「０」が書込状態となる。な
お、プログラム電圧が遮断されても、分極状態はほぼそ
のままの状態である（図１２のＳ１）。On the other hand, when writing "0" to the nonvolatile memory 30, a positive voltage equal to or higher than the coercive voltage is applied between both electrodes of the ferroelectric capacitor 32. In this example, the positive voltage means that the terminal 34 side is negative and the terminal 35 side is positive. When such a positive pulse voltage is applied, the electric field generated causes the ferroelectric substance to be polarized in substantially the same direction as the direction of the generated electric field (R1 in FIG. 12). With such a polarization state, “0” is written in the nonvolatile memory 30. Even if the program voltage is cut off, the polarization state remains almost the same (S1 in FIG. 12).
【００２０】読み出す場合には、強誘電体コンデンサ３
２の両端子間に正の電圧を印加し、蓄積電荷量の変化を
検出する。かりに、強誘電体コンデンサ３２に「１」が
書込まれていると、強誘電体の分極状態は、Ｓ１からＰ
１を経由してＱ１の位置まで変化する。すなわち、この
ような電圧の印加の前後で、強誘電体コンデンサ３２の
電荷蓄積量の変化は、Ｓ１とＱ１の差の分だけ生ずるこ
ととなる。When reading, the ferroelectric capacitor 3
A positive voltage is applied between the two terminals to detect the change in the accumulated charge amount. When "1" is written in the ferroelectric capacitor 32, the polarization state of the ferroelectric substance changes from S1 to P.
It changes to the position of Q1 via 1. That is, before and after such a voltage is applied, the change in the amount of charge stored in the ferroelectric capacitor 32 is caused by the difference between S1 and Q1.
【００２１】一方、強誘電体コンデンサ３２に「０」が
書込まれていると、強誘電体の分極状態はＱ１である。
したがって、上記のような電圧の印加の前後で、強誘電
体コンデンサ３２の電荷蓄積量はほとんど変化しない。
このような電荷蓄積量の変化の差を利用して、不揮発性
メモリ３０に「１」が書込まれているか、「０」が書込
まれているかを区別することができる。On the other hand, when "0" is written in the ferroelectric capacitor 32, the polarization state of the ferroelectric substance is Q1.
Therefore, the amount of charge stored in the ferroelectric capacitor 32 hardly changes before and after the voltage is applied as described above.
It is possible to distinguish whether "1" is written or "0" is written in the non-volatile memory 30 by utilizing the difference in the change in the amount of accumulated charge.
【００２２】このように、不揮発性メモリ３０は、一旦
書き込み状態とすれば、たとえ強誘電体コンデンサ３２
に電圧の供給を中止しても、書き込み状態は維持され
る。また、書き込まれているデータ値は、強誘電体コン
デンサ３２に正の電圧を印加し、蓄積電荷量の変化を検
出することによって判断することができる。As described above, the nonvolatile memory 30, once in the written state, may be the ferroelectric capacitor 32.
Even if the supply of the voltage is stopped, the written state is maintained. Further, the written data value can be judged by applying a positive voltage to the ferroelectric capacitor 32 and detecting the change in the accumulated charge amount.
【００２３】［Ｅ2ＰＲＯＭメモリセル50の構造・動
作］つぎに、他の従来例として、Ｅ2ＰＲＯＭメモリセ
ル50を、図１６を用いて説明する。不揮発性メモリ５０
は、基板内に設けられたｐ形シリコンウエル２内にｎ+
形ドレイン１０２及びｎ+形ソース１０１が設けられて
いる。また、ｐ形シリコンウエル２上にシリコン酸化膜
１０８が設けられている。さらに、シリコン酸化膜１０
８上に導電体で構成されたフローティングゲート１１
２、シリコン酸化膜１１３、制御電極１１４が順に設け
られている。また、ドレイン１０２とフローティングゲ
ート１１２に挟まれたシリコン酸化膜１０８の一部１０
８ａは、薄膜に（厚さ１０ｎｍ程度）に形成されてい
る。[Structure / Operation of E 2 PROM Memory Cell 50] Next, as another conventional example, an E 2 PROM memory cell 50 will be described with reference to FIG. Non-volatile memory 50
Is n + in the p-type silicon well 2 provided in the substrate.
A drain 102 and an n + source 101 are provided. Further, a silicon oxide film 108 is provided on the p-type silicon well 2. Further, the silicon oxide film 10
Floating gate 11 made of a conductor on 8
2, a silicon oxide film 113, and a control electrode 114 are sequentially provided. In addition, a part 10 of the silicon oxide film 108 sandwiched between the drain 102 and the floating gate 112.
8a is formed in a thin film (about 10 nm thick).
【００２４】上記の不揮発性メモリ５０に対する情報の
書込および消去について説明する。情報”１”を書込む
場合、制御電極１１４に２０Ｖ程度の高電圧を印加し、
かつドレイン１０２に接地電位を与える。制御電極１１
４とドレイン１０２間に発生する電界によって、ドレイ
ン１０２のいくつかの電子は、シリコン酸化膜の薄膜部
１０８ａをＦ−Ｎトンネリングしてフローティングゲー
ト１１２内に流入する。このように電子が相当数流入す
ることによって、制御電極１１４下部には反転層が形成
され、チャネル領域１１６にチャネルが形成される（以
下オン状態という）。この状態を、書込状態という。Writing and erasing of information in the nonvolatile memory 50 will be described. When writing information "1", a high voltage of about 20 V is applied to the control electrode 114,
In addition, the ground potential is applied to the drain 102. Control electrode 11
Due to an electric field generated between the drain 4 and the drain 102, some electrons in the drain 102 flow into the floating gate 112 by F-N tunneling the thin film portion 108a of the silicon oxide film. By inflowing a considerable number of electrons in this way, an inversion layer is formed below the control electrode 114, and a channel is formed in the channel region 116 (hereinafter referred to as an “on state”). This state is called a writing state.
【００２５】一方、不揮発性メモリ５０に情報”０”を
記憶させる場合、フローティングゲート１１２に流入し
た電子をドレイン１０２に戻してやればよい。制御電極
１１４とドレイン１０２間に情報の書込時とは反対方向
の２０Ｖ程度の電圧を印加する。これにより、書込時と
は反対方向の電界が発生し、Ｆ−Ｎ（Fowler-Nordheim)
トンネリングにより電子がドレイン１０２に注入され
る。このような電子の流入によって、制御電極１１４下
部の反転層が消滅し、チャネル領域１１６のチャネルが
カットされる（以下オフ状態という）。この状態を、非
書込状態という。次に、不揮発性メモリ５０における情
報の読み出し動作を説明する。もし、書込状態であれ
ば、制御電極１１４下部には反転層が形成され、チャネ
ル領域１１６にチャネルが形成されている。したがっ
て、ドレイン１０２の電位をソース１０１の電位より高
くすることにより、ドレイン１０２とソース１０１間に
電流が流れる。On the other hand, when the information "0" is stored in the non-volatile memory 50, the electrons flowing into the floating gate 112 may be returned to the drain 102. A voltage of about 20 V is applied between the control electrode 114 and the drain 102 in the direction opposite to that at the time of writing information. As a result, an electric field in the opposite direction to that at the time of writing is generated, and F-N (Fowler-Nordheim)
The electrons are injected into the drain 102 by tunneling. Due to such an inflow of electrons, the inversion layer below the control electrode 114 disappears, and the channel of the channel region 116 is cut (hereinafter referred to as an off state). This state is called a non-writing state. Next, the operation of reading information from the non-volatile memory 50 will be described. If in the written state, an inversion layer is formed below the control electrode 114, and a channel is formed in the channel region 116. Therefore, by setting the potential of the drain 102 higher than that of the source 101, a current flows between the drain 102 and the source 101.
【００２６】これに対し、非書込状態であれば、制御電
極１１４下部の反転層が消滅し、チャネル領域１１６の
チャネルがカットされている。したがって、ドレイン１
０２の電位をソース１０１の電位より高くしても、ドレ
イン１０２とソース１０１間に電流が流れない。On the other hand, in the non-written state, the inversion layer under the control electrode 114 disappears and the channel of the channel region 116 is cut. Therefore, drain 1
Even if the potential of 02 is higher than that of the source 101, no current flows between the drain 102 and the source 101.
【００２７】[0027]
【発明が解決しようとする課題】しかしながら、上記の
ような不揮発性メモリ３０、４１、５０においては、次の
ような問題があった。However, the above non-volatile memories 30, 41 and 50 have the following problems.
【００２８】図１５に示す不揮発性メモリ３０において
は、強誘電体コンデンサ３２に正の電圧を印加し、蓄積
電荷量の変化を検出することにより、読み出しを行な
う。すなわち、いわゆる破壊読み出しで読み出しを行な
う。したがって、強誘電体コンデンサ３２に「１」が書
込まれていた場合、読み取り後、再度「０」を書込む必
要があり、動作が複雑となる。In the non-volatile memory 30 shown in FIG. 15, reading is performed by applying a positive voltage to the ferroelectric capacitor 32 and detecting a change in the amount of accumulated charge. That is, reading is performed by so-called destructive reading. Therefore, if "1" is written in the ferroelectric capacitor 32, it is necessary to write "0" again after reading, which complicates the operation.
【００２９】また、図１６に示す不揮発性メモリ５０に
おいては、シリコン酸化膜の薄膜部１０８ａから電子を
Ｆ−Ｎトンネリングさせることにより、書込を行う。し
かし、書込には相当数の電子を移動させる必要があり、
狭い領域である薄膜部１０８ａを通路として、相当数の
電子を移動させるには、時間がかかる。したがって、書
込速度が低速である（消去時も同様である）。さらに、
Ｆ−Ｎトンネリングさせる際に、電界ストレスによる疲
労により、薄膜部１０８ａが損傷し、書き換え可能な回
数を制限する。In the nonvolatile memory 50 shown in FIG. 16, writing is performed by FN tunneling electrons from the thin film portion 108a of the silicon oxide film. However, writing requires moving a considerable number of electrons,
It takes time to move a considerable number of electrons through the thin film portion 108a, which is a narrow region, as a passage. Therefore, the writing speed is low (the same applies when erasing). further,
When the FN tunneling is performed, the thin film portion 108a is damaged due to the fatigue due to the electric field stress, which limits the number of rewritable times.
【００３０】また、図１３に示す不揮発性メモリ４１に
おいては、誤書込、誤読み出し防止のため、１セルにつ
き２つの選択トランジスタが必要であった。したがっ
て、セル面積の縮小化に限界があった。Further, in the non-volatile memory 41 shown in FIG. 13, two selection transistors are required for each cell in order to prevent erroneous writing and erroneous reading. Therefore, there is a limit in reducing the cell area.
【００３１】この発明は、上記のような問題点を解決
し、非破壊読み出しが可能な為読み取り後再書込が不要
で、書込動作が高速かつ書き換え可能な回数も多く、さ
らにセル面積を縮小することができ、集積度を向上させ
た強誘電体不揮発性メモリを提供することを目的とす
る。The present invention solves the above problems, non-destructive reading is possible, rewriting is not required after reading, the writing operation is fast and the number of times of rewriting is large, and the cell area is increased. It is an object of the present invention to provide a ferroelectric non-volatile memory that can be reduced in size and has improved integration.
【００３２】[0032]
【課題を解決するための手段】請求項１にかかる不揮発
性半導体記憶装置は、第１領域、第１領域に隣接して順
次形成された第１，第２，第３の電路形成可能領域、第
３の電路形成可能領域に隣接して形成された第２領域、
少なくとも第２の電路形成可能領域を覆う強誘電体膜、
強誘電体膜を介して第２の電路形成可能領域上に設けら
れた分極用制御電極、第３の電路形成可能領域上に設け
られる電路形成用制御電極であって、分極用制御電極の
一部を覆うとともに、分極用制御電極および第３の電路
形成可能領域と絶縁状態で設けられた電路形成用制御電
極、前記第１の電路形成可能領域および分極用制御電極
と絶縁状態で、前記第１の電路形成可能領域を覆う第１
領域用の電極、を備えたことを特徴とする。According to another aspect of the present invention, there is provided a non-volatile semiconductor memory device comprising: a first region; first, second and third electric path formable regions sequentially formed adjacent to the first region; A second region formed adjacent to the third electric path formable region,
A ferroelectric film covering at least the second electric path formable region,
A polarization control electrode provided on the second electric path formable region via the ferroelectric film and an electric path formation control electrode provided on the third electric path formable region, which is one of the polarization control electrodes. The electric field forming control electrode, which is provided in a state of being insulated from the polarization control electrode and the third electric path forming area, and the first electric path forming area and the polarization control electrode being in an insulating state. 1st covering the electric path formation possible region of 1st
An area electrode is provided.
【００３３】請求項２にかかる不揮発性半導体記憶装置
は、第１領域、第１領域に隣接して順次形成された第
１，第２，第３の電路形成可能領域、第３の電路形成可
能領域に隣接して形成された第２領域、第３の電路形成
可能領域上に設けられた電路形成用制御電極、少なくと
も第２の電路形成可能領域を覆うとともに、電路形成用
制御電極の一部を覆う強誘電体膜、電路形成用制御電極
と絶縁状態で電路形成用制御電極の一部を覆うととも
に、強誘電体膜を介して第２の電路形成可能領域上に設
けられた分極用制御電極、前記第１の電路形成可能領域
および分極用制御電極と絶縁状態で、前記第１の電路形
成可能領域を覆う第１領域用の電極、を備えたことを特
徴とする。According to another aspect of the non-volatile semiconductor memory device of the present invention, the first region, the first, second and third electric path formable regions and the third electric path formable region which are sequentially formed adjacent to the first region are formed. A second region formed adjacent to the region, a control electrode for forming a circuit provided on the third region for forming a circuit, and a part of the control electrode for forming a circuit while covering at least the second region for forming a circuit. A control for polarization provided on the second electric path formable region through the ferroelectric film while covering a part of the electric path forming control electrode in an insulating state with the ferroelectric film covering the electric path forming control electrode. An electrode, a first region electrode that covers the first electric path formable region and the polarization control electrode in an insulated state, is provided.
【００３４】請求項３にかかる不揮発性半導体記憶装置
の製造方法においては、半導体基板の第１導電型領域表
面の１部に強誘電体膜および分極用制御電極を形成する
工程、分極用制御電極の下部の第１導電型領域表面を第
２の電路形成可能領域として、第２の電路形成可能領域
に隣接する２つの第１導電型領域を、第１および第３の
電路形成可能領域として、前記第３の電路形成可能領域
上に、分極用制御電極および第３の電路形成可能領域と
絶縁状態で、分極用制御電極の一部を覆う電路形成用制
御電極を形成する工程、前記第３の電路形成可能領域に
隣接する第１導電型領域内に第２導電型の第１領域、お
よび前記第１の電路形成可能領域に隣接する第１導電型
領域内に第２導電型の第２領域を形成する工程、前記第
１の電路形成可能領域および分極用制御電極と絶縁状態
で、前記第１の電路形成可能領域を覆う第１領域用の電
極を形成する工程、を備えたことを特徴とする。In the method for manufacturing a nonvolatile semiconductor memory device according to a third aspect, the step of forming the ferroelectric film and the polarization control electrode on a part of the surface of the first conductivity type region of the semiconductor substrate, the polarization control electrode. The surface of the first conductivity type region underneath as a second electric path formable region, two first conductivity type regions adjacent to the second electric path formable region as the first and third electric path formable regions, Forming on the third electric path formable region an electric path formation control electrode covering the polarization control electrode and the third electric path formable region so as to partially cover the polarization control electrode; First conductivity type region adjacent to the electric path formable region, and a second conductivity type second region adjacent to the first electric path formable region. The step of forming a region, the first electric path can be formed In-band and the polarization control electrode insulated state, comprising the steps of forming said first path forming possible first electrode area covering the area.
【００３５】請求項４にかかる不揮発性半導体記憶装置
の製造方法においては、半導体基板の第１導電型領域表
面の１部に電路形成用制御電極を形成する工程、電路形
成用制御電極の下部の第１導電型領域表面を第３の電路
形成可能領域として、第３の電路形成可能領域に隣接す
る第１導電型領域のうち一方の第１導電型領域を第２の
電路形成可能領域として、第２の電路形成可能領域の上
に強誘電体膜を形成する工程、前記強誘電体膜を介して
第２の電路形成可能領域の上に設けられた分極用制御電
極であって、電路形成用制御電極の一部を覆う分極用制
御電極を形成する工程、前記第２の電路形成可能領域を
挟んで第３の電路形成可能領域と対抗する第１導電型領
域を第１の電路形成可能領域として、前記第３の電路形
成可能領域に隣接する第１導電型領域内に第２導電型の
第１領域、および前記第１の電路形成可能領域に隣接す
る第１導電型領域内に第２導電型の第２領域を形成する
工程、前記第１の電路形成可能領域および分極用制御電
極と絶縁状態で、前記第１の電路形成可能領域を覆う第
１領域用の電極を形成する工程、を備えたことを特徴と
する。In the method for manufacturing a non-volatile semiconductor memory device according to a fourth aspect, the step of forming the electric path forming control electrode on a part of the surface of the first conductivity type region of the semiconductor substrate, the step of forming the electric path forming control electrode below the electric path forming control electrode. The surface of the first conductivity type is the third electric path formable area, and one of the first conductivity type areas adjacent to the third electric path formable area is the second electric path formable area, A step of forming a ferroelectric film on the second electric path formable region, a polarization control electrode provided on the second electric path formable region via the ferroelectric film, Forming a polarization control electrode that covers a part of the control electrode for use, and forming a first electric path with a first conductivity type region that opposes the third electric path formable region with the second electric path formable region interposed therebetween. Adjacent to the third electric path formable region as a region Forming a second region of the first conductivity type in the first conductivity type region, and a second region of the second conductivity type in the first conductivity type region adjacent to the first electric path formable region, And a step of forming an electrode for the first region that covers the first electric path formable region in an insulated state from the first electric path formable region and the polarization control electrode.
【００３６】請求項５にかかる不揮発性半導体記憶装置
の使用方法においては、ソース、ソースに隣接して順次
形成された第１，第２，第３の電路形成可能領域、第３
の電路形成可能領域に隣接して形成されたドレイン、少
なくとも第２の電路形成可能領域を覆う強誘電体膜、強
誘電体膜上に設けられた分極用制御電極、第３の電路形
成可能領域上に設けられた電路形成用制御電極であっ
て、分極用制御電極の一部を覆うとともに分極用制御電
極と絶縁して設けられた電路形成用制御電極、前記第１
の電路形成可能領域および分極用制御電極と絶縁状態
で、前記第１の電路形成可能領域を覆う第１領域用、を
備えた不揮発性メモリをマトリックス状に配置し、同一
行に配置された不揮発性メモリのドレインを接続するド
レインラインを各行ごとに設け、同一列に配置された不
揮発性メモリの分極用制御電極を接続するメモリゲート
ラインを各列ごとに設け、同一列に配置された不揮発性
メモリの電路形成用制御電極を接続する選択ゲートライ
ンを各列ごとに設け、全ての不揮発性メモリのソースを
接続するソースラインを設け、書き込む場合には、書き
込み予定のメモリのメモリゲートラインに分極電圧を印
加するとともに、書き込みを防止したいメモリのドレイ
ンラインに電圧を印加することにより、書き込みを防止
したいメモリの強誘電体膜に分極電圧を印加しないよう
にし、読み出す場合には、読み出し予定のメモリのメモ
リゲートラインにセンス電圧を印加し、読み出し予定の
選択ゲートラインに電路形成電圧を印加するとともに、
ソースラインに読み出し電圧を印加し、読み出し予定の
ドレインラインに電流が流れるか否かを読み取ることを
特徴とする。In the method of using the non-volatile semiconductor memory device according to a fifth aspect, the source, the first, second and third electric path formable regions sequentially formed adjacent to the source, the third
Formed adjacent to the electric path formable region, a ferroelectric film covering at least the second electric path formable region, a polarization control electrode provided on the ferroelectric film, and a third electric path formable region The electric path forming control electrode provided on the electric path forming control electrode, which covers a part of the polarization control electrode and is insulated from the polarization control electrode.
A non-volatile memory having a first region for insulating the electric path formable region and the polarization control electrode, the first region covering the first electric path formable region being arranged in a matrix, and arranged in the same row. Drains that connect the drains of the non-volatile memory are provided for each row, and memory gate lines that connect the polarization control electrodes of the non-volatile memory arranged in the same column are provided for each column, and the non-volatile memory arranged in the same column A select gate line for connecting the control electrodes for forming the electric circuit of the memory is provided for each column, and a source line for connecting the sources of all nonvolatile memories is provided.When writing, polarization is applied to the memory gate line of the memory to be written. By applying a voltage to the drain line of the memory whose writing is to be prevented, it is possible to induce the memory whose writing is to be prevented. Together so as not to apply a polarization voltage to the body layer, when the read is a sense voltage is applied to the memory gate line of the memory read schedule, applying a path forming voltage to the selection gate lines of the read schedule,
It is characterized in that a read voltage is applied to the source line and whether or not a current flows in the drain line to be read is read.
【００３７】請求項６にかかる不揮発性半導体記憶装置
の使用方法においては、ソース、ソースに隣接して順次
形成された第１，第２，第３の電路形成可能領域、第３
の電路形成可能領域に隣接して形成されたドレイン、第
３の電路形成可能領域上に設けられた電路形成用制御電
極、少なくとも第２の電路形成可能領域を覆うととも
に、電路形成用制御電極の一部を覆う強誘電体膜、強誘
電体膜上に設けられており、少なくとも第２の電路形成
可能領域を覆うとともに、電路形成用制御電極と絶縁状
態で、電路形成用制御電極の一部を覆う分極用制御電
極、前記第１の電路形成可能領域および分極用制御電極
と絶縁状態で、前記第１の電路形成可能領域を覆う第１
領域用、を備えた不揮発性メモリをマトリックス状に配
置し、同一行に配置された不揮発性メモリのドレインを
接続するドレインラインを各行ごとに設け、同一列に配
置された不揮発性メモリの分極用制御電極を接続するメ
モリゲートラインを各列ごとに設け、同一列に配置され
た不揮発性メモリの電路形成用制御電極を接続する選択
ゲートラインを各列ごとに設け、全ての不揮発性メモリ
のソースを接続するソースラインを設け、書き込む場合
には、書き込み予定のメモリのメモリゲートラインに分
極電圧を印加するとともに、書き込みを防止したいメモ
リのドレインラインに電圧を印加することにより、書き
込みを防止したいメモリの強誘電体膜に分極電圧を印加
しないようにし、読み出す場合には、読み出し予定のメ
モリのメモリゲートラインにセンス電圧を印加し、読み
出し予定の選択ゲートラインに電路形成電圧を印加する
とともに、ソースラインに読み出し電圧を印加し、読み
出し予定のドレインラインに電流が流れるか否かを読み
取ることを特徴とする。In the method of using the nonvolatile semiconductor memory device according to a sixth aspect, the source, the first, second, and third electric path formable regions, which are sequentially formed adjacent to the source, and the third
Of the drain, the electric path forming control electrode provided on the third electric path forming area, and the electric path forming control electrode of at least the second electric path forming area. A part of the control electrode for forming the electric path, which is a ferroelectric film covering a part thereof, is provided on the ferroelectric film, covers at least the second electric path forming region, and is insulated from the control electrode for forming the electric path. A polarization control electrode covering the first electric path formable region, the first electric path formable region, and the polarization control electrode insulated from the first electric path formable region;
For the polarization of the non-volatile memory arranged in the same column, the non-volatile memory provided for the regions is arranged in a matrix form, a drain line for connecting the drains of the non-volatile memories arranged in the same row is provided for each row A memory gate line for connecting the control electrodes is provided for each column, and a select gate line for connecting the electric path forming control electrodes of the nonvolatile memories arranged in the same column is provided for each column. In the case of writing by connecting the source line to connect to the memory, the polarization voltage is applied to the memory gate line of the memory to be written, and the voltage is applied to the drain line of the memory whose writing is to be prevented, so If you do not apply the polarization voltage to the ferroelectric film and read the data, the memory A sense voltage is applied to the line, a circuit forming voltage is applied to the select gate line to be read, and a read voltage is applied to the source line to read whether or not a current flows to the drain line to be read. To do.
【００３８】[0038]
【作用】請求項１、請求項２、請求項３、請求項４にか
かる不揮発性半導体記憶装置または、その製造方法にお
いては、電路形成用制御電極または分極用制御電極は、
たがいに絶縁状態で、一方が他方の一部を覆っている。
したがって、分極用制御電極が形成される領域と電路形
成用制御電極が形成される領域の合計寸法をアライメン
ト許容度および加工精度により決定される最小寸法よ
り、小さくすることができる。In the non-volatile semiconductor memory device according to any one of claims 1, 2, 3 and 4, or the method for manufacturing the same, the control circuit for forming the electric path or the control electrode for polarization is
They are insulated, one covering part of the other.
Therefore, the total size of the region where the polarization control electrode is formed and the region where the electric path formation control electrode is formed can be made smaller than the minimum size determined by the alignment tolerance and the processing accuracy.
【００３９】また、第１領域用電極は、前記第１の電路
形成可能領域および分極用制御電極と絶縁状態で、前記
第１の電路形成可能領域を覆う。したがって、第１領域
用電極に電圧を印加することより、第１の電路形成可能
領域の導通状態を変化させることができ、１セルにつき
１つの選択トランジスタを設けた不揮発性半導体記憶装
置を構成することができる。The first area electrode covers the first electric path formable area in an insulated state from the first electric path formable area and the polarization control electrode. Therefore, by applying a voltage to the first region electrode, the conduction state of the first electric path formable region can be changed, and a non-volatile semiconductor memory device having one selection transistor per cell is formed. be able to.
【００４０】請求項５、請求項６の不揮発性半導体記憶
装置の使用方法においては、書き込む場合には、書き込
み予定のメモリのメモリゲートラインに分極電圧を印加
するとともに、書き込みを防止したいメモリのドレイン
ラインに電圧を印加することにより、書き込みを防止し
たいメモリの強誘電体膜に分極電圧を印加しないように
し、読み出す場合には、読み出し予定のメモリのメモリ
ゲートラインにセンス電圧を印加し、読み出し予定の選
択ゲートラインに電路形成電圧を印加するとともに、ソ
ースラインに読み出し電圧を印加し、読み出し予定のド
レインラインに電流が流れるか否かを読み取る。In the method of using the non-volatile semiconductor memory device according to claims 5 and 6, when writing, a polarization voltage is applied to the memory gate line of the memory to be written and the drain of the memory for which writing is to be prevented. By applying a voltage to the line, the polarization voltage is not applied to the ferroelectric film of the memory whose writing is to be prevented, and when reading, the sense voltage is applied to the memory gate line of the memory to be read, and the reading is planned. A voltage is applied to the select gate line and a read voltage is applied to the source line to read whether or not a current flows in the drain line to be read.
【００４１】したがって、前記不揮発性メモリをマトリ
ックス状に接続しても、誤書き込み、誤読み出しを防止
できる。Therefore, even if the non-volatile memories are connected in a matrix, erroneous writing and erroneous reading can be prevented.
【００４２】[0042]
【実施例】［強誘電体不揮発性メモリ１の構造］本発明
の一実施例を図面に基づいて説明する。まず、図１に、
本発明の一実施例による強誘電体不揮発性メモリ１を示
す。強誘電体不揮発性メモリ１は、同図に示すように、
Ｐウェル２内に、第１領域であるソース４、および第２
領域であるドレイン３が形成されている。ドレイン３、
ソース４ともｎ+層である。ドレイン３、ソース４の間
には、第１の電路形成可能領域であるチャネル領域１０
ａ、第２の電路形成可能領域であるチャネル領域１０
ｂ、および第３の電路形成可能領域であるチャネル領域
１０ｃが形成されている。[Structure of Ferroelectric Nonvolatile Memory 1] An embodiment of the present invention will be described with reference to the drawings. First, in FIG.
1 shows a ferroelectric nonvolatile memory 1 according to an embodiment of the present invention. The ferroelectric non-volatile memory 1, as shown in FIG.
In the P-well 2, the source 4, which is the first region, and the second region
A drain 3 which is a region is formed. Drain 3,
The source 4 is also an n + layer. Between the drain 3 and the source 4, a channel region 10 that is a first electric path formable region is formed.
a, the channel region 10 which is the second electric path formable region
b, and a channel region 10c that is a third electric path formable region are formed.
【００４３】チャネル領域１０ｂは、比誘電率の高い物
質で構成された絶縁体膜２６で覆われている。本実施例
においては、絶縁体膜２６はＳｒＴｉＯ3で構成した。
さらに、絶縁体膜２６は、強誘電体材料であるＰＺＴか
らなる強誘電体膜６で覆われている。強誘電体膜６の上
部には、分極用制御電極であるコントロールゲート電極
５が設けられている。The channel region 10b is covered with an insulator film 26 made of a substance having a high relative dielectric constant. In this embodiment, the insulator film 26 is made of SrTiO 3 .
Further, the insulator film 26 is covered with the ferroelectric film 6 made of PZT which is a ferroelectric material. A control gate electrode 5, which is a polarization control electrode, is provided on the ferroelectric film 6.
【００４４】チャネル領域１０ｃは、絶縁膜（シリコン
酸化膜）８で覆われている。絶縁膜８の上には電路形成
用制御電極である選択ゲート電極９が設けられている。
絶縁膜８および選択ゲート電極９はコントロールゲート
電極５の一部も覆うように形成されている。なお、選択
ゲート電極９とコントロールゲート電極５とは、絶縁膜
８によって絶縁されている。コントロールゲート電極
５、および選択ゲート電極９の上部には、シリコン酸化
膜７が形成されている。The channel region 10c is covered with an insulating film (silicon oxide film) 8. A selection gate electrode 9 which is a control electrode for forming an electric path is provided on the insulating film 8.
The insulating film 8 and the selection gate electrode 9 are formed so as to also cover a part of the control gate electrode 5. The selection gate electrode 9 and the control gate electrode 5 are insulated by the insulating film 8. A silicon oxide film 7 is formed on the control gate electrode 5 and the select gate electrode 9.
【００４５】チャネル領域１０ａの上部には、絶縁膜
（シリコン酸化膜）１８を介して、第１領域用の電極で
あるソース電極２５が設けられている。なお、シリコン
酸化膜７によってコントロールゲート電極５とソース電
極２５は絶縁状態である。ソース電極２５、コントロー
ルゲート電極５、および選択ゲート電極９は、保護膜で
ある層間膜２４で覆われている。層間膜２４上には、ア
ルミニウム膜であるビットライン２９が設けられてお
り、マトリックス接続に必要な各ドレイン３を接続す
る。A source electrode 25, which is an electrode for the first region, is provided above the channel region 10a with an insulating film (silicon oxide film) 18 interposed therebetween. The control gate electrode 5 and the source electrode 25 are insulated by the silicon oxide film 7. The source electrode 25, the control gate electrode 5, and the select gate electrode 9 are covered with the interlayer film 24 which is a protective film. A bit line 29, which is an aluminum film, is provided on the interlayer film 24 and connects the drains 3 required for matrix connection.
【００４６】［強誘電体不揮発性メモリ１の動作原理］
強誘電体不揮発性メモリ１の書き込み、および消去動作
原理を説明する。強誘電体不揮発性メモリ１に書込む場
合、Ｐウェル２に接地電位を与え、かつコントロールゲ
ート電極５に抗電圧より十分大きなプログラム電圧を印
加する。この時、コントロールゲート電極５とＰウェル
２間に発生する電界によって、強誘電体膜６は図２Ｂに
示すように分極する（以下マイナス方向の分極とい
う）。これにより、コントロールゲート電極５下部のチ
ャネル領域１０ｂは導通状態（以下オン状態という）と
なる。この状態を以下書込み状態という。なお、プログ
ラム電圧が遮断されても、分極状態は、ほぼそのままの
状態である。このように、強誘電体膜６をマイナス方向
に分極させる電圧であって、プログラム電圧が遮断され
ても、分極状態がほぼそのままの状態のまま保持される
ような電圧を分極電圧という。[Operation Principle of Ferroelectric Nonvolatile Memory 1]
The writing and erasing operation principles of the ferroelectric non-volatile memory 1 will be described. When writing to the ferroelectric non-volatile memory 1, a ground potential is applied to the P well 2 and a program voltage sufficiently higher than the coercive voltage is applied to the control gate electrode 5. At this time, the electric field generated between the control gate electrode 5 and the P well 2 causes the ferroelectric film 6 to be polarized as shown in FIG. 2B (hereinafter referred to as negative polarization). As a result, the channel region 10b below the control gate electrode 5 is brought into a conductive state (hereinafter referred to as an on state). Hereinafter, this state is referred to as a writing state. Even if the program voltage is cut off, the polarization state remains almost unchanged. As described above, a voltage that polarizes the ferroelectric film 6 in the negative direction and that is maintained in almost the same polarization state even when the program voltage is cut off is referred to as a polarization voltage.
【００４７】一方、消去させる場合には、書込時とは反
対に、コントロールゲート電極５に接地電位を与え、か
つＰウェル２に抗電圧より十分大きなプログラム電圧を
印加する。この時、コントロールゲート電極５とＰウェ
ル２間に、書込時とは反対方向の電界が発生する。従っ
て、この電界によって強誘電体膜６が図２Ｄに示すよう
に分極する（以下プラス方向の分極という）。これによ
り、コントロールゲート電極５下部のチャネル領域１０
ｂは非導通状態（以下オフ状態という）となる。なお、
プログラム電圧が遮断されても、反転した分極状態は維
持される。On the other hand, in the case of erasing, the ground potential is applied to the control gate electrode 5 and the program voltage sufficiently higher than the coercive voltage is applied to the P well 2, contrary to the time of writing. At this time, an electric field in the opposite direction to that at the time of writing is generated between the control gate electrode 5 and the P well 2. Therefore, this electric field causes the ferroelectric film 6 to be polarized as shown in FIG. 2D (hereinafter referred to as positive polarization). As a result, the channel region 10 below the control gate electrode 5 is formed.
b is in a non-conducting state (hereinafter referred to as an off state). In addition,
Even if the program voltage is cut off, the reversed polarization state is maintained.
【００４８】つぎに、強誘電体不揮発性メモリ１の読み
出し動作を説明する。選択ゲート電極９に、しきい値を
越える電圧を印加する。なお、本明細書においては、電
路形成用制御電極下部の電路形成可能領域に電路を形成
できる電圧を電路形成電圧という。また、ソース電極２
５にＰウェル２より高い読み出し電圧を印加し、Ｐウェ
ル２およびドレイン３には、接地電圧を印加する。コン
トロールゲート電極５には、センス電圧を印加する。Next, the read operation of the ferroelectric non-volatile memory 1 will be described. A voltage exceeding the threshold value is applied to the select gate electrode 9. In this specification, a voltage capable of forming an electric path in the electric path formable region below the electric path forming control electrode is referred to as an electric path forming voltage. Also, the source electrode 2
5, a read voltage higher than that of the P well 2 is applied, and a ground voltage is applied to the P well 2 and the drain 3. A sense voltage is applied to the control gate electrode 5.
【００４９】なお、センス電圧とは、強誘電体膜６がプ
ラス方向に分極している場合のしきい値電圧と強誘電体
膜６がマイナス方向に分極している場合のしきい値電圧
の中間の値である。The sense voltage means a threshold voltage when the ferroelectric film 6 is polarized in the positive direction and a threshold voltage when the ferroelectric film 6 is polarized in the negative direction. It is an intermediate value.
【００５０】選択ゲート電極９に、しきい値を越える電
圧を印加することにより、選択ゲート電極９の下部のチ
ャネル領域１０ｃはオン状態となる。また、ソース電極
２５に印加された読み出し電圧により、チャネル領域１
０ａがオン状態となる。By applying a voltage exceeding the threshold value to the select gate electrode 9, the channel region 10c below the select gate electrode 9 is turned on. In addition, the read voltage applied to the source electrode 25 causes the channel region 1
0a is turned on.
【００５１】ここで、コントロールゲート電極５にはセ
ンス電圧が印加されているので、強誘電体膜６がマイナ
ス方向に分極していれば（図２Ｂ参照）、コントロール
ゲート電極５下部のチャネル領域１０ｂは、オン状態と
なる。すなわち、チャネル領域１０ａ,１０ｂ,１０ｃす
べてがオン状態となる。ここで、ソース４の電位はドレ
イン３の電位より高いので、ソース４とドレイン３間に
電流が流れる。Since a sense voltage is applied to the control gate electrode 5, if the ferroelectric film 6 is polarized in the negative direction (see FIG. 2B), the channel region 10b below the control gate electrode 5 will be described. Is turned on. That is, all the channel regions 10a, 10b, 10c are turned on. Here, since the potential of the source 4 is higher than the potential of the drain 3, a current flows between the source 4 and the drain 3.
【００５２】このように、ソース４に印加された読み出
し電圧は、チャネル領域１０ａをオン状態とするととも
に、書き込み状態の有無を調べる検出電圧として機能す
る。これに対し、強誘電体膜６が、プラス方向に分極し
ていると（図２Ｄ参照）、チャネル領域１０ｂはオフ状
態である。したがって、ソース４の電位をドレイン３の
電位より高くしても、ソース４とドレイン３間には電流
が流れない。As described above, the read voltage applied to the source 4 functions as a detection voltage for turning on the channel region 10a and checking whether there is a write state. On the other hand, when the ferroelectric film 6 is polarized in the positive direction (see FIG. 2D), the channel region 10b is in the off state. Therefore, even if the potential of the source 4 is made higher than that of the drain 3, no current flows between the source 4 and the drain 3.
【００５３】このように、強誘電体不揮発性メモリ１
は、一旦書き込み状態とすれば、たとえコントロールゲ
ート電極５に電圧の供給を中止しても、書き込み状態は
維持される。また、書き込まれているか否かは、チャネ
ル領域１０ｃをオン状態するとともに、ソース電極２５
に読み出し電圧を印加することにより、チャネル領域１
０ａをオン状態とする。さらに、コントロールゲート電
極５にセンス電圧を印加することにより、ソース４とド
レイン３の間に電流が流れるか否かによって判断するこ
とができる。Thus, the ferroelectric nonvolatile memory 1
Once the write state is set, the write state is maintained even if the supply of the voltage to the control gate electrode 5 is stopped. In addition, whether or not the data is written is determined by turning on the channel region 10c and checking the source electrode 25.
By applying a read voltage to the channel region 1
0a is turned on. Further, by applying a sense voltage to the control gate electrode 5, it can be determined whether or not a current flows between the source 4 and the drain 3.
【００５４】消去の場合は、Ｐウェル２にコントロール
ゲート電極５より高い電位を印加する。これにより、強
誘電体膜６の分極状態が反転し、書き込み状態を解除で
きる。In the case of erasing, a higher potential than the control gate electrode 5 is applied to the P well 2. As a result, the polarization state of the ferroelectric film 6 is reversed and the written state can be released.
【００５５】［マトリックス状に接続された強誘電体不
揮発性メモリ１の動作］上記、強誘電体不揮発性メモリ
１は、マトリックス状に接続されて使用される。強誘電
体不揮発性メモリ１を複数組合わせたマトリックス回路
の等価回路２１を図４Ａに示す。ここで、同図に示すよ
うにマトリックス状に組合わせた場合、行方向、列方向
に各コントロールゲート電極５、選択ゲート電極９、ド
レイン３が各々接続されており、さらに、全てのソース
４が接続されている。したがって、非選択セルに書き込
み、または、読み出しをしてしまうおそれがある。そこ
で、等価回路２１においては、次に述べるようにして、
確実に選択セルと非選択セルを区別できるようにしてい
る。[Operation of Ferroelectric Nonvolatile Memory 1 Connected in Matrix] The above ferroelectric nonvolatile memory 1 is connected in a matrix and used. An equivalent circuit 21 of a matrix circuit in which a plurality of ferroelectric non-volatile memories 1 are combined is shown in FIG. 4A. Here, when they are combined in a matrix as shown in the figure, each control gate electrode 5, selection gate electrode 9 and drain 3 are connected in the row direction and the column direction, and further, all the sources 4 are connected. It is connected. Therefore, there is a possibility that data may be written in or read from the non-selected cells. Therefore, in the equivalent circuit 21, as described below,
The selected cell and the non-selected cell can be surely distinguished.
【００５６】図４Ｂに、セルＣ１１を選択セルとする場
合に、書き込み時および読み出し時に印加する電圧の一
例を示す。FIG. 4B shows an example of voltages applied during writing and reading when the cell C11 is the selected cell.
【００５７】なお、本実施例においては、セルＣ１１と
セルＣ１２が同一列に配置されているとし、セルＣ１
１，Ｃ１３が同一行に配置されているものとする。In this embodiment, it is assumed that the cells C11 and C12 are arranged in the same column, and the cell C1
It is assumed that 1 and C13 are arranged in the same row.
【００５８】また、本実施例においては、ビットライン
（ＢＬｎ、ＢＬｎ＋１）が、ドレインラインを構成し、
ワードライン（ＷＬ２ｎ、ＷＬ２ｎ＋１）がメモリゲー
トラインを構成し、ワードライン（ＷＬ１ｎ、ＷＬ１ｎ
＋１）が選択ゲートラインを構成し、ソースラインＳＬ
がソースラインを構成する。In this embodiment, the bit lines (BLn, BLn + 1) form the drain line,
The word lines (WL2n, WL2n + 1) form memory gate lines, and the word lines (WL1n, WL1n
+1) constitutes the select gate line, and the source line SL
Constitutes the source line.
【００５９】まず書き込む場合には、一括消去を行い分
極の向きを非書込状態としておく。つぎに、ワードライ
ンＷＬ１ｎに電路形成電圧としてＶｃｃ、ワードライン
ＷＬ,ＷＬ２ｎに分極電圧としてＶｃｃ、ビットライン
ＢＬｎ＋１に書き込み禁止電圧としてＶｃｃ、その他に
は、０Ｖを印加する。これにより、図２Ａに示すよう
に、選択セルＣ１１については、コントロールゲート電
極５および選択ゲート電極９に、ソース４およびドレイ
ン３の電位よりＶｃｃだけ高い電位が与えられる。した
がって、コントロールゲート電極５とＰウェル２間に電
界が発生し、強誘電体膜６は、マイナス方向（図２Ｂ参
照）に分極する。First, in the case of writing, collective erasing is performed to set the polarization direction to the non-writing state. Next, Vcc is applied to the word line WL1n as an electric path forming voltage, Vcc is applied to the word lines WL and WL2n as a polarization voltage, Vcc is applied to the bit line BLn + 1 as a write inhibit voltage, and 0V is applied to the others. As a result, as shown in FIG. 2A, in the selected cell C11, the control gate electrode 5 and the selection gate electrode 9 are applied with a potential higher than the potentials of the source 4 and the drain 3 by Vcc. Therefore, an electric field is generated between the control gate electrode 5 and the P well 2, and the ferroelectric film 6 is polarized in the negative direction (see FIG. 2B).
【００６０】一方、非選択セルであるセルＣ１２につい
て見てみると、ワードラインＷＬ１ｎにＶｃｃを印加す
ることにより、図２Ｃに示すように、選択ゲート電極９
にＶｃｃが印加される。したがって、チャネル領域１０
ｃはオン状態となる。ここで、ドレイン３には書き込み
禁止電圧としてＶｃｃが印加されており、さらにコント
ロールゲート電極５にＶｃｃが印加されていることか
ら、チャネル領域１０ｂにＶｃｃが転送される。このた
め、コントロールゲート電極５にＶｃｃが印加されてい
ても、コントロールゲート電極５とＰウェル２間に電位
差が生じない。したがって、強誘電体膜６は分極せず、
書き込み状態となることはない。On the other hand, looking at the cell C12 which is a non-selected cell, by applying Vcc to the word line WL1n, as shown in FIG. 2C, the selection gate electrode 9 is selected.
Is applied to Vcc. Therefore, the channel region 10
c is turned on. Here, since Vcc is applied to the drain 3 as a write inhibit voltage and Vcc is applied to the control gate electrode 5, Vcc is transferred to the channel region 10b. Therefore, even if Vcc is applied to the control gate electrode 5, no potential difference occurs between the control gate electrode 5 and the P well 2. Therefore, the ferroelectric film 6 is not polarized,
It is never written.
【００６１】なお、書き込みを防止する為、ビットライ
ンＢＬｎ＋１に印加されている書き込み禁止電圧Ｖｃｃ
（図４参照）については、セルＣ１１〜Ｃ１４のチャネ
ル領域１０ａがオフ状態であるので、コントロールゲー
ト電極５下のチャネル領域１０ｂにおいても保持され
る。The write inhibit voltage Vcc applied to the bit line BLn + 1 in order to prevent writing.
Regarding (see FIG. 4), since the channel regions 10 a of the cells C <b> 11 to C <b> 14 are in the off state, they are also held in the channel region 10 b below the control gate electrode 5.
【００６２】読み出しについては、次のようにして行
う。図４Ｂに示すように、ワードラインＷＬ１ｎにＶｃ
ｃ（電路形成電圧）、ソースラインＳＬにＶｃｃ（読み
出し電圧）、コントロールゲート電極５に０Ｖ（センス
電圧）、その他は０Ｖを印加し、ビットラインＢＬｎに
センスアンプを接続する。Reading is performed as follows. As shown in FIG. 4B, Vc is applied to the word line WL1n.
c (electric circuit forming voltage), Vcc (read voltage) to the source line SL, 0 V (sense voltage) to the control gate electrode 5, and 0 V to the others are applied, and the sense amplifier is connected to the bit line BLn.
【００６３】選択セルＣ１１については、ソースライン
ＳＬに読み出し電圧としてＶｃｃを印加することによ
り、図３Ａに示すようにチャネル領域１０ａがオン状態
となる。また、ワードラインＷＬ１ｎにＶｃｃを印加す
ることにより、選択ゲート電極９にＶｃｃが印加され、
チャネル領域１０ｃはオン状態となる。ここで、強誘電
体膜６がマイナス方向に分極していると（図２Ｂ参
照）、チャネル領域１０ｂはオン状態となる。すなわ
ち、チャネル領域１０ａ、１０ｂ、１０ｃともオン状態
となる。したがって、ソースラインＳＬとビットライン
ＢＬｎに電流が流れ、この電流をセンスアンプで検出す
ることができる。Regarding the selected cell C11, by applying Vcc as a read voltage to the source line SL, the channel region 10a is turned on as shown in FIG. 3A. Further, by applying Vcc to the word line WL1n, Vcc is applied to the select gate electrode 9,
The channel region 10c is turned on. Here, when the ferroelectric film 6 is polarized in the negative direction (see FIG. 2B), the channel region 10b is turned on. That is, the channel regions 10a, 10b, 10c are also turned on. Therefore, a current flows through the source line SL and the bit line BLn, and this current can be detected by the sense amplifier.
【００６４】これに対して、強誘電体膜６がプラス方向
に分極していると（図２Ｄ参照）、図３Ｂに示すように
チャネル領域１０ｂがオフ状態である。したがって、チ
ャネル領域１０ａ、１０ｃがオン状態であっても、ソー
スラインＳＬとビットラインＢＬｎ間に電流が流れな
い。On the other hand, when the ferroelectric film 6 is polarized in the positive direction (see FIG. 2D), the channel region 10b is in the off state as shown in FIG. 3B. Therefore, no current flows between the source line SL and the bit line BLn even when the channel regions 10a and 10c are in the ON state.
【００６５】非選択セルＣ１２については、仮にチャネ
ル領域１０ａ、１０ｂ、１０ｃ全てがオン状態であった
としても、センスアンプを接続しているのは、ビットラ
インＢＬｎであるから、誤って読み出されることはな
い。なおビットラインＢＬｎ＋１をオープンとしても、
同様である。Regarding the non-selected cell C12, even if all the channel regions 10a, 10b, and 10c are in the ON state, the sense amplifier is connected to the bit line BLn, so that it is erroneously read. There is no. Even if the bit line BLn + 1 is opened,
It is the same.
【００６６】その他の非選択セルＣ１３、Ｃ１４につい
て見てみると、ワードラインＷＬ２ｎに０Ｖが印加され
ていることから、チャネル領域１０ｃは、ともにオフ状
態である。したがって、ソースラインＳＬとビットライ
ンＢＬｎ間、ソースラインＳＬとビットラインＢＬｎ＋
１間に電流が流れない。Looking at the other non-selected cells C13 and C14, since 0V is applied to the word line WL2n, both the channel regions 10c are in the off state. Therefore, between the source line SL and the bit line BLn, between the source line SL and the bit line BLn +
No current flows between 1 and 2.
【００６７】このように、強誘電体不揮発性メモリ１を
マトリックス状に接続した場合でも、図４Ｂに示すよう
な電圧を印加することにより、選択セルのみに書き込む
こと、および読み出すことが可能となる。As described above, even when the ferroelectric non-volatile memories 1 are connected in a matrix, by applying a voltage as shown in FIG. 4B, writing and reading can be performed only in the selected cell. .
【００６８】なお、消去の際は、ワードラインＷＬ２
ｎ，ＷＬ２ｎ＋１に−Ｖｃｃを、その他には０Ｖを印加
する。これにより、強誘電体膜６の分極状態が反転し、
一括消去可能となる。When erasing, the word line WL2
-Vcc is applied to n and WL2n + 1, and 0V is applied to the others. As a result, the polarization state of the ferroelectric film 6 is reversed,
It becomes possible to erase all at once.
【００６９】以上述べたように、強誘電体不揮発性メモ
リ１においては、ソース電極２５が覆っているチャネル
領域１０ａは、書き込み時にはオフセット領域として機
能する。一方、読み出す際には、ソース電極２５に読み
出し電圧を印加することにより、チャネル領域１０ａを
オン状態とできるとともに、この電圧を書き込み状態の
有無を調べる検出電圧として利用することができる。As described above, in the ferroelectric non-volatile memory 1, the channel region 10a covered by the source electrode 25 functions as an offset region during writing. On the other hand, at the time of reading, by applying a read voltage to the source electrode 25, the channel region 10a can be turned on, and this voltage can be used as a detection voltage for checking whether or not there is a write state.
【００７０】［強誘電体不揮発性メモリ１の製造方法］
つぎに、強誘電体不揮発性メモリ１の製造方法を説明す
る。まず、図５Ａ（平面図）に示すように、ＬＯＣＯＳ
法によりフィールド酸化層１０１を形成し、素子分離を
行う。図５Ｂは、図５ＡのＩ−Ｉ断面であり、素子分離
領域の断面図である。素子分離領域は、フィールド酸化
層１０１が基板表面から突出するように形成されてい
る。[Method of Manufacturing Ferroelectric Nonvolatile Memory 1]
Next, a method for manufacturing the ferroelectric non-volatile memory 1 will be described. First, as shown in FIG. 5A (plan view), LOCOS
A field oxide layer 101 is formed by a method to separate elements. 5B is a cross-sectional view taken along the line I-I of FIG. 5A and is a cross-sectional view of the element isolation region. The element isolation region is formed so that the field oxide layer 101 projects from the substrate surface.
【００７１】次に、全面にＳｒＴｉＯ3（チタン酸スト
ロンチウム）からなる絶縁体層５６をスパッタリング法
により形成する。さらに、その上に、ＰＺＴから成る強
誘電体層６６をスパッタリング法により形成した後、熱
処理を行う。なお強誘電体層６６の形成はＭＯＣＶＤ
法，Ｓｏｌ−Ｇｅｌ（ゾルゲル）法等を用いてもよい。
絶縁体層５６の上に強誘電体層６６を形成した状態を図
５Ｃに示す。Next, an insulating layer 56 made of SrTiO 3 (strontium titanate) is formed on the entire surface by a sputtering method. Further, a ferroelectric layer 66 made of PZT is formed thereon by a sputtering method, and then heat treatment is performed. The ferroelectric layer 66 is formed by MOCVD.
Method, Sol-Gel (sol-gel) method or the like may be used.
FIG. 5C shows a state in which the ferroelectric layer 66 is formed on the insulating layer 56.
【００７２】その後、ポリサイドを堆積し、フォトレジ
ストによるパターンを形成した後、エッチングにより、
不要部分を取り除き、絶縁体膜２６、強誘電体膜６およ
びコントロールゲート電極５を形成する（図５Ｅ）。な
お、同図Ｅは、同図Ｄの線Ｘ−Ｘにおける断面図であ
る。After that, polycide is deposited, a pattern of photoresist is formed, and then etching is performed.
The unnecessary portion is removed and the insulator film 26, the ferroelectric film 6 and the control gate electrode 5 are formed (FIG. 5E). Note that FIG. E is a cross-sectional view taken along line XX of FIG.
【００７３】つぎに、１５ｎｍのシリコン酸化膜を酸化
形成した後、その上に、化学気相成長（ＣＶＤ）法を用
いてポリサイドを堆積し、フォトレジストによるパター
ンを形成した後、エッチングにより、不要部分を取り除
く。これにより、図６Ａに示すように、絶縁膜８および
選択ゲート電極９が形成される。Next, after a silicon oxide film of 15 nm is formed by oxidation, polycide is deposited thereon by the chemical vapor deposition (CVD) method to form a pattern of photoresist, and then etching is performed to eliminate the need. Remove the part. As a result, as shown in FIG. 6A, the insulating film 8 and the select gate electrode 9 are formed.
【００７４】つぎに、全面に、１５ｎｍの絶縁膜１８
（ＳｉＯ2）を希釈酸化により形成した後、図６Ｂに示
す様に、コントロールゲート電極５に隣接する基板表面
領域をレジスト２７によって覆う。この状態で、イオン
注入を行って、熱処理し、図６Ｃに示すように、ｎ+層
を形成する。Next, a 15 nm insulating film 18 is formed on the entire surface.
After (SiO 2 ) is formed by dilute oxidation, the substrate surface area adjacent to the control gate electrode 5 is covered with a resist 27 as shown in FIG. 6B. In this state, ion implantation is performed and heat treatment is performed to form an n + layer as shown in FIG. 6C.
【００７５】その後、ＣＶＤ法を用いて２５ｎｍのシリ
コン酸化膜７を形成する（図示せず）。ソース４領域を
露出するための開口を形成し、その上に、全面にポリサ
イドをデポジションした後、パターニングしてソース電
極２５を形成する（図１参照）。Then, a 25 nm silicon oxide film 7 is formed by the CVD method (not shown). An opening for exposing the source 4 region is formed, polycide is deposited on the entire surface, and then patterned to form a source electrode 25 (see FIG. 1).
【００７６】［強誘電体不揮発性メモリ８１の説明］図
７に、他の実施例である強誘電体不揮発性メモリ８１を
示す。強誘電体不揮発性メモリ８１においては、コント
ロールゲート電極５が選択ゲート電極９の１部を覆う様
に構成される点で、強誘電体不揮発性メモリ１と異な
る。これ以外の構造は、強誘電体不揮発性メモリ１と異
なるところはないので、説明は省略する。[Description of Ferroelectric Nonvolatile Memory 81] FIG. 7 shows a ferroelectric nonvolatile memory 81 as another embodiment. The ferroelectric non-volatile memory 81 differs from the ferroelectric non-volatile memory 1 in that the control gate electrode 5 is configured to cover a part of the selection gate electrode 9. The structure other than this is the same as that of the ferroelectric non-volatile memory 1, and the description thereof is omitted.
【００７７】強誘電体不揮発性メモリ８１の書き込み、
読み出しおよび消去動作原理についても、強誘電体不揮
発性メモリ１と同様なので説明は省略する。Writing to the ferroelectric non-volatile memory 81,
The read and erase operation principles are the same as those of the ferroelectric non-volatile memory 1, and the description thereof will be omitted.
【００７８】［強誘電体不揮発性メモリ８１の製造方
法］つぎに、強誘電体不揮発性メモリ８１の製造方法を
説明する。強誘電体不揮発性メモリ１の場合と同様に、
図８Ａ〜Ｂに示すように、ＬＯＣＯＳ法によりフィール
ド酸化層１０１を形成し、素子分離を行う。[Method for Manufacturing Ferroelectric Nonvolatile Memory 81] Next, a method for manufacturing the ferroelectric nonvolatile memory 81 will be described. Similar to the case of the ferroelectric non-volatile memory 1,
As shown in FIGS. 8A and 8B, the field oxide layer 101 is formed by the LOCOS method to perform element isolation.
【００７９】次に、図８Ｃに示すように、１５ｎｍのシ
リコン酸化膜８１を酸化形成する。その上にポリサイド
を成膜し、フォトレジストによるパターンを形成した
後、エッチングにより、不要部分を取り除く。これによ
り、絶縁膜８および選択ゲート電極９が形成される（図
８Ｄ、Ｅ）。なお、図８Ｅは、図８Ｄの線Ｘ−Ｘにおけ
る断面図である。Next, as shown in FIG. 8C, a 15 nm silicon oxide film 81 is formed by oxidation. A polycide film is formed thereon, a photoresist pattern is formed, and then unnecessary portions are removed by etching. As a result, the insulating film 8 and the selection gate electrode 9 are formed (FIGS. 8D and 8E). Note that FIG. 8E is a cross-sectional view taken along line XX of FIG. 8D.
【００８０】つぎに、全面にＳｒＴｉＯ3（チタン酸ス
トロンチウム）からなる絶縁体層５６をスパッタリング
法により形成する。さらに、その上に、ＰＺＴから成る
強誘電体層６６をスパッタリング法により形成した後、
熱処理を数時間行う。なお強誘電体層６６の形成方法は
強誘電体不揮発性メモリ１と同様、ＭＯＣＶＤ法，Ｓｏ
ｌ−Ｇｅｌ法等を用いてもよい。絶縁体層５６の上に強
誘電体層６６を形成した状態を図８Ｆに示す。Next, an insulator layer 56 made of SrTiO 3 (strontium titanate) is formed on the entire surface by a sputtering method. Further, after a ferroelectric layer 66 made of PZT is formed thereon by a sputtering method,
Heat treatment is carried out for several hours. The method of forming the ferroelectric layer 66 is the same as that of the ferroelectric non-volatile memory 1 such as MOCVD and So.
The l-Gel method or the like may be used. A state in which the ferroelectric layer 66 is formed on the insulator layer 56 is shown in FIG. 8F.
【００８１】その後、図９Ａに示すように、ポリサイド
５７を堆積させる。この状態から、選択ゲート電極９の
一部を覆うように、フォトレジストによるパターンを形
成した後、エッチングにより不要部分を取り除き、図９
Ｂ、Ｃに示すように、絶縁体膜２６、強誘電体膜６およ
びコントロールゲート電極５を形成する。なお、図９Ｃ
は、図９Ｂの線Ｘ−Ｘにおける断面図である。Thereafter, as shown in FIG. 9A, polycide 57 is deposited. From this state, a pattern of photoresist is formed so as to cover a part of the select gate electrode 9, and an unnecessary part is removed by etching.
As shown in B and C, the insulator film 26, the ferroelectric film 6 and the control gate electrode 5 are formed. Note that FIG. 9C
FIG. 9B is a sectional view taken along line XX of FIG. 9B.
【００８２】つぎに、図９Ｄに示す様に、全面に、１５
ｎｍの絶縁膜１８（ＳｉＯ2）を希釈酸化により形成す
る。つぎに、図１０Ａに示すように、コントロールゲー
ト電極５に隣接する基板表面領域をレジスト２７によっ
て覆う。この状態で、イオン注入を行って、熱処理し、
図１０Ｃに示すように、ｎ+層を形成する。Next, as shown in FIG. 9D, 15
An insulating film 18 (SiO 2 ) having a thickness of 20 nm is formed by dilute oxidation. Next, as shown in FIG. 10A, the substrate surface region adjacent to the control gate electrode 5 is covered with a resist 27. In this state, ion implantation is performed and heat treatment is performed.
As shown in FIG. 10C, an n + layer is formed.
【００８３】その後、ＣＶＤ法を用いて、２５ｎｍのシ
リコン酸化膜７を形成する（図示せず）。ソース４領域
を露出するための開口を形成し、その上に、全面にポリ
サイドをデポジションした後、パターニングしてソース
電極２５を形成する（図７参照）。Then, a 25 nm silicon oxide film 7 is formed by the CVD method (not shown). An opening for exposing the source 4 region is formed, polycide is deposited on the entire surface, and then patterned to form a source electrode 25 (see FIG. 7).
【００８４】なお、選択ゲート電極９およびコントロー
ルゲート電極５の形成工程において、アライメント許容
度および加工精度により、選択ゲート電極９およびコン
トロールゲート電極５の幅を小さくすることには限界が
ある。しかし、上記各実施例においては、コントロール
ゲート電極５と選択ゲート電極９は、たがいに絶縁状態
で、一方が他方の一部を覆っている。したがって、選択
ゲート電極９およびコントロールゲート電極５が形成さ
れる領域の合計寸法を、小さくすることができる。これ
により、よりセル面積の小さな強誘電体不揮発性メモリ
を提供することができる。In the process of forming the select gate electrode 9 and the control gate electrode 5, there is a limit in reducing the width of the select gate electrode 9 and the control gate electrode 5 depending on the alignment tolerance and the processing accuracy. However, in each of the above-mentioned embodiments, the control gate electrode 5 and the selection gate electrode 9 are insulated from each other, and one of them covers a part of the other. Therefore, the total size of the region where the select gate electrode 9 and the control gate electrode 5 are formed can be reduced. This makes it possible to provide a ferroelectric non-volatile memory having a smaller cell area.
【００８５】［他の応用例］なお、上記各実施例におい
ては、チャネル領域１０ａ上の絶縁膜１８をシリコン酸
化膜で構成しているが、チャネル領域１０ａを絶縁体膜
２６および強誘電体膜６で覆い、その上にソース電極２
５を形成してもよい。この場合は、絶縁体膜２６、およ
び強誘電体膜６にコントロールゲート電極５を形成する
際、チャネル領域１０ａ形成の分だけ残してコントロー
ルゲート電極５を形成することとなる。[Other Application Examples] In each of the above embodiments, the insulating film 18 on the channel region 10a is made of a silicon oxide film, but the channel region 10a is formed of the insulating film 26 and the ferroelectric film. Cover with 6 and source electrode 2 on top
5 may be formed. In this case, when the control gate electrode 5 is formed on the insulator film 26 and the ferroelectric film 6, the control gate electrode 5 is formed by leaving only the formation of the channel region 10a.
【００８６】なお、チャネル領域１０ａを、絶縁体膜２
６および強誘電体膜６で覆うのではなく、絶縁体膜２６
または強誘電体膜６のどちらか一方で覆うようにしても
よい。The channel region 10a is covered with the insulator film 2
6 and the ferroelectric film 6 and not the insulating film 26.
Alternatively, either one of the ferroelectric films 6 may be covered.
【００８７】また、上記各実施例では、絶縁体層56をス
パッタリング法により形成したが、メタルオルガニック
ＣＶＤ（ＭＯＣＶＤ）法等で行ってもよい。Although the insulator layer 56 is formed by the sputtering method in each of the above embodiments, it may be formed by the metal organic CVD (MOCVD) method or the like.
【００８８】なお、上記各実施例においては、絶縁体層
５６の材質としてＳｒＴｉＯ3を用いている。しかし、
比誘電率の高い物質であればどのようなものでもよく、
たとえば、ＭｇＡｌ2Ｏ4，ＳｒＦ2，ＴｉＯ2等を採用し
てもよい。とくに、これらは、後工程において、絶縁体
層５６の上に形成される強誘電体層６６との整合性もよ
いので、より容易に強誘電体層６６を形成することがで
きる。In each of the above embodiments, SrTiO 3 is used as the material of the insulating layer 56. But,
Any substance can be used as long as it has a high dielectric constant.
For example, MgAl 2 O 4 , SrF 2 , TiO 2 or the like may be adopted. In particular, these have good compatibility with the ferroelectric layer 66 formed on the insulator layer 56 in the later step, so that the ferroelectric layer 66 can be formed more easily.
【００８９】ところで、強誘電体層６６を形成する際、
熱処理がなされる。もし絶縁体層５６がなければ、この
ような熱処理より、ＰＺＴに含まれるＰｂ等が半導体基
板中へ拡散する等して、界面に表面準位等が生成され
る。これにより、デバイスの動作を妨げるという問題が
発生する。By the way, when forming the ferroelectric layer 66,
Heat treatment is performed. If the insulator layer 56 is not present, such heat treatment causes Pb or the like contained in PZT to diffuse into the semiconductor substrate, thereby generating a surface level or the like at the interface. This causes a problem of hindering the operation of the device.
【００９０】そこで、上記各実施例においては、強誘電
体層６６と基板表面との間に、絶縁体層５６を形成する
ようにしている。これにより、強誘電体層６６形成の際
に行なう熱処理によりＰＺＴに含まれるＰｂ等が半導体
基板中へ拡散することを防止でき、基板表面を保護する
ことができる。また、絶縁体層５６の方が、基板表面が
酸化処理することにより形成されるシリコン酸化膜より
も、誘電率が高いため、強誘電体膜６の分圧比を上げる
こともできる。Therefore, in each of the above embodiments, the insulating layer 56 is formed between the ferroelectric layer 66 and the substrate surface. As a result, it is possible to prevent Pb contained in PZT from diffusing into the semiconductor substrate due to the heat treatment performed when forming the ferroelectric layer 66, and protect the substrate surface. Further, since the insulating layer 56 has a higher dielectric constant than the silicon oxide film formed by oxidizing the substrate surface, the partial pressure ratio of the ferroelectric film 6 can be increased.
【００９１】なお、上記各実施例においては、強誘電体
膜６と基板表面との間に、比誘電率の高い絶縁体膜２６
を設けているが、強誘電体層６６形成の際で生ずる障害
から基板表面を保護できる絶縁物質であれば、どのよう
なものであってもよい。さらに、場合によっては基板表
面に強誘電体膜６を直接形成してもよい。In each of the above embodiments, the insulator film 26 having a high relative dielectric constant is provided between the ferroelectric film 6 and the substrate surface.
However, any insulating material can be used as long as it can protect the surface of the substrate from obstacles that may occur during the formation of the ferroelectric layer 66. Further, in some cases, the ferroelectric film 6 may be directly formed on the surface of the substrate.
【００９２】また、上記各実施例においては、強誘電性
物質としてＰＺＴ（チタン酸ジルコン酸鉛）を使用した
が、ＰｂＴｉＯ3、チタン酸バリウム、チタン酸ビスマ
ス、ＰＬＺＴ等の強誘電性を示す物質であれば、他の物
質を用いてもよい。さらに、ソフトライトの問題を避け
るため活性化電界の大きい物質を用いるとともに、活性
化電界が大きくなるように形成することが望ましい。Although PZT (lead zirconate titanate) is used as the ferroelectric substance in each of the above-described examples, substances exhibiting ferroelectricity such as PbTiO 3 , barium titanate, bismuth titanate and PLZT. If so, another substance may be used. Further, in order to avoid the problem of soft writing, it is desirable to use a material having a large activation electric field and to form so that the activation electric field becomes large.
【００９３】ここで、ソフトライトとは、書込時に、非
選択セルのコントロールゲート電極５にプログラム電圧
を印加するたびに、チャネル領域１０ｂ上の強誘電体膜
６の分極状態が少しずつ反転することをいう。ソフトラ
イトが繰り返されると、分極状態がついには完全に反転
し、そのセルのデータが誤ったデータとなってしまうお
それがある。Here, soft write means that the polarization state of the ferroelectric film 6 on the channel region 10b is gradually inverted every time a program voltage is applied to the control gate electrode 5 of a non-selected cell during writing. Say that. When the soft write is repeated, the polarization state may be completely inverted, and the data in the cell may be incorrect.
【００９４】なお、チャネル領域１０ｂをオン状態とす
るためのしきい値電圧（Ｖｔｈ）を強誘電体薄膜の抗電
圧より低く設定するとともに、非選択セルのコントロー
ルゲート電極５に、図１１Ｂに示すような立上がり波形
をなだらかにした電圧を与えるようにしてもよい。これ
により、非選択セルの強誘電体膜６が誤って書き込み状
態となることおよびソフトライトをより完全に防止する
ことができる。The threshold voltage (Vth) for turning on the channel region 10b is set lower than the coercive voltage of the ferroelectric thin film, and the control gate electrode 5 of the non-selected cell is shown in FIG. 11B. You may make it give the voltage which smoothed such a rising waveform. As a result, it is possible to more completely prevent the ferroelectric film 6 of the non-selected cell from being erroneously brought into the written state and soft writing.
【００９５】なぜなら、一般的に、強誘電体膜６は抗電
界に相当する電圧以上の電圧を印加した場合に急激に分
極が生じ、抗電界に相当する電圧でなければ、短時間の
間にはほとんど分極は起こらないという性質を有する
（図１２の強誘電体膜のＥ−Ｐヒステリシスループ参
照）。一方、コントロールゲート電極５に前記しきい値
電圧（Ｖｔｈ）以上の電圧を印加すると、チャネル領域
１０ｂはオン状態となる。ここで、隣接するチャネル領
域１０ｃがオン状態であれば、ドレイン３の電位とチャ
ネル領域１０ｂの電位が等しくなる。したがって、実質
的に強誘電体膜６に抗電界に相当する電圧が印加されな
いこととなるからである。Generally, the ferroelectric film 6 is rapidly polarized when a voltage equal to or higher than the voltage corresponding to the coercive electric field is applied. Has a property that almost no polarization occurs (see the E-P hysteresis loop of the ferroelectric film in FIG. 12). On the other hand, when a voltage higher than the threshold voltage (Vth) is applied to the control gate electrode 5, the channel region 10b is turned on. Here, if the adjacent channel region 10c is in the ON state, the potential of the drain 3 and the potential of the channel region 10b become equal. Therefore, substantially no voltage corresponding to the coercive electric field is applied to the ferroelectric film 6.
【００９６】このように、しきい値電圧を調整するとと
もに、立上がり波形をなだらかにした電圧を印加するこ
とにより、非選択セルにおいて、強誘電体膜６の分極状
態が反転するより早く、チャネル領域１０ｂをオン状態
とすることができ、誤書込およびソフトライトをより確
実に防止することができる。In this way, by adjusting the threshold voltage and applying a voltage with a smooth rising waveform, in the non-selected cells, the polarization state of the ferroelectric film 6 is reversed earlier than the channel region. 10b can be turned on, and erroneous writing and soft writing can be prevented more reliably.
【００９７】なお、上記各実施例においては、Ｎチャネ
ルトランジスタにて説明したが、Ｐチャネルトランジス
タに採用してもよい。In each of the above embodiments, the N-channel transistor is explained, but it may be adopted as a P-channel transistor.
【００９８】[0098]
【発明の効果】請求項１、請求項２、請求項３、請求項
４にかかる不揮発性半導体記憶装置またはその製造方法
においては、電路形成用制御電極または分極用制御電極
は、たがいに絶縁状態で、一方が他方の一部を覆ってい
る。したがって、分極用制御電極が形成される領域と電
路形成用制御電極が形成される領域の合計寸法をアライ
メント許容度および加工精度により決定される最小寸法
より、小さくすることができる。In the non-volatile semiconductor memory device or the method for manufacturing the same according to any one of claims 1, 2, 3, and 4, the control circuit for forming a circuit or the control electrode for polarization is insulated from each other. So, one covers part of the other. Therefore, the total size of the region where the polarization control electrode is formed and the region where the electric path formation control electrode is formed can be made smaller than the minimum size determined by the alignment tolerance and the processing accuracy.
【００９９】また、第１領域用電極は、前記第１の電路
形成可能領域および分極用制御電極と絶縁状態で、前記
第１の電路形成可能領域を覆う。したがって、第１領域
用電極に電圧を印加することより、第１の電路形成可能
領域の導通状態を変化させることができ、１セルにつき
１つの選択トランジスタを設けた不揮発性半導体記憶装
置を構成することができる。The first area electrode covers the first electric path formable area in an insulated state from the first electric path formable area and the polarization control electrode. Therefore, by applying a voltage to the first region electrode, the conduction state of the first electric path formable region can be changed, and a non-volatile semiconductor memory device having one selection transistor per cell is formed. be able to.
【０１００】そのため、読み取り後再書込が不要で、書
込動作が高速かつ書き換え可能な回数も多く、さらにセ
ル面積を縮小することができ、集積度を向上させた不揮
発性半導体記憶装置を提供することができる。Therefore, there is no need for rewriting after reading, the writing operation is fast, the number of times of rewriting is large, the cell area can be further reduced, and a non-volatile semiconductor memory device having an improved degree of integration is provided. can do.
【０１０１】請求項５、請求項６の不揮発性半導体記憶
装置の使用方法においては、書き込む場合には、書き込
み予定のメモリのメモリゲートラインに分極電圧を印加
するとともに、書き込みを防止したいメモリのドレイン
ラインに電圧を印加することにより、書き込みを防止し
たいメモリの強誘電体膜に分極電圧を印加しないように
し、読み出す場合には、読み出し予定のメモリのメモリ
ゲートラインにセンス電圧を印加し、読み出し予定の選
択ゲートラインに電路形成電圧を印加するとともに、ソ
ースラインに読み出し電圧を印加し、読み出し予定のド
レインラインに電流が流れるか否かを読み取る。In the method of using the non-volatile semiconductor memory device according to claims 5 and 6, when writing, a polarization voltage is applied to the memory gate line of the memory to be written and the drain of the memory for which writing is to be prevented. By applying a voltage to the line, the polarization voltage is not applied to the ferroelectric film of the memory whose writing is to be prevented, and when reading, the sense voltage is applied to the memory gate line of the memory to be read, and the reading is planned. A voltage is applied to the select gate line and a read voltage is applied to the source line to read whether or not a current flows in the drain line to be read.
【０１０２】したがって、前記不揮発性メモリをマトリ
ックス状に接続しても、誤書き込み、誤読み出しを防止
できる。これにより、セル面積を小さくでき、製造が容
易で、製造コストを低くすることができる不揮発性半導
体記憶装置を提供することができる。Therefore, even if the non-volatile memories are connected in a matrix, erroneous writing and erroneous reading can be prevented. Accordingly, it is possible to provide a nonvolatile semiconductor memory device that can reduce the cell area, can be easily manufactured, and can reduce the manufacturing cost.
【図１】強誘電体不揮発性メモリ１を示す構造図であ
る。FIG. 1 is a structural diagram showing a ferroelectric nonvolatile memory 1.
【図２】書込時における強誘電体不揮発性メモリ１を示
す図である。Ａ，Ｃは書込状態の空乏層の状態を示す図
である。Ａは選択セル、Ｃは非選択セルを示す。また、
Ｂ，Ｄは強誘電体膜６の分極状態を示す図であり、Ｂが
マイナス方向、Ｄがプラス方向に分極している状態を示
す。FIG. 2 is a diagram showing the ferroelectric non-volatile memory 1 at the time of writing. 8A and 8B are diagrams showing states of a depletion layer in a written state. A indicates a selected cell and C indicates a non-selected cell. Also,
B and D are diagrams showing the polarization state of the ferroelectric film 6, where B is the polarization in the minus direction and D is the polarization in the plus direction.
【図３】読み出し時における強誘電体不揮発性メモリ１
の各チャネル領域の状態を示す図である。Ａは書込状態
である場合、Ｂは非書込状態である。FIG. 3 is a ferroelectric non-volatile memory 1 at the time of reading.
It is a figure which shows the state of each channel region of. When A is a writing state, B is a non-writing state.
【図４】強誘電体不揮発性メモリ１の使用状態図であ
る。Ａは、マトリックス状に組合わせた等価回路図であ
り、Ｂは、各動作における電圧を表わした一例である。FIG. 4 is a usage state diagram of the ferroelectric nonvolatile memory 1. A is an equivalent circuit diagram combined in a matrix, and B is an example showing the voltage in each operation.
【図５】強誘電体不揮発性メモリ１の製造工程を示す図
である。FIG. 5 is a diagram showing a manufacturing process of the ferroelectric nonvolatile memory 1.
【図６】強誘電体不揮発性メモリ１の製造工程を示す図
である。FIG. 6 is a diagram showing a manufacturing process of the ferroelectric nonvolatile memory 1.
【図７】強誘電体不揮発性メモリ８１を示す構造図であ
る。7 is a structural diagram showing a ferroelectric nonvolatile memory 81. FIG.
【図８】強誘電体不揮発性メモリ８１の製造工程を示す
図である。FIG. 8 is a diagram showing a manufacturing process of the ferroelectric nonvolatile memory 81.
【図１０】強誘電体不揮発性メモリ８１の製造工程を示
す図である。FIG. 10 is a diagram showing a manufacturing process of the ferroelectric nonvolatile memory 81.
【図１１】書込時にコントロールゲート電極５に与える
パルス波形を示す図である。Ａは、方形パルス、Ｂはラ
ンプ形状パルスを示す図である。FIG. 11 is a diagram showing a pulse waveform applied to the control gate electrode 5 during writing. A is a square pulse and B is a ramp-shaped pulse.
【図１２】強誘電体のヒステリシスループを示す図であ
る。FIG. 12 is a diagram showing a hysteresis loop of a ferroelectric substance.
【図１３】従来の不揮発性メモリ４１を示す図である。FIG. 13 is a diagram showing a conventional nonvolatile memory 41.
【図１４】従来の不揮発性メモリ４１を複数組合わせた
等価回路を示す図である。FIG. 14 is a diagram showing an equivalent circuit in which a plurality of conventional nonvolatile memories 41 are combined.
【図１５】従来の不揮発性メモリ３０の等価回路を示す
図である。FIG. 15 is a diagram showing an equivalent circuit of a conventional nonvolatile memory 30.
【図１６】従来の不揮発性メモリ５０を示す図である。FIG. 16 is a diagram showing a conventional nonvolatile memory 50.
３・・・ドレイン ４・・・ソース ５・・・コントロールゲート電極 ６・・・強誘電体膜 ９・・・選択ゲート電極 １０ａ・・・チャネル領域 １０ｂ・・・チャネル領域 １０ｃ・・・チャネル領域 ２５・・・ソース電極 ２６・・・絶縁体膜 3 ... Drain 4 ... Source 5 ... Control gate electrode 6 ... Ferroelectric film 9 ... Select gate electrode 10a ... Channel region 10b ... Channel region 10c ... Channel region 25 ... Source electrode 26 ... Insulator film
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成６年３月１８日[Submission date] March 18, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図面の簡単な説明[Name of item to be corrected] Brief description of the drawing
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図面の簡単な説明】[Brief description of drawings]
【図１】強誘電体不揮発性メモリ１を示す構造図であ
る。FIG. 1 is a structural diagram showing a ferroelectric nonvolatile memory 1.
【図２】書込時における強誘電体不揮発性メモリ１を示
す図である。Ａ，Ｃは書込状態の空乏層の状態を示す図
である。Ａは選択セル、Ｃは非選択セルを示す。また、
Ｂ，Ｄは強誘電体膜６の分極状態を示す図であり、Ｂが
マイナス方向、Ｄがプラス方向に分極している状態を示
す。FIG. 2 is a diagram showing the ferroelectric non-volatile memory 1 at the time of writing. 8A and 8B are diagrams showing states of a depletion layer in a written state. A indicates a selected cell and C indicates a non-selected cell. Also,
B and D are diagrams showing the polarization state of the ferroelectric film 6, where B is the polarization in the minus direction and D is the polarization in the plus direction.
【図３】読み出し時における強誘電体不揮発性メモリ１
の各チャネル領域の状態を示す図である。Ａは書込状態
である場合、Ｂは非書込状態である。FIG. 3 is a ferroelectric non-volatile memory 1 at the time of reading.
It is a figure which shows the state of each channel region of. When A is a writing state, B is a non-writing state.
【図４】強誘電体不揮発性メモリ１の使用状態図であ
る。Ａは、マトリックス状に組合わせた等価回路図であ
り、Ｂは、各動作における電圧を表わした一例である。FIG. 4 is a usage state diagram of the ferroelectric nonvolatile memory 1. A is an equivalent circuit diagram combined in a matrix, and B is an example showing the voltage in each operation.
【図５】強誘電体不揮発性メモリ１の製造工程を示す図
である。FIG. 5 is a diagram showing a manufacturing process of the ferroelectric nonvolatile memory 1.
【図６】強誘電体不揮発性メモリ１の製造工程を示す図
である。FIG. 6 is a diagram showing a manufacturing process of the ferroelectric nonvolatile memory 1.
【図７】強誘電体不揮発性メモリ８１を示す構造図であ
る。7 is a structural diagram showing a ferroelectric nonvolatile memory 81. FIG.
【図８】強誘電体不揮発性メモリ８１の製造工程を示す
図である。 FIG. 8 is a diagram showing a manufacturing process of the ferroelectric nonvolatile memory 81.
【図９】強誘電体不揮発性メモリ８１の製造工程を示すFIG. 9 shows a manufacturing process of a ferroelectric nonvolatile memory 81.
図である。It is a figure.
【図１０】強誘電体不揮発性メモリ８１の製造工程を示
す図である。FIG. 10 is a diagram showing a manufacturing process of the ferroelectric nonvolatile memory 81.
【図１１】書込時にコントロールゲート電極５に与える
パルス波形を示す図である。Ａは、方形パルス、Ｂはラ
ンプ形状パルスを示す図である。FIG. 11 is a diagram showing a pulse waveform applied to the control gate electrode 5 during writing. A is a square pulse and B is a ramp-shaped pulse.
【図１２】強誘電体のヒステリシスループを示す図であ
る。FIG. 12 is a diagram showing a hysteresis loop of a ferroelectric substance.
【図１３】従来の不揮発性メモリ４１を示す図である。FIG. 13 is a diagram showing a conventional nonvolatile memory 41.
【図１４】従来の不揮発性メモリ４１を複数組合わせた
等価回路を示す図である。FIG. 14 is a diagram showing an equivalent circuit in which a plurality of conventional nonvolatile memories 41 are combined.
【図１５】従来の不揮発性メモリ３０の等価回路を示す
図である。FIG. 15 is a diagram showing an equivalent circuit of a conventional nonvolatile memory 30.
【図１６】従来の不揮発性メモリ５０を示す図である。FIG. 16 is a diagram showing a conventional nonvolatile memory 50.
【符号の説明】 ３・・・ドレイン ４・・・ソース ５・・・コントロールゲート電極 ６・・・強誘電体膜 ９・・・選択ゲート電極 １０ａ・・・チャネル領域 １０ｂ・・・チャネル領域 １０ｃ・・・チャネル領域 ２５・・・ソース電極 ２６・・・絶縁体膜[Explanation of reference numerals] 3 ... Drain 4 ... Source 5 ... Control gate electrode 6 ... Ferroelectric film 9 ... Select gate electrode 10a ... Channel region 10b ... Channel region 10c・ ・ ・ Channel region 25 ・ ・ ・ Source electrode 26 ・ ・ ・ Insulator film
Claims (6)
電路形成可能領域、 第３の電路形成可能領域に隣接して形成された第２領
域、 少なくとも第２の電路形成可能領域を覆う強誘電体膜、 強誘電体膜を介して第２の電路形成可能領域上に設けら
れた分極用制御電極、 第３の電路形成可能領域上に設けられる電路形成用制御
電極であって、分極用制御電極の一部を覆うとともに、
分極用制御電極および第３の電路形成可能領域と絶縁状
態で設けられた電路形成用制御電極、 前記第１の電路形成可能領域および分極用制御電極と絶
縁状態で、前記第１の電路形成可能領域を覆う第１領域
用の電極、 を備えたことを特徴とする不揮発性半導体記憶装置。1. A first region, a first, a second and a third electric path formable region which are sequentially formed adjacent to the first region, and a second which is formed adjacent to the third electric path formable region. Region, at least a ferroelectric film covering at least the second electric path formable region, a polarization control electrode provided on the second electric path formable region via the ferroelectric film, and on the third electric path formable region A control electrode for forming an electric path, which covers a part of the control electrode for polarization,
An electric path forming control electrode provided in an insulating state from a polarization control electrode and a third electric path forming area, and a first electric path forming in an insulating state from the first electric path forming area and the polarization control electrode A non-volatile semiconductor memory device, comprising: a first region electrode covering the region.
電路形成可能領域、 第３の電路形成可能領域に隣接して形成された第２領
域、 第３の電路形成可能領域上に設けられた電路形成用制御
電極、 少なくとも第２の電路形成可能領域を覆うとともに、電
路形成用制御電極の一部を覆う強誘電体膜、 電路形成用制御電極と絶縁状態で電路形成用制御電極の
一部を覆うとともに、強誘電体膜を介して第２の電路形
成可能領域上に設けられた分極用制御電極、 前記第１の電路形成可能領域および分極用制御電極と絶
縁状態で、前記第１の電路形成可能領域を覆う第１領域
用の電極、 を備えたことを特徴とする不揮発性半導体記憶装置。2. A first region, first, second, and third electric path formable regions that are sequentially formed adjacent to the first region, and second formed adjacent to the third electric path formable region. Region, a control electrode for electric path formation provided on the third electric path formable region, a ferroelectric film for covering at least the second electric path formable region and a part of the electric path formation control electrode, for electric path formation A polarization control electrode which covers a part of the electric path forming control electrode in an insulating state from the control electrode and is provided on the second electric path forming area via a ferroelectric film, the first electric path forming area And a first region electrode that covers the first electric path formable region in an insulated state from the polarization control electrode.
強誘電体膜および分極用制御電極を形成する工程、 分極用制御電極の下部の第１導電型領域表面を第２の電
路形成可能領域として、第２の電路形成可能領域に隣接
する２つの第１導電型領域を、第１および第３の電路形
成可能領域として、前記第３の電路形成可能領域上に、
分極用制御電極および第３の電路形成可能領域と絶縁状
態で、分極用制御電極の一部を覆う電路形成用制御電極
を形成する工程、 前記第３の電路形成可能領域に隣接する第１導電型領域
内に第２導電型の第１領域、および前記第１の電路形成
可能領域に隣接する第１導電型領域内に第２導電型の第
２領域を形成する工程、 第１の電路形成可能領域および分極用制御電極と絶縁状
態で、前記第１の電路形成可能領域を覆う第１領域用の
電極を形成する工程、 を備えたことを特徴とする不揮発性半導体記憶装置の製
造方法。3. A step of forming a ferroelectric film and a polarization control electrode on a part of the surface of the first conductivity type region of the semiconductor substrate, and a second electric path on the surface of the first conductivity type region below the polarization control electrode. As the formable region, two first conductivity type regions adjacent to the second electric path formable region are provided as the first and third electric path formable regions on the third electric path formable region,
Forming an electric path formation control electrode that covers a part of the polarization control electrode in an insulating state from the polarization control electrode and the third electric path formable area; first conductivity adjacent to the third electric path formable area; Forming a first region of the second conductivity type in the mold region and a second region of the second conductivity type in the first conductivity type region adjacent to the first electric path formable region; A method of manufacturing a nonvolatile semiconductor memory device, comprising the step of forming an electrode for the first region covering the first electric path formable region in an insulated state from the feasible region and the polarization control electrode.
電路形成用制御電極を形成する工程、 電路形成用制御電極の下部の第１導電型領域表面を第３
の電路形成可能領域として、第３の電路形成可能領域に
隣接する第１導電型領域のうち一方の第１導電型領域を
第２の電路形成可能領域として、第２の電路形成可能領
域の上に強誘電体膜を形成する工程、 前記強誘電体膜を介して第２の電路形成可能領域の上に
設けられた分極用制御電極であって、電路形成用制御電
極の一部を覆う分極用制御電極を形成する工程、 前記第２の電路形成可能領域を挟んで第３の電路形成可
能領域と対抗する第１導電型領域を第１の電路形成可能
領域として、前記第３の電路形成可能領域に隣接する第
１導電型領域内に第２導電型の第１領域、および前記第
１の電路形成可能領域に隣接する第１導電型領域内に第
２導電型の第２領域を形成する工程、 前記第１の電路形成可能領域および分極用制御電極と絶
縁状態で、前記第１の電路形成可能領域を覆う第１領域
用の電極を形成する工程、 を備えたことを特徴とする不揮発性半導体記憶装置の製
造方法。4. A step of forming an electric path forming control electrode on a part of a surface of the first conductivity type area of a semiconductor substrate, and a step of forming a surface of the first conductivity type area under the electric path forming control electrode with a third area.
As the second electric path formable area, one first conductivity type area of the first conductivity type areas adjacent to the third electric path formable area is used as the second electric path formable area. A step of forming a ferroelectric film on the polarization control electrode provided on the second electric path formable region via the ferroelectric film, the polarization control electrode covering a part of the electric path formation control electrode. Forming a control electrode for use in the third electric path formation, wherein a first conductivity type area that opposes the third electric path formable area with the second electric path formable area interposed therebetween is defined as the first electric path formable area. A second region of a second conductivity type in a first conductivity type region adjacent to the feasible region, and a second region of a second conductivity type in a first conductivity type region adjacent to the first electric path formable region. Insulating the first electric path formable region and the polarization control electrode In state, a method of manufacturing the nonvolatile semiconductor memory device characterized by comprising a step, of forming the first of the first electrode area covering the path-forming region.
路形成可能領域、 第３の電路形成可能領域に隣接して形成されたドレイ
ン、 少なくとも第２の電路形成可能領域を覆う強誘電体膜、 強誘電体膜上に設けられた分極用制御電極、 第３の電路形成可能領域上に設けられた電路形成用制御
電極であって、分極用制御電極の一部を覆うとともに分
極用制御電極と絶縁して設けられた電路形成用制御電
極、 前記第１の電路形成可能領域および分極用制御電極と絶
縁状態で、前記第１の電路形成可能領域を覆う第１領域
用の電極、 を備えた不揮発性メモリをマトリックス状に配置し、 同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各行ごとに設け、 同一列に配置された不揮発性メモリの分極用制御電極を
接続するメモリゲートラインを各列ごとに設け、 同一列に配置された不揮発性メモリの電路形成用制御電
極を接続する選択ゲートラインを各列ごとに設け、 全ての不揮発性メモリのソースを接続するソースライン
を設け、 書き込む場合には、書き込み予定のメモリのメモリゲー
トラインに分極電圧を印加するとともに、書き込みを防
止したいメモリのドレインラインに電圧を印加すること
により、書き込みを防止したいメモリの強誘電体膜に分
極電圧を印加しないようにし、 読み出す場合には、読み出し予定のメモリのメモリゲー
トラインにセンス電圧を印加し、読み出し予定の選択ゲ
ートラインに電路形成電圧を印加するとともに、ソース
ラインに読み出し電圧を印加し、読み出し予定のドレイ
ンラインに電流が流れるか否かを読み取ることを特徴と
する不揮発性半導体記憶装置の使用方法。5. A source, first, second and third electric path formable regions sequentially formed adjacent to the source, a drain formed adjacent to the third electric path formable region, at least a second A ferroelectric film covering the electric path formable region, a polarization control electrode provided on the ferroelectric film, and an electric path formation control electrode provided on the third electric path formable region, which is a polarization control electrode. An electric path forming control electrode which covers a part of the insulating layer and is insulated from the polarization controlling electrode, and the first electric path forming area is insulated from the first electric path forming area and the polarization controlling electrode. The non-volatile memory including the electrodes for the first region, which are covered, is arranged in a matrix, and a drain line for connecting the drains of the non-volatile memories arranged in the same row is provided in each row, and the non-volatile memory arranged in the same column. Memory polarization A memory gate line for connecting the control electrodes is provided for each column, and a select gate line for connecting the electric path forming control electrodes of the nonvolatile memories arranged in the same column is provided for each column. In the case of writing, the memory gate line of the memory to be written is applied with a source line to connect to it, and the voltage is applied to the drain line of the memory where writing is to be prevented, so that writing is prevented. When the reading is performed without applying the polarization voltage to the ferroelectric film of, the sense voltage is applied to the memory gate line of the memory to be read, the electric circuit forming voltage is applied to the select gate line to be read, and the source voltage is applied. Apply a read voltage to the line to see if current flows through the drain line that is to be read. Using the non-volatile semiconductor memory device characterized by reading.
路形成可能領域、 第３の電路形成可能領域に隣接して形成されたドレイ
ン、 第３の電路形成可能領域上に設けられた電路形成用制御
電極、 少なくとも第２の電路形成可能領域を覆うとともに、電
路形成用制御電極の一部を覆う強誘電体膜、 強誘電体膜上に設けられており、少なくとも第２の電路
形成可能領域を覆うとともに、電路形成用制御電極と絶
縁状態で、電路形成用制御電極の一部を覆う分極用制御
電極、 前記第１の電路形成可能領域および分極用制御電極と絶
縁状態で、前記第１の電路形成可能領域を覆う第１領域
用の電極、 を備えた不揮発性メモリをマトリックス状に配置し、 同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各行ごとに設け、 同一列に配置された不揮発性メモリの分極用制御電極を
接続するメモリゲートラインを各列ごとに設け、 同一列に配置された不揮発性メモリの電路形成用制御電
極を接続する選択ゲートラインを各列ごとに設け、 全ての不揮発性メモリのソースを接続するソースライン
を設け、 書き込む場合には、書き込み予定のメモリのメモリゲー
トラインに分極電圧を印加するとともに、書き込みを防
止したいメモリのドレインラインに電圧を印加すること
により、書き込みを防止したいメモリの強誘電体膜に分
極電圧を印加しないようにし、 読み出す場合には、読み出し予定のメモリのメモリゲー
トラインにセンス電圧を印加し、読み出し予定の選択ゲ
ートラインに電路形成電圧を印加するとともに、ソース
ラインに読み出し電圧を印加し、読み出し予定のドレイ
ンラインに電流が流れるか否かを読み取ることを特徴と
する不揮発性半導体記憶装置の使用方法。6. A source, first, second, and third electric path formable regions that are sequentially formed adjacent to the source, a drain formed adjacent to the third electric path formable region, and a third electric path. A control electrode for electric path formation provided on the formable region, a ferroelectric film that covers at least the second electric path formable region and a part of the control electrode for electric path formation, and a ferroelectric film provided on the ferroelectric film And a polarization control electrode that covers at least the second electric path formable region and a part of the electric path formation control electrode in an insulated state from the electric path formation control electrode, the first electric path formable region and the polarization control electrode. Non-volatile memories each including a first region electrode covering the first electric path formable region in an insulating state from a control electrode are arranged in a matrix, and drains of the non-volatile memories arranged in the same row are connected. Do drain la A memory gate line for connecting the polarization control electrodes of the non-volatile memory arranged in the same column is provided for each column, and the electric path forming control electrodes of the non-volatile memory arranged in the same column are provided. A select gate line to be connected is provided for each column, and a source line for connecting the sources of all nonvolatile memories is provided.When writing, a polarization voltage is applied to the memory gate line of the memory to be written and writing is performed. By applying a voltage to the drain line of the memory that you want to prevent, do not apply the polarization voltage to the ferroelectric film of the memory that you want to prevent writing, and when reading, apply the sense voltage to the memory gate line of the memory that you plan to read. Apply and apply the electric circuit forming voltage to the select gate line to be read, and read to the source line. Applying a pressure, the use of non-volatile semiconductor memory device characterized by reading whether or not a current flows to a drain line of the read schedule.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5065013A JPH06275846A (en) | 1993-03-24 | 1993-03-24 | Monvolatile semiconductor storage device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5065013A JPH06275846A (en) | 1993-03-24 | 1993-03-24 | Monvolatile semiconductor storage device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275846A true JPH06275846A (en) | 1994-09-30 |
Family
ID=13274676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5065013A Pending JPH06275846A (en) | 1993-03-24 | 1993-03-24 | Monvolatile semiconductor storage device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275846A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001033633A1 (en) * | 1999-10-29 | 2001-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and method of driving semiconductor memory |
-
1993
- 1993-03-24 JP JP5065013A patent/JPH06275846A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001033633A1 (en) * | 1999-10-29 | 2001-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and method of driving semiconductor memory |
| EP1154487A1 (en) * | 1999-10-29 | 2001-11-14 | Matsushita Electronics Corporation | Semiconductor memory and method of driving semiconductor memory |
| US6396095B1 (en) | 1999-10-29 | 2002-05-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and method of driving semiconductor memory |
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