JP3144599B2 - Semiconductor device, method of manufacturing the same, and method of using the same - Google Patents
Semiconductor device, method of manufacturing the same, and method of using the sameInfo
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置に関する
ものであり、特に不揮発性メモリの集積度向上に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to an improvement in the degree of integration of a nonvolatile memory.
【０００２】[0002]
【従来の技術】不揮発性メモリとしては、強誘電体トラ
ンジスタを用いたもの、強誘電体コンデンサを用いたも
の、Ｅ2ＰＲＯＭ等が知られている。2. Description of the Related Art As a nonvolatile memory, a memory using a ferroelectric transistor, a memory using a ferroelectric capacitor, and an E 2 PROM are known.
【０００３】［強誘電体トランジスタを用いた不揮発性
メモリ41の構造］特開平2-64993公報に開示されている
強誘電体トランジスタを用いた不揮発性メモリ４１を図
１０に示す。不揮発性メモリ４１は、Ｐ型の基板１２１
の表面の一部にＮ型のウェル領域１２２が形成されてい
る。ウェル領域１２２上の所定領域には、強誘電体材料
からなる強誘電体膜１２３を有している。強誘電体膜１
２３上には、導電性の材料からなるゲート電極１２４が
形成されている。ウェル領域１２２中のゲート膜１２３
下の両側部分に高濃度のＰ型の不純物拡散層からなるソ
ース領域１２５およびドレイン領域１２６が形成されて
いる。なお、ウェル領域１２２の電極領域（高濃度のＮ
型の不純物拡散層）１２７とソース領域１２５とは接続
されている。[Structure of Non-Volatile Memory 41 Using Ferroelectric Transistor] FIG. 10 shows a non-volatile memory 41 using a ferroelectric transistor disclosed in Japanese Patent Laid-Open No. 2-64993. The nonvolatile memory 41 includes a P-type substrate 121.
An N-type well region 122 is formed in a part of the surface of the substrate. A predetermined region on the well region 122 has a ferroelectric film 123 made of a ferroelectric material. Ferroelectric film 1
A gate electrode 124 made of a conductive material is formed on 23. Gate film 123 in well region 122
A source region 125 and a drain region 126 formed of a high-concentration P-type impurity diffusion layer are formed on both lower portions on the lower side. The electrode region of the well region 122 (high-concentration N
(Type impurity diffusion layer) 127 and source region 125 are connected.
【０００４】［不揮発性メモリ４１の動作原理］次に、
強誘電体ゲート膜１２３を有する不揮発性メモリ４１の
動作原理を図９の強誘電体物質のＥ−Ｐヒステリシスル
ープを参照しつつ説明する。同図において、縦軸は分極
Ｐを示し、横軸は電界Ｅを示す。[Operating principle of nonvolatile memory 41]
The principle of operation of the nonvolatile memory 41 having the ferroelectric gate film 123 will be described with reference to the EP hysteresis loop of the ferroelectric material in FIG. In the figure, the vertical axis indicates the polarization P, and the horizontal axis indicates the electric field E.
【０００５】図１０に示す不揮発性メモリ４１に書込む
場合、ゲート電極１２４に接地電位を与え、かつＮウェ
ル１２２に抗電圧より十分大きなプログラム電圧を印加
する。抗電圧とは、強誘電体物質の残留分極を取り除く
のに必要な電界Ｅｃを得る為の電圧をいう。この時、ゲ
ート電極１２４とＮウェル１２２間に発生する電界によ
って、強誘電体膜１２３は発生した電界の方向とほぼ同
じ方向に分極する（図９のＲ１参照）。すなわち、強誘
電体膜１２３は、図１１Ｃに示すように、ゲート電極１
２４側がプラスに、Ｎウェル１２２側がマイナスに分極
する。When writing data into the nonvolatile memory 41 shown in FIG. 10, a ground potential is applied to the gate electrode 124, and a program voltage sufficiently larger than the coercive voltage is applied to the N well 122. The coercive voltage is a voltage for obtaining an electric field Ec required for removing the residual polarization of the ferroelectric substance. At this time, the ferroelectric film 123 is polarized in substantially the same direction as the direction of the generated electric field by the electric field generated between the gate electrode 124 and the N well 122 (see R1 in FIG. 9). That is, as shown in FIG. 11C, the ferroelectric film 123
The side 24 is polarized positively, and the side of the N well 122 is polarized negatively.
【０００６】このような分極状態により、ゲート電極１
２４下部の半導体表面に反転層電荷および空乏層電荷か
らなる正電荷が誘起される。残留分極が十分に大きけれ
ば、反転層が形成され、ソース領域１２５とドレイン領
域１２６とは電気的に導通する（以下オン状態とい
う）。この状態を、以下書込状態という。なお、プログ
ラム電圧が遮断されても、分極状態はほぼそのままの状
態である（図９のＳ１）。一方、消去させる場合、書込
時とは反対に、Ｎウェル１２２に接地電位を与え、かつ
ゲート電極１２４に抗電圧より十分大きなプログラム電
圧を印加する。この時、ゲート電極１２４とＮウェル１
２２間に書込時とは反対方向の電界が発生する。従っ
て、この電界によって強誘電体膜１２３の分極状態が反
転する（図９のＰ１）。すなわち、強誘電体膜１２３
は、図１１Ｂに示すように、ゲート電極１２４側がマイ
ナスに、Ｎウェル１２２側がプラスに分極する（図９の
Ｑ１）。したがって、ゲート電極１２４下部の空乏層は
消滅し、負電荷が蓄積層として形成され、ソース領域１
２５とドレイン領域１２６とは電気的に絶縁される（以
下オフ状態という）。この状態を、非書込状態という。
なお、プログラム電圧が遮断されても、反転した分極状
態はほぼそのままの状態である。Due to such a polarization state, the gate electrode 1
A positive charge consisting of an inversion layer charge and a depletion layer charge is induced on the semiconductor surface underneath 24. If the remanent polarization is sufficiently large, an inversion layer is formed, and the source region 125 and the drain region 126 are electrically connected (hereinafter referred to as an ON state). This state is hereinafter referred to as a write state. Note that, even if the program voltage is cut off, the polarization state remains almost unchanged (S1 in FIG. 9). On the other hand, when erasing data, a ground potential is applied to N well 122 and a program voltage sufficiently larger than the coercive voltage is applied to gate electrode 124, as opposed to writing. At this time, the gate electrode 124 and the N well 1
An electric field is generated between 22 in the direction opposite to that in writing. Therefore, the polarization state of the ferroelectric film 123 is inverted by this electric field (P1 in FIG. 9). That is, the ferroelectric film 123
As shown in FIG. 11B, the gate electrode 124 is polarized negatively and the N well 122 is polarized positively (Q1 in FIG. 9). Therefore, the depletion layer below the gate electrode 124 disappears, and a negative charge is formed as an accumulation layer.
25 and the drain region 126 are electrically insulated (hereinafter referred to as an off state). This state is called a non-writing state.
Note that, even if the program voltage is cut off, the inverted polarization state remains almost unchanged.
【０００７】つぎに、不揮発性メモリ４１の読み出し動
作を説明する。強誘電体膜１２３が書込状態であれば、
チャネル形成領域１３０はオン状態であり、ドレイン１
２５の電位をソース１２６の電位より高くすることによ
り、ドレイン１２５とソース１２６間に電流が流れる。Next, the read operation of the nonvolatile memory 41 will be described. If the ferroelectric film 123 is in a writing state,
The channel formation region 130 is in the ON state, and the drain 1
By making the potential of 25 higher than the potential of source 126, current flows between drain 125 and source 126.
【０００８】これに対し、強誘電体膜１２３が非書込状
態であれば、チャネル形成領域１３０はオフ状態であ
る。したがって、ドレイン１２５の電位をソース１２６
の電位より高くしても、ドレイン１２５とソース１２６
間に電流が流れない。On the other hand, when the ferroelectric film 123 is in a non-writing state, the channel forming region 130 is in an off state. Therefore, the potential of the drain 125 is
Of the drain 125 and the source 126
No current flows between them.
【０００９】このように、不揮発性メモリ４１は、一旦
書き込み状態とすれば、たとえゲート電極１２４への電
圧供給を中止しても、書き込み状態は維持される。ま
た、書き込まれているか否かは、ソース１２６とドレイ
ン１２５の間に電流が流れるか否かによって判断するこ
とができる。As described above, once the nonvolatile memory 41 is in the write state, the write state is maintained even if the supply of the voltage to the gate electrode 124 is stopped. Whether or not data is written can be determined based on whether or not a current flows between the source 126 and the drain 125.
【００１０】［ＳＲＡＭとしての不揮発性メモリ４１の
動作］不揮発性メモリ４１は、ＳＲＡＭ（スタティック
ＲＡＭ）として使用される。不揮発性メモリ４１を複数
組合わせた回路の等価回路１５を図１１に示す。同図に
示すように、不揮発性メモリ４１は、左右に一つずつの
選択トランジスタを設けて使用される。書き込み又は読
み出しを希望するメモリ（以下選択セルという）以外の
メモリに書き込み又は読み出しをしてしまうことを防止
する為である。書き込みは、次のようにして行なわれ
る。第１のワード線ＷＬ１をＶｃｃ電位にしてトランジ
スタＴ１をオンにし、第２のワード線ＷＬ２をＶｓｓ電
位（接地電位）にしてトランジスタＴ２をオフにする。
また、不揮発性メモリ４１のゲート電極をＶｃｃ／２電
位にする。さらに、ビット線ＢＬからのデータを不揮発
性メモリ４１のソース・基板に印加する。これにより、
不揮発性メモリ４１はゲート・基板間にＶｃｃ／２電位
が印加されて強誘電体膜１２３（図１０参照）が所定の
分極状態になり、データの書込みが可能になる。[Operation of Non-Volatile Memory 41 as SRAM] The non-volatile memory 41 is used as an SRAM (static RAM). FIG. 11 shows an equivalent circuit 15 of a circuit in which a plurality of nonvolatile memories 41 are combined. As shown in the figure, the nonvolatile memory 41 is used by providing one selection transistor on each of the left and right sides. This is to prevent writing or reading in a memory other than the memory from which writing or reading is desired (hereinafter, referred to as a selected cell). Writing is performed as follows. The transistor T1 is turned on by setting the first word line WL1 to the potential Vcc, and the transistor T2 is turned off by setting the second word line WL2 to the potential Vss (ground potential).
Further, the gate electrode of the nonvolatile memory 41 is set to the potential of Vcc / 2. Further, the data from the bit line BL is applied to the source / substrate of the nonvolatile memory 41. This allows
In the nonvolatile memory 41, the Vcc / 2 potential is applied between the gate and the substrate, and the ferroelectric film 123 (see FIG. 10) is in a predetermined polarization state, so that data can be written.
【００１１】一方、読出し動作に際しては、第２のワー
ド線ＷＬ２をＶｃｃ電位にしてトランジスタＴ２をオン
にしておき、第１のワード線ＷＬ１をＶｃｃ電位にして
トランジスタＴ１をオンにする。ここで、あらかじめプ
リチャージ回路ＰＲによりビット線ＢＬ…をＶｃｃ／２
以上の電位にプリチャージしておく。これにより、不揮
発性メモリ４１が書込み状態であれば電流が流れ、この
不揮発性メモリ４１が接続されているビット線ＢＬの電
位が下がる。これに対して、不揮発性メモリ４１が非書
込み状態であれば電流が流れないので、この不揮発性メ
モリ４１が接続されているビット線ＢＬの電位は変わら
ない。このように、不揮発性メモリ４１が書込み状態か
非書込み状態かで、ビット線ＢＬの電位が変化する。こ
の電位変化を対応するセンスアンプＳＡにより検出・増
幅することでデータの読出しが可能になる。On the other hand, in the read operation, the transistor T2 is turned on by setting the second word line WL2 to the potential Vcc, and the transistor T1 is turned on by setting the first word line WL1 to the potential Vcc. Here, the bit lines BL... Are previously set to Vcc / 2 by the precharge circuit PR.
It is precharged to the above potential. Thus, when the nonvolatile memory 41 is in the write state, a current flows, and the potential of the bit line BL to which the nonvolatile memory 41 is connected drops. On the other hand, if the nonvolatile memory 41 is in the non-writing state, no current flows, so that the potential of the bit line BL to which the nonvolatile memory 41 is connected does not change. As described above, the potential of the bit line BL changes depending on whether the nonvolatile memory 41 is in the write state or the non-write state. The data can be read out by detecting and amplifying this potential change by the corresponding sense amplifier SA.
【００１２】このように、強誘電体膜を用いた不揮発性
メモリ４１においては、複数組合わせて使用する場合、
誤読み出しおよび誤書込を防止するため２種類のトラン
ジスタＴ１，Ｔ２を設けていた。As described above, in the nonvolatile memory 41 using a ferroelectric film, when a plurality of combinations are used,
Two types of transistors T1 and T2 are provided to prevent erroneous reading and erroneous writing.
【００１３】［強誘電体コンデンサを用いた不揮発性メ
モリ30の構造・動作］強誘電体コンデンサを用いた不揮
発性メモリ３０を図１２を用いて説明する。不揮発性メ
モリ３０は、スイッチングトランジスタ３１と強誘電体
コンデンサ３２を組合わせたものを１ユニットとして構
成されている。強誘電体コンデンサ３２は、強誘電体を
電極の間に挟んだコンデンサである。[Structure and Operation of Nonvolatile Memory 30 Using Ferroelectric Capacitor] A nonvolatile memory 30 using a ferroelectric capacitor will be described with reference to FIG. The nonvolatile memory 30 includes a combination of a switching transistor 31 and a ferroelectric capacitor 32 as one unit. The ferroelectric capacitor 32 is a capacitor having a ferroelectric material sandwiched between electrodes.
【００１４】不揮発性メモリ３０の書き込み、および読
み出し動作原理を図９の強誘電体のＥ−Ｐヒステリシス
ループを参照しつつ説明する。The write and read operation principles of the nonvolatile memory 30 will be described with reference to the ferroelectric EP hysteresis loop of FIG.
【００１５】不揮発性メモリ３０に「１」を書込む場
合、強誘電体コンデンサ３２の両電極間に、抗電圧以上
の負の電圧を印加する。負の電圧とは、この例において
は端子３４側を正、端子３５側を負とする。このような
負の電圧が印加されると、発生する電界によって強誘電
体は発生した電界の方向とほぼ同じ方向に分極する（図
９のＰ１）。この分極状態によって、不揮発性メモリ３
０に「１」が書込状態となる。なお、プログラム電圧が
遮断されても、分極状態はほぼそのままの状態である
（図９のＱ１）。When writing "1" to the nonvolatile memory 30, a negative voltage equal to or higher than the coercive voltage is applied between both electrodes of the ferroelectric capacitor 32. In this example, the negative voltage is positive on the terminal 34 side and negative on the terminal 35 side. When such a negative voltage is applied, the generated electric field causes the ferroelectric to be polarized in substantially the same direction as the direction of the generated electric field (P1 in FIG. 9). By this polarization state, the nonvolatile memory 3
"1" is written to "0". Note that, even if the program voltage is cut off, the polarization state is almost unchanged (Q1 in FIG. 9).
【００１６】一方、不揮発性メモリ３０に「０」を書込
む場合、強誘電体コンデンサ３２の両電極間に、抗電圧
以上の正の電圧を印加する。正の電圧とは、この例にお
いては端子３４側を負、端子３５側を正とする。このよ
うな正の電圧が印加されると、発生する電界によって、
強誘電体は発生した電界の方向とほぼ同じ方向に分極す
る（図９のＲ１）。このような分極状態によって、不揮
発性メモリ３０に「０」が書込状態となる。なお、プロ
グラム電圧が遮断されても、分極状態はほぼそのままの
状態である（図９のＳ１）。On the other hand, when writing "0" in the nonvolatile memory 30, a positive voltage equal to or higher than the coercive voltage is applied between both electrodes of the ferroelectric capacitor 32. In this example, the positive voltage is negative on the terminal 34 side and positive on the terminal 35 side. When such a positive voltage is applied, the generated electric field causes
The ferroelectric is polarized in a direction substantially the same as the direction of the generated electric field (R1 in FIG. 9). Due to such a polarization state, “0” is written into the nonvolatile memory 30. Note that, even if the program voltage is cut off, the polarization state remains almost unchanged (S1 in FIG. 9).
【００１７】読み出す場合には、強誘電体コンデンサ３
２の両端子間に正の電圧を印加し、蓄積電荷量の変化を
検出する。かりに、強誘電体コンデンサ３２に「１」が
書込まれていると、強誘電体の分極状態は、Ｓ１からＰ
１を経由してＱ１の位置まで変化する。すなわち、この
ような電圧の印加の前後で、強誘電体コンデンサ３２の
電荷蓄積量の変化は、Ｓ１とＱ１の差の分だけ生ずるこ
ととなる。一方、強誘電体コンデンサ３２に「０」が書
込まれていると、強誘電体の分極状態はＱ１である。し
たがって、上記のような電圧の印加の前後で、強誘電体
コンデンサ３２の電荷蓄積量はほとんど変化しない。こ
のような電荷蓄積量の変化の差を利用して、不揮発性メ
モリ３０に「１」が書込まれているか、「０」が書込ま
れているかを区別することができる。When reading, the ferroelectric capacitor 3
Then, a positive voltage is applied between the two terminals to detect a change in the accumulated charge amount. When "1" is written in the ferroelectric capacitor 32, the polarization state of the ferroelectric changes from S1 to P.
It changes to the position of Q1 via 1. That is, before and after the application of such a voltage, the amount of charge stored in the ferroelectric capacitor 32 changes by the difference between S1 and Q1. On the other hand, when “0” is written in the ferroelectric capacitor 32, the polarization state of the ferroelectric is Q1. Therefore, the charge storage amount of the ferroelectric capacitor 32 hardly changes before and after the application of the voltage as described above. By utilizing such a difference in the change in the amount of charge storage, it is possible to distinguish whether “1” or “0” is written in the nonvolatile memory 30.
【００１８】このように、不揮発性メモリ３０は、一旦
書き込み状態とすれば、たとえ強誘電体コンデンサ３２
に電圧の供給を中止しても、書き込み状態は維持され
る。また、書き込まれているデータ値は、強誘電体コン
デンサ３２に正の電圧を印加し、蓄積電荷量の変化を検
出することによって判断することができる。As described above, once the nonvolatile memory 30 is in the write state, even if the ferroelectric capacitor 32
Even if the supply of the voltage is stopped, the write state is maintained. The written data value can be determined by applying a positive voltage to the ferroelectric capacitor 32 and detecting a change in the amount of accumulated charge.
【００１９】［Ｅ2ＰＲＯＭメモリセル５０の構造・動
作］つぎに、他の従来例として、Ｅ2ＰＲＯＭメモリセ
ル５０を、図１３を用いて説明する。不揮発性メモリ５
０は、基板内に設けられたｐ形シリコンウエル２内にｎ
+形ドレイン１０２及びｎ+形ソース１０１が設けられて
いる。また、ｐ形シリコンウエル２上にシリコン酸化膜
108が設けられている。さらに、シリコン酸化膜１０８
上に導電体で構成されたフローティングゲート１１２、
シリコン酸化膜１１３、制御電極１１４が順に設けられ
ている。また、ドレイン１０２とフローティングゲート
１１２に挟まれたシリコン酸化膜１０８の一部１０８ａ
は、薄膜に（厚さ10nm程度）に形成されている。[Structure and Operation of E 2 PROM Memory Cell 50] Next, as another conventional example, an E 2 PROM memory cell 50 will be described with reference to FIG. Non-volatile memory 5
0 is n in the p-type silicon well 2 provided in the substrate.
A + type drain 102 and an n + type source 101 are provided. A silicon oxide film is formed on the p-type silicon well 2.
108 are provided. Further, the silicon oxide film 108
A floating gate 112 made of a conductor on the top,
A silicon oxide film 113 and a control electrode 114 are provided in this order. Also, a portion 108a of the silicon oxide film 108 sandwiched between the drain 102 and the floating gate 112
Is formed in a thin film (about 10 nm in thickness).
【００２０】上記の不揮発性メモリ５０に対する情報の
書込および消去について説明する。情報”１”を書込む
場合、制御電極１１４に２０Ｖ程度の高電圧を印加し、
かつドレイン１０２に接地電位を与える。制御電極１１
４とドレイン１０２間に発生する電界によって、ドレイ
ン１０２のいくつかの電子は、シリコン酸化膜の薄膜部
１０８ａをＦ−Ｎ（Fowler-Nordheim)トンネリングして
フローティングゲート１１２内に流入する。このように
電子が相当数流入することによって、制御電極１１４下
部には反転層が形成され、チャネル形成領域１１６にチ
ャネルが形成される（以下オン状態という）。この状態
を、書込状態という。The writing and erasing of information in the nonvolatile memory 50 will be described. When writing information "1", a high voltage of about 20 V is applied to the control electrode 114,
In addition, a ground potential is applied to the drain 102. Control electrode 11
Some electrons of the drain 102 flow into the floating gate 112 by FN (Fowler-Nordheim) tunneling through the thin film portion 108a of the silicon oxide film due to the electric field generated between the drain 4 and the drain 102. When a considerable number of electrons flow in this way, an inversion layer is formed below the control electrode 114, and a channel is formed in the channel formation region 116 (hereinafter, referred to as an ON state). This state is called a write state.
【００２１】一方、不揮発性メモリ５０に情報”０”を
記憶させる場合、フローティングゲート１１２に流入し
た電子をドレイン１０２に戻してやればよい。制御電極
１１４とドレイン１０２間に情報の書込時とは反対方向
の２０Ｖ程度の電圧を印加する。これにより、書込時と
は反対方向の電界が発生し、Ｆ−Ｎトンネリングにより
電子がドレイン１０２に注入される。このような電子の
流入によって、制御電極１１４下部の反転層が消滅し、
チャネル形成領域１１６のチャネルがカットされる（以
下オフ状態という）。この状態を、非書込状態という。On the other hand, when information "0" is stored in the nonvolatile memory 50, electrons flowing into the floating gate 112 may be returned to the drain 102. A voltage of about 20 V is applied between the control electrode 114 and the drain 102 in a direction opposite to that in writing information. As a result, an electric field is generated in a direction opposite to that in writing, and electrons are injected into the drain 102 by FN tunneling. Due to such inflow of electrons, the inversion layer below the control electrode 114 disappears,
The channel of the channel formation region 116 is cut (hereinafter, referred to as an off state). This state is called a non-writing state.
【００２２】次に、不揮発性メモリ５０における情報の
読み出し動作を説明する。もし、書込状態であれば、制
御電極１１４下部には反転層が形成され、チャネル形成
領域１１６にチャネルが形成されている。したがって、
ドレイン１０２の電位をソース１０１の電位より高くす
ることにより、ドレイン１０２とソース１０１間に電流
が流れる。Next, the operation of reading information from the nonvolatile memory 50 will be described. If it is in a writing state, an inversion layer is formed below the control electrode 114 and a channel is formed in the channel formation region 116. Therefore,
By setting the potential of the drain 102 higher than the potential of the source 101, current flows between the drain 102 and the source 101.
【００２３】これに対し、非書込状態であれば、制御電
極１１４下部の反転層が消滅し、チャネル形成領域１１
６のチャネルがカットされている。したがって、ドレイ
ン１０２の電位をソース１０１の電位より高くしても、
ドレイン１０２とソース１０１間に電流が流れない。On the other hand, in the non-writing state, the inversion layer below the control electrode 114 disappears, and the channel formation region 11
Six channels have been cut. Therefore, even if the potential of the drain 102 is higher than the potential of the source 101,
No current flows between the drain 102 and the source 101.
【００２４】[0024]
【発明が解決しようとする課題】しかしながら、上記の
ような不揮発性メモリ３０、４１、５０においては、次の
ような問題があった。However, the above-described nonvolatile memories 30, 41, and 50 have the following problems.
【００２５】図１２に示す不揮発性メモリ３０において
は、強誘電体コンデンサ３２に正の電圧を印加し、蓄積
電荷量の変化を検出することにより、読み出しを行な
う。すなわち、いわゆる破壊読み出しで読み出しを行な
う。したがって、強誘電体コンデンサ３２に「１」が書
込まれていた場合、読み取り後、再度「０」を書込む必
要があり、動作が複雑となる。In the nonvolatile memory 30 shown in FIG. 12, reading is performed by applying a positive voltage to the ferroelectric capacitor 32 and detecting a change in the amount of accumulated charge. That is, reading is performed by so-called destructive reading. Therefore, when "1" is written in the ferroelectric capacitor 32, "0" must be written again after reading, which complicates the operation.
【００２６】また、図１３に示す不揮発性メモリ５０に
おいては、シリコン酸化膜の薄膜部１０８ａから電子を
Ｆ−Ｎトンネリングさせることにより、書込を行う。し
かし、書込には相当数の電子を移動させる必要があり、
狭い領域である薄膜部１０８ａを通路として、相当数の
電子を移動させるには、時間がかかる。したがって、書
込速度が低速である（消去時も同様である）。さらに、
Ｆ−Ｎトンネリングさせる際に、電界ストレスによる疲
労により、薄膜部１０８ａが損傷し、書き換え可能な回
数を制限する。In the nonvolatile memory 50 shown in FIG. 13, writing is performed by FN tunneling of electrons from the thin film portion 108a of the silicon oxide film. However, writing requires moving a considerable number of electrons,
It takes time to move a considerable number of electrons using the thin film portion 108a, which is a narrow region, as a passage. Therefore, the writing speed is low (the same applies to erasing). further,
When FN tunneling is performed, the thin film portion 108a is damaged by fatigue due to electric field stress, and the number of rewritable times is limited.
【００２７】また、図１０に示す不揮発性メモリ４１に
おいては、誤書込、誤読み出し防止のため、１セルにつ
き２つの選択トランジスタが必要であった。したがっ
て、セル面積の縮小化に限界があった。In the nonvolatile memory 41 shown in FIG. 10, two select transistors are required for one cell in order to prevent erroneous writing and erroneous reading. Therefore, there is a limit in reducing the cell area.
【００２８】この発明は、上記のような問題点を解決
し、非破壊読み出しが可能な為読み取り後再書込が不要
で、書込動作が高速かつ書き換え可能な回数も多く、さ
らにセル面積を縮小することができ、集積度を向上させ
た強誘電体不揮発性メモリを提供することを目的とす
る。The present invention solves the above-mentioned problems. Non-destructive reading is possible, so that rewriting after reading is not necessary, the writing operation is fast, the number of times of rewriting is large, and the cell area is reduced. An object of the present invention is to provide a ferroelectric nonvolatile memory that can be reduced in size and has an improved degree of integration.
【００２９】[0029]
【課題を解決するための手段】請求項１にかかる半導体
装置は、第１領域、第１領域に隣接して順次形成された
第１，第２，第３の電路形成可能領域、第３の電路形成
可能領域に隣接して形成された第２領域、少なくとも第
２の電路形成可能領域を覆う強誘電体膜、強誘電体膜上
に設けられた分極用制御電極、第３の電路形成可能領域
上に設けられた電路形成用制御電極であって、分極用制
御電極の一部を覆うとともに分極用制御電極と絶縁して
設けられた電路形成用制御電極、第１の電路形成可能領
域上に、分極用制御電極の側壁に隣接して設けられ、第
１領域に読み出し電圧が印加された場合には、前記読み
出し電圧印加により生じた空乏層が前記第２の電路形成
可能領域に生じる空乏層とつながり、かつ、前記第２領
域に書き込み禁止電圧が印加された場合には、前記第１
領域に生じている空乏層が第２の電路形成可能領域に生
じる空乏層とつながらない程度の幅を有する絶縁性側
壁、を備えたことを特徴とする。According to a first aspect of the present invention, there is provided a semiconductor device comprising: a first region; first, second, and third regions in which the first and second electric paths can be formed adjacent to the first region; A second region formed adjacent to the circuit-formable region, a ferroelectric film covering at least the second circuit-formable region, a polarization control electrode provided on the ferroelectric film, a third circuit-formable A control electrode for forming a circuit provided on the region, the control electrode for forming a circuit provided to cover a part of the control electrode for polarization and insulated from the control electrode for polarization; A depletion layer provided adjacent to the side wall of the polarization control electrode and applied with a read voltage to the first region, a depletion layer generated by the application of the read voltage causes a depletion layer to be generated in the second electric path forming region. Layer and the second area
When the write inhibit voltage is applied to the region, the first
The depletion layer formed in the region is generated in the second circuit path forming region.
And an insulating side wall having a width that does not connect to the depletion layer .
【００３０】請求項２にかかる半導体装置は、電路形成
可能領域と強誘電体膜の間に絶縁膜を備えていることを
特徴とする。A semiconductor device according to a second aspect of the present invention is characterized in that an insulating film is provided between a region where an electric path can be formed and the ferroelectric film.
【００３１】請求項３にかかる半導体装置は、電路形成
可能領域と強誘電体膜の間に設けている絶縁膜は、基板
表面を酸化処理することにより形成されるシリコン酸化
膜よりも比誘電率の高い物質により構成されていること
を特徴とする。According to a third aspect of the present invention, in the semiconductor device, the insulating film provided between the region where the electric path can be formed and the ferroelectric film is formed on the substrate.
Silicon oxidation formed by oxidizing the surface
It is characterized by being composed of a substance having a higher dielectric constant than the film .
【００３２】請求項４にかかる半導体装置の製造方法
は、半導体基板上に強誘電体膜および分極用制御電極を
形成する第一の工程、分極用制御電極の片側側壁に第１
領域に読み出し電圧が印加された場合には、前記読み出
し電圧印加により生じた空乏層が前記第２の電路形成可
能領域に生じる空乏層とつながり、かつ、前記第２領域
に書き込み禁止電圧が印加された場合には、前記第１領
域に生じている空乏層が第２の電路形成可能領域に生じ
る空乏層とつながらない程度の幅を有する絶縁性側壁を
形成する第二の工程、分極用制御電極をはさんで絶縁性
側壁と対抗する側の半導体基板上に、分極用制御電極の
一部を覆うとともに分極用制御電極と絶縁して電路形成
用制御電極を形成する第三の工程、前記半導体基板内に
第１領域、および第２領域を形成する第四の工程、を備
えている。According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: a first step of forming a ferroelectric film and a polarization control electrode on a semiconductor substrate;
When a read voltage is applied to the region, a depletion layer generated by the application of the read voltage is connected to a depletion layer generated in the second path-formable region, and
When the write inhibit voltage is applied to the first region,
The depletion layer generated in the region is generated in the region where the second electric path can be formed.
A second step of forming an insulating side wall having a width that does not connect to the depletion layer , a part of the polarization control electrode is formed on the semiconductor substrate facing the insulating side wall with the polarization control electrode interposed therebetween. A third step of forming a control electrode for forming an electrical path by covering and insulating from the control electrode for polarization; and a fourth step of forming a first region and a second region in the semiconductor substrate.
【００３３】請求項５にかかる半導体装置の製造方法に
おいては、電路形成可能領域と強誘電体膜の間に絶縁膜
を形成する工程を備えたことを特徴とする。According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method further comprising the step of forming an insulating film between a region where an electric path can be formed and the ferroelectric film.
【００３４】請求項６にかかる半導体装置の製造方法に
おいては、電路形成可能領域と強誘電体膜の間に設けて
いる絶縁膜は、基板表面を酸化処理することにより形成
されるシリコン酸化膜よりも比誘電率の高い物質により
構成されていることを特徴とする。In the method of manufacturing a semiconductor device according to the sixth aspect, the insulating film provided between the region where the electric path can be formed and the ferroelectric film is formed by oxidizing the substrate surface.
And a material having a higher dielectric constant than the silicon oxide film to be formed.
【００３５】請求項７の不揮発性メモリの使用方法にお
いては、ソース、ソースに隣接して順次形成された第
１，第２，第３の電路形成可能領域、第３の電路形成可
能領域に隣接して形成されたドレイン、少なくとも第２
の電路形成可能領域を覆う強誘電体膜、強誘電体膜上に
設けられた分極用制御電極、第３の電路形成可能領域上
に設けられた電路形成用制御電極であって、分極用制御
電極の一部を覆うとともに分極用制御電極と絶縁して設
けられた電路形成用制御電極、第１の電路形成可能領域
上に、分極用制御電極の側壁に隣接して設けられ、第１
領域に読み出し電圧が印加された場合には、前記読み出
し電圧印加により生じた空乏層が前記第２の電路形成可
能領域に生じる空乏層とつながり、かつ、前記第２領域
に書き込み禁止電圧が印加された場合には、前記第１領
域に生じている空乏層が第２の電路形成可能領域に生じ
る空乏層とつながらない程度の幅を有する絶縁性側壁、
を備えた不揮発性メモリをマトリックス状に配置し、同
一行に配置された不揮発性メモリのドレインを接続する
ドレインラインを各行ごとに設け、同一列に配置された
不揮発性メモリの分極用制御電極を接続するメモリゲー
トラインを各列ごとに設け、同一列に配置された不揮発
性メモリの電路形成用制御電極を接続する選択ゲートラ
インを各列ごとに設け、全ての不揮発性メモリのソース
を接続するソースラインを設け、書き込む場合には、書
き込み予定のメモリのメモリゲートラインに分極電圧を
印加し、書き込み予定のメモリの選択ゲートラインに電
路形成電圧を印加するとともに、書き込みを防止したい
メモリのドレインラインに電圧を印加することにより、
書き込みを防止したいメモリの強誘電体膜に分極電圧を
印加しないようにし、読み出す場合には、読み出し予定
のメモリのメモリゲートラインにセンス電圧を印加し、
読み出し予定の選択ゲートラインに電路形成電圧を印加
するとともに、ソースラインに反転電圧を印加し、読み
出し予定のドレインラインに電流が流れるか否かを読み
取ることを特徴とする。In the method of using a non-volatile memory according to a seventh aspect of the present invention, the source, the first, the second, and the third circuit path formable regions sequentially formed adjacent to the source and the third circuit path formable region are adjacent to each other. Formed at least the second
A ferroelectric film covering the region where the electric path can be formed, a control electrode for polarization provided on the ferroelectric film, and a control electrode for forming the circuit provided on the third region where the electric path can be formed, wherein A control electrode for forming an electric path, which is provided to cover a part of the electrode and is insulated from the control electrode for polarization;
When a read voltage is applied to the region, a depletion layer generated by the application of the read voltage is connected to a depletion layer generated in the second path-formable region, and
When the write inhibit voltage is applied to the first region,
The depletion layer generated in the region is generated in the region where the second electric path can be formed.
An insulating sidewall having a width that does not connect to the depletion layer ,
Are arranged in a matrix, drain lines connecting the drains of the nonvolatile memories arranged in the same row are provided for each row, and the polarization control electrodes of the nonvolatile memories arranged in the same column are provided. A memory gate line to be connected is provided for each column, a select gate line for connecting a control electrode for forming an electric path of the nonvolatile memory arranged in the same column is provided for each column, and the sources of all the nonvolatile memories are connected. When a source line is provided and writing is performed, a polarization voltage is applied to a memory gate line of a memory to be written, an electric path forming voltage is applied to a selection gate line of the memory to be written, and a drain line of the memory to be prevented from being written. By applying a voltage to
Do not apply a polarization voltage to the ferroelectric film of the memory where writing is to be prevented, and when reading, apply a sense voltage to the memory gate line of the memory to be read,
It is characterized in that an electric circuit forming voltage is applied to a select gate line to be read, and an inversion voltage is applied to a source line to read whether or not a current flows to a drain line to be read.
【００３６】請求項８の不揮発性メモリの使用方法は、
第２の電路形成可能領域に電路を形成するためのしきい
値電圧を強誘電体薄膜の抗電圧より低く設定するととも
に、前記メモリーゲートラインに印加する分極電圧は、
時間の経過に伴って値が高くなるようになっていること
を特徴とする。The method of using the nonvolatile memory according to claim 8 is as follows.
The threshold voltage for forming a circuit in the second circuit-formable region is set lower than the coercive voltage of the ferroelectric thin film, and the polarization voltage applied to the memory gate line is:
It is characterized in that the value increases with the passage of time .
【００３７】[0037]
【作用】請求項１にかかる半導体装置および請求項４に
かかる半導体装置の製造方法においては、電路形成用制
御電極は、分極用制御電極の一部を覆うとともに分極用
制御電極と絶縁して第３の電路形成可能領域上に設けら
れている。したがって、分極用制御電極が形成される領
域と電路形成用制御電極が形成される領域の合計寸法を
アライメント許容度および加工精度により決定される最
小寸法より、小さくすることができる。In the semiconductor device according to the first aspect and the method for manufacturing a semiconductor device according to the fourth aspect, the control electrode for forming the electric path covers a part of the control electrode for polarization and is insulated from the control electrode for polarization. 3 are provided on the area where the electric path can be formed. Therefore, the total size of the region where the polarization control electrode is formed and the region where the electric path forming control electrode is formed can be made smaller than the minimum size determined by the alignment tolerance and the processing accuracy.
【００３８】また、第１領域に読み出し電圧が印加され
た場合には、前記読み出し電圧印加により生じた空乏層
が前記第２の電路形成可能領域に生じる空乏層とつなが
り、かつ、前記第２領域に書き込み禁止電圧が印加され
た場合には、前記第１領域に生じている空乏層が第２の
電路形成可能領域に生じる空乏層とつながらない程度の
幅を有する絶縁性側壁が、第１の電路形成可能領域上
に、分極用制御電極の側壁の側壁に隣接して設けられて
いる。このため、第１領域に読み出し電圧が印可された
場合には、第１の電路形成可能領域に電路が形成される
が、第１領域に読み出し電圧が印加されない場合には、
読み出し電圧による空乏層が生じないため、第１の電路
形成可能領域に電路が形成されない。したがって、絶縁
性側壁下部を、一種のオフセット領域として利用するこ
とができ、１セルにつき１つの選択トランジスタを設け
た半導体装置を構成することができる。Further, when a read voltage is applied to the first region, a depletion layer generated by the application of the read voltage is connected to a depletion layer generated in the second circuit path forming region, and the second region is depleted. Write inhibit voltage is applied to
In this case, the depletion layer generated in the first region is
An insulating sidewall having a width that does not connect to a depletion layer generated in the electrical path forming area is provided on the first electrical path forming area adjacent to the sidewall of the polarization control electrode. For this reason, when a read voltage is applied to the first area, an electric circuit is formed in the first electric circuit formable area, but when the read voltage is not applied to the first area,
Since a depletion layer does not occur due to the read voltage, no electric circuit is formed in the first electric circuit formable region. Therefore, the lower part of the insulating side wall can be used as a kind of offset region, and a semiconductor device provided with one selection transistor per cell can be configured.
【００３９】請求項２にかかる強誘電体不揮発性メモリ
および請求項５にかかる強誘電体不揮発性メモリの製造
方法においては、電路形成可能領域と強誘電体膜の間に
絶縁膜を設けている。したがって、絶縁膜の上に強誘電
体膜を形成する際の発生する障害から、電路形成可能領
域を保護することができる。In the ferroelectric nonvolatile memory according to the second aspect and the method for manufacturing the ferroelectric nonvolatile memory according to the fifth aspect, an insulating film is provided between the region where the electric path can be formed and the ferroelectric film. . Therefore, it is possible to protect the region where the electric path can be formed from the trouble that occurs when the ferroelectric film is formed on the insulating film.
【００４０】請求項３にかかる強誘電体不揮発性メモリ
および請求項６にかかる強誘電体不揮発性メモリの製造
方法においては、電路形成可能領域と強誘電体膜の間に
設けている絶縁膜は、基板表面を酸化処理することによ
り形成されるシリコン酸化膜よりも比誘電率の高い物質
により構成されている。したがって、分極用制御電極に
電圧を印加した場合に、強誘電体膜の分圧比を上げるこ
とができる。請求項７の不揮発性メモリの使用方法にお
いては、書き込む場合には、書き込み予定のメモリのメ
モリゲートラインに分極電圧を印加し、書き込み予定の
メモリの選択ゲートラインに電路形成電圧を印加すると
ともに、書き込みを防止したいメモリのドレインライン
に電圧を印加することにより、書き込みを防止したいメ
モリの強誘電体膜に分極電圧を印加しないようにし、読
み出す場合には、読み出し予定のメモリのメモリゲート
ラインにセンス電圧を印加し、読み出し予定の選択ゲー
トラインに電路形成電圧を印加するとともに、ソースラ
インに反転電圧を印加し、読み出し予定のドレインライ
ンに電流が流れるか否かを読み取る。In the ferroelectric nonvolatile memory according to the third aspect and the method for manufacturing a ferroelectric nonvolatile memory according to the sixth aspect, the insulating film provided between the region where the electric path can be formed and the ferroelectric film is By oxidizing the substrate surface
It is made of a material having a higher dielectric constant than the silicon oxide film formed . Therefore, when a voltage is applied to the polarization control electrode, the voltage division ratio of the ferroelectric film can be increased. In the method of using the nonvolatile memory according to the seventh aspect, when writing, a polarization voltage is applied to a memory gate line of the memory to be written , and
When a circuit forming voltage is applied to the select gate line of the memory
In both cases, a voltage is applied to the drain line of the memory for which writing is to be prevented, so that no polarization voltage is applied to the ferroelectric film of the memory for which writing is to be prevented. A sense voltage is applied to the selected gate line to be read, an electric circuit forming voltage is applied to the selected gate line, and an inversion voltage is applied to the source line to read whether a current flows through the drain line to be read.
【００４１】したがって、不揮発性メモリをマトリック
ス状に接続しても、誤書き込み、誤読み出しを防止でき
る。Therefore, even if the nonvolatile memories are connected in a matrix, erroneous writing and erroneous reading can be prevented.
【００４２】請求項８の不揮発性メモリの使用方法は、
第２の電路形成可能領域に電路を形成するためのしきい
値電圧を強誘電体薄膜の抗電圧より低く設定するととも
に、前記メモリーゲートラインに印加する分極電圧は、
時間の経過に伴って値が高くなるようになっている。し
たがって、非選択セルについて、抗電界に相当する電圧
が強誘電体膜にかかる前に、分極用制御電極下部の電路
形成可能領域に電路を形成することができる。The method of using the nonvolatile memory according to claim 8 is as follows.
The threshold voltage for forming a circuit in the second circuit-formable region is set lower than the coercive voltage of the ferroelectric thin film, and the polarization voltage applied to the memory gate line is:
The value increases over time . Therefore, for a non-selected cell, before a voltage corresponding to the coercive electric field is applied to the ferroelectric film, an electric path can be formed in the electric-path-formable region below the polarization control electrode.
【００４３】[0043]
【実施例】［強誘電体不揮発性メモリ１の構造］本発明
の一実施例を図面に基づいて説明する。まず、図１に、
本発明の一実施例による強誘電体不揮発性メモリ１を示
す。強誘電体不揮発性メモリ１は、同図に示すように、
Ｐウェル２内に、第１領域であるソース４、および第２
領域であるドレイン３が形成されている。ドレイン３、
ソース４ともｎ+層である。ドレイン３、ソース４の間
には、第１の電路形成可能領域であるオフセット領域２
０ａ、第２の電路形成可能領域であるチャネル形成領域
１０ｂ、および第３の電路形成可能領域であるチャネル
形成領域１０ｃが形成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS [Structure of ferroelectric nonvolatile memory 1] An embodiment of the present invention will be described with reference to the drawings. First, in FIG.
1 shows a ferroelectric nonvolatile memory 1 according to an embodiment of the present invention. As shown in FIG.
A source 4 as a first region and a second
A drain 3, which is a region, is formed. Drain 3,
Source 4 is also an n + layer. Between the drain 3 and the source 4, an offset region 2 which is a region where a first electric path can be formed
0a, a channel forming region 10b which is a second electric path forming area, and a channel forming area 10c which is a third electric path forming area.
【００４４】チャネル形成領域１０ｂは、比誘電率の高
い物質で構成された絶縁体膜26で覆われている。さら
に、絶縁体膜２６は、強誘電体材料であるＰＺＴからな
る強誘電体膜６で覆われている。強誘電体膜６の上部に
は、分極用制御電極であるコントロールゲート電極５が
設けられている。The channel forming region 10b is covered with an insulator film 26 made of a substance having a high relative dielectric constant. Further, the insulator film 26 is covered with a ferroelectric film 6 made of PZT, which is a ferroelectric material. Above the ferroelectric film 6, a control gate electrode 5, which is a control electrode for polarization, is provided.
【００４５】チャネル形成領域１０ｃは、絶縁膜８で覆
われている。絶縁膜８の上には電路形成用制御電極であ
る選択ゲート電極９が設けられている。絶縁膜８および
選択ゲート電極９はコントロールゲート電極５の一部も
覆うように形成されている。なお、選択ゲート電極９と
コントロールゲート電極５とは、絶縁膜８によって絶縁
されている。The channel forming region 10c is covered with the insulating film 8. On the insulating film 8, a select gate electrode 9 which is a control electrode for forming an electric path is provided. The insulating film 8 and the select gate electrode 9 are formed so as to cover a part of the control gate electrode 5. Note that the select gate electrode 9 and the control gate electrode 5 are insulated by the insulating film 8.
【００４６】オフセット領域２０ａの上部には、絶縁側
壁である絶縁性サイドウォール２３が設けられている。
本実施例においては、絶縁性サイドウォール２３を酸化
シリコンで構成した。コントロールゲート電極５と絶縁
性サイドウォール２３は、同図に示すように隣接してい
る。絶縁性サイドウォール２３、コントロールゲート電
極５、および選択ゲート電極９は、保護膜である層間膜
２４で覆われている。層間膜２４上には、アルミニウム
膜であるビットライン２９が設けられており、マトリッ
クス接続に必要な各ドレイン３を接続する。An insulating side wall 23 as an insulating side wall is provided above the offset region 20a.
In this embodiment, the insulating side wall 23 is made of silicon oxide. The control gate electrode 5 and the insulating sidewall 23 are adjacent to each other as shown in FIG. The insulating sidewall 23, the control gate electrode 5, and the select gate electrode 9 are covered with an interlayer film 24 as a protective film. A bit line 29, which is an aluminum film, is provided on the interlayer film 24, and connects each drain 3 necessary for matrix connection.
【００４７】［強誘電体不揮発性メモリ１の動作原理］
強誘電体不揮発性メモリ１の書き込み、および消去動作
原理を説明する。強誘電体不揮発性メモリ１に書込む場
合、Ｐウェル２に接地電位を与え、かつコントロールゲ
ート電極５に抗電圧より十分大きなプログラム電圧を印
加する。この時、コントロールゲート電極５とＰウェル
２間に発生する電界によって、図２Ｂに示すように分極
する（以下マイナス方向の分極という）。これにより、
コントロールゲート電極５下部は空乏化する。この状態
を書込状態という。なお、プログラム電圧が遮断されて
も、分極状態は、ほぼそのままの状態である。[Operation Principle of Ferroelectric Nonvolatile Memory 1]
The write and erase operation principles of the ferroelectric nonvolatile memory 1 will be described. When writing to the ferroelectric nonvolatile memory 1, a ground potential is applied to the P well 2 and a program voltage sufficiently higher than the coercive voltage is applied to the control gate electrode 5. At this time, an electric field generated between the control gate electrode 5 and the P well 2 causes polarization as shown in FIG. 2B (hereinafter referred to as negative polarization). This allows
The lower part of the control gate electrode 5 is depleted. This state is called a write state. Note that even if the program voltage is cut off, the polarization state remains almost unchanged.
【００４８】一方、消去させる場合には、書込時とは反
対に、コントロールゲート電極５に接地電位を与え、か
つＰウェル２に抗電圧より十分大きなプログラム電圧を
印加する。この時、コントロールゲート電極５とＰウェ
ル２間に、書込時とは反対方向の電界が発生する。従っ
て、この電界によって強誘電体膜６が図２Ｄに示すよう
に分極する（以下プラス方向の分極という）。なお、プ
ログラム電圧が遮断されても、反転した分極状態は維持
される。On the other hand, when erasing data, a ground potential is applied to the control gate electrode 5 and a program voltage sufficiently higher than the coercive voltage is applied to the P well 2, as opposed to the time of writing. At this time, an electric field is generated between the control gate electrode 5 and the P well 2 in a direction opposite to that in writing. Accordingly, the ferroelectric film 6 is polarized by the electric field as shown in FIG. 2D (hereinafter referred to as "positive polarization"). Note that the inverted polarization state is maintained even if the program voltage is cut off.
【００４９】つぎに、強誘電体不揮発性メモリ１の読み
出し動作を説明する。選択ゲート電極９に、しきい値を
越える電圧を印加する。これにより、選択ゲート電極９
の下部には反転層が形成される。なお、本明細書におい
ては、電路形成用制御電極下部の電路形成領域に電路を
形成できる電圧を電路形成電圧という。さらに、ソース
４にＰウェル２より高い読み出し電圧を印加する。これ
により、ソース４とＰウェル２間の空乏層が拡大する。
なおＰウェル２およびドレイン３には、接地電圧を印加
する。Next, the reading operation of the ferroelectric nonvolatile memory 1 will be described. A voltage exceeding the threshold is applied to the select gate electrode 9. Thereby, the select gate electrode 9
Is formed under the layer. In this specification, a voltage at which an electric circuit can be formed in the electric circuit forming region below the electric circuit forming control electrode is referred to as an electric circuit forming voltage. Further, a read voltage higher than that of the P well 2 is applied to the source 4. As a result, the depletion layer between source 4 and P well 2 expands.
A ground voltage is applied to the P well 2 and the drain 3.
【００５０】ここで、強誘電体膜６がマイナス方向に分
極していれば（図２Ｂ参照）、コントロールゲート電極
５下部は空乏化する。したがって、ソース４とＰウェル
２間の空乏層、コントロールゲート電極５下部の空乏
層、および選択ゲート電極９下部の空乏層がつながり、
オフセット領域２０ａ,チャネル形成領域１０ｂ,１０ｃ
すべてがオン状態となる。ここで、ソース４の電位はド
レイン３の電位より高いので、ソース４とドレイン３間
に電流が流れる。Here, if the ferroelectric film 6 is polarized in the negative direction (see FIG. 2B), the lower part of the control gate electrode 5 is depleted. Therefore, a depletion layer between source 4 and P well 2, a depletion layer below control gate electrode 5, and a depletion layer below select gate electrode 9 are connected,
Offset region 20a, channel forming regions 10b, 10c
Everything goes on. Here, since the potential of the source 4 is higher than the potential of the drain 3, a current flows between the source 4 and the drain 3.
【００５１】このように、読み出す際に、ソース４に読
み出し電圧を印加することにより、オフセット領域２０
ａの空乏層が拡大するとともに、この電圧を書き込み状
態の有無を調べる検出電圧として利用することができ
る。As described above, by applying a read voltage to the source 4 at the time of reading, the offset region 20 can be read.
As the depletion layer of a expands, this voltage can be used as a detection voltage for checking the presence or absence of a write state.
【００５２】これに対し、強誘電体膜６が、プラス方向
に分極していると（図２Ｄ参照）、コントロールゲート
電極５下部は、空乏化しない。したがって、ソース４と
Ｐウェル２間の空乏層と選択ゲート電極９下部の空乏層
がつながらず、ソース４の電位をドレイン３の電位より
高くしても、ソース４とドレイン３間には電流が流れな
い。On the other hand, when the ferroelectric film 6 is polarized in the plus direction (see FIG. 2D), the lower part of the control gate electrode 5 is not depleted. Therefore, even if the depletion layer between the source 4 and the P well 2 is not connected to the depletion layer below the select gate electrode 9, even if the potential of the source 4 is higher than the potential of the drain 3, a current flows between the source 4 and the drain 3. Not flowing.
【００５３】なお、ソース４とＰウェル２間の空乏層と
コントロールゲート電極５下部の空乏層をつなげること
ができる電圧を読み出し電圧という。A voltage that can connect the depletion layer between the source 4 and the P well 2 to the depletion layer below the control gate electrode 5 is called a read voltage.
【００５４】このように、強誘電体不揮発性メモリ１
は、一旦書き込み状態とすれば、たとえコントロールゲ
ート電極５に電圧の供給を中止しても、書き込み状態は
維持される。また、書き込まれているか否かは、チャネ
ル形成領域１０ｃをオン状態とするとともに、ソース４
に読み出し電圧を印加することにより、オフセット領域
２０ａをオン状態とし、ソース４とドレイン３の間に電
流が流れるか否かによって判断することができる。As described above, the ferroelectric nonvolatile memory 1
Once the write state is established, the write state is maintained even if the supply of voltage to the control gate electrode 5 is stopped. Whether the data is written or not is determined by turning on the channel formation region 10c and determining whether the source 4
, The offset region 20a is turned on, and it can be determined whether or not a current flows between the source 4 and the drain 3.
【００５５】消去の場合は、Ｐウェル２にコントロール
ゲート電極５より高い電位を印加する。これにより、強
誘電体膜６の分極状態が反転し、書き込み状態を解除で
きる。In the case of erasing, a potential higher than the control gate electrode 5 is applied to the P well 2. Thereby, the polarization state of the ferroelectric film 6 is inverted, and the written state can be released.
【００５６】［マトリックス状に接続された強誘電体不
揮発性メモリ１の動作］上記、強誘電体不揮発性メモリ
１は、マトリックス状に接続されて使用される。強誘電
体不揮発性メモリ１を複数組合わせたマトリックス回路
の等価回路２１を図４Ａに示す。ここで、同図に示すよ
うにマトリックス状に組合わせた場合、行方向、列方向
に各コントロールゲート電極５、選択ゲート電極９、ド
レイン３が各々接続されており、さらに、全てのソース
４が接続されている。したがって、非選択セルに書き込
み、または、読み出しをしてしまうおそれがある。そこ
で、等価回路２１においては、次に述べるようにして、
確実に選択セルと非選択セルを区別できるようにしてい
る。[Operation of Ferroelectric Nonvolatile Memory 1 Connected in a Matrix] The ferroelectric nonvolatile memory 1 described above is used connected in a matrix. FIG. 4A shows an equivalent circuit 21 of a matrix circuit in which a plurality of ferroelectric nonvolatile memories 1 are combined. Here, when they are combined in a matrix as shown in the figure, each control gate electrode 5, selection gate electrode 9, and drain 3 are connected in the row direction and the column direction, respectively. It is connected. Therefore, there is a possibility that writing or reading is performed on the non-selected cells. Therefore, in the equivalent circuit 21, as described below,
This ensures that the selected cell and the non-selected cell can be distinguished.
【００５７】同図Ｂに、セルＣ１１を選択セルとする場
合に、書き込み時および読み出し時に印加する電圧の一
例を示す。まず書き込む場合には、一括消去を行い分極
の向きを非書込状態としておく。つぎに、ワードライン
ＷＬ１ｎ,ＷＬ２ｎ、ビットラインＢＬｎ＋１にＶｃ
ｃ、その他には、0Vを印加する。これにより、図２Ａに
示すように、選択セルＣ１１については、コントロール
ゲート電極５および選択ゲート電極９に、ソース４およ
びドレイン３の電位よりＶｃｃだけ高い電位が与えられ
る。したがって、コントロールゲート電極５とＰウェル
２間に電界が発生し、強誘電体膜６は、マイナス方向に
分極する（図２Ｂ参照）。FIG. 6B shows an example of voltages applied during writing and reading when the cell C11 is selected. First, in the case of writing, batch erasing is performed and the direction of polarization is set to a non-writing state. Next, Vc is applied to the word lines WL1n and WL2n and the bit line BLn + 1.
c, 0V is applied to the others. As a result, as shown in FIG. 2A, for the selected cell C11, a potential higher than the potentials of the source 4 and the drain 3 by Vcc is applied to the control gate electrode 5 and the select gate electrode 9. Therefore, an electric field is generated between the control gate electrode 5 and the P well 2, and the ferroelectric film 6 is polarized in the negative direction (see FIG. 2B).
【００５８】一方、ワードラインＷＬ１ｎにＶｃｃを印
加することにより、図２Ｃに示すように、非選択セルで
あるセルＣ１２の選択ゲート電極９にもＶｃｃが印加さ
れる。したがって、チャネル形成領域１０ｃはオン状態
となる。さらにドレイン３にはＶｃｃが印加されている
ことから、チャネル形成領域１０ｂにＶｃｃが転送され
る。このため、コントロールゲート電極５にＶｃｃが印
加されていても、電位差が生じない。したがって、強誘
電体膜６は分極せず、書き込み状態となることはない。On the other hand, by applying Vcc to the word line WL1n, as shown in FIG. 2C, Vcc is also applied to the select gate electrode 9 of the cell C12 which is a non-selected cell. Therefore, the channel formation region 10c is turned on. Further, since Vcc is applied to the drain 3, Vcc is transferred to the channel forming region 10b. Therefore, no potential difference occurs even when Vcc is applied to control gate electrode 5. Therefore, the ferroelectric film 6 is not polarized and does not enter the written state.
【００５９】なお、書き込みを防止する為、ビットライ
ンＢＬｎ＋１に印加されている書き込み禁止電圧Ｖｃｃ
（図４参照）については、セルＣ１１〜Ｃ１４のオフセ
ット領域２０ａがオフ状態であるので、コントロールゲ
ート電極５下のチャネル形成領域１０ｂにおいても保持
される。In order to prevent writing, the write inhibit voltage Vcc applied to the bit line BLn + 1 is
Regarding (see FIG. 4), since the offset regions 20a of the cells C11 to C14 are in the off state, they are also held in the channel forming region 10b below the control gate electrode 5.
【００６０】読み出しについては、次のようにして行
う。図４Ｂに示すように、ワードラインＷＬ１ｎにＶｃ
ｃ（電路形成電圧）、ソースラインＳＬにＶｃｃ（読み
出し電圧）、その他は０Ｖを印加し、ビットラインＢＬ
ｎにセンスアンプを接続する。選択セルＣ１１について
は、ソースラインＳＬに読み出し電圧としてＶｃｃを印
加することにより、図３Ａに示すように空乏層が拡大
し、オフセット領域２０ａがオン状態となる。また、ワ
ードラインＷＬ１ｎにＶｃｃを印加することにより、選
択ゲート電極９にＶｃｃが印加され、チャネル形成領域
１０ｃはオン状態となる。ここで、強誘電体膜６がマイ
ナス方向に分極していると（図２Ｂ参照）、チャネル形
成領域１０ｂはオン状態となる。すなわち、オフセット
領域２０ａ、およびチャネル形成領域１０ｂ、１０ｃと
もオン状態となる。したがって、ソースラインＳＬとビ
ットラインＢＬｎに電流が流れ、この電流をセンスアン
プで検出することができる。The reading is performed as follows. As shown in FIG. 4B, Vc is applied to the word line WL1n.
c (circuit forming voltage), Vcc (reading voltage) to the source line SL, and 0 V for the others, and the bit line BL
Connect a sense amplifier to n. For the selected cell C11, by applying Vcc as a read voltage to the source line SL, the depletion layer expands as shown in FIG. 3A, and the offset region 20a is turned on. By applying Vcc to the word line WL1n, Vcc is applied to the select gate electrode 9, and the channel formation region 10c is turned on. Here, when the ferroelectric film 6 is polarized in the negative direction (see FIG. 2B), the channel formation region 10b is turned on. That is, both the offset region 20a and the channel forming regions 10b and 10c are turned on. Therefore, a current flows through the source line SL and the bit line BLn, and this current can be detected by the sense amplifier.
【００６１】これに対して、強誘電体膜６がプラス方向
に分極していると（図２Ｄ参照）、図３Ｂに示すように
チャネル形成領域１０ｂがオン状態とならない。したが
って、オフセット領域２０ａ、およびチャネル形成領域
１０ｃがオン状態であっても、ソースラインＳＬとビッ
トラインＢＬｎ間に電流が流れない。On the other hand, when the ferroelectric film 6 is polarized in the plus direction (see FIG. 2D), the channel forming region 10b does not turn on as shown in FIG. 3B. Therefore, no current flows between the source line SL and the bit line BLn even when the offset region 20a and the channel formation region 10c are in the ON state.
【００６２】非選択セルＣ１２については、オフセット
領域２０ａ、およびチャネル形成領域１０ｂ、１０ｃと
もオン状態であったとしても、センスアンプを接続して
いるのは、ビットラインＢＬｎであるから、誤って読み
出されることはない。なおビットラインＢＬｎ＋１をオ
ープンとしても、同様である。Regarding the unselected cell C12, even if both the offset region 20a and the channel formation regions 10b and 10c are in the ON state, the sense amplifier is connected to the bit line BLn, so that the readout is erroneously performed. It will not be. Note that the same applies even when the bit line BLn + 1 is opened.
【００６３】その他の非選択セルＣ１３、Ｃ１４につい
て見てみると、ワードラインＷＬ２ｎに０Ｖが印加され
ていることから、チャネル形成領域１０ｃは、ともにオ
フ状態である。したがって、ソースラインSLとビットラ
インＢＬｎ間、ソースラインＳＬとビットラインＢＬｎ
＋１間に電流が流れない。Looking at the other unselected cells C13 and C14, since 0 V is applied to the word line WL2n, the channel formation region 10c is both off. Therefore, between the source line SL and the bit line BLn, between the source line SL and the bit line BLn
No current flows between +1.
【００６４】このように、強誘電体不揮発性メモリ１を
マトリックス状に接続した場合でも、図４Ｂに示すよう
な電圧を印加することにより、選択セルのみに書き込む
こと、および読み出すことが可能となる。As described above, even when the ferroelectric nonvolatile memories 1 are connected in a matrix, it is possible to write and read only the selected cells by applying a voltage as shown in FIG. 4B. .
【００６５】なお、消去の際は、ワードラインＷＬ２
ｎ，ＷＬ２ｎ＋１に−Ｖｃｃを、その他には０Ｖを印加
する。これにより、強誘電体膜６の分極状態が反転し、
一括消去可能となる。In erasing, the word line WL2
-Vcc is applied to n and WL2n + 1, and 0V is applied to the other. Thereby, the polarization state of the ferroelectric film 6 is reversed,
Batch erasure becomes possible.
【００６６】以上述べたように、強誘電体不揮発性メモ
リ１は、絶縁性サイドウォール２３を設けたことにより
オフセット領域２０ａを形成する。そして、読み出す際
には、ソース４に読み出し電圧印加することにより、空
乏層を拡大し、オフセット領域２０ａにチャネルを形成
するとともに、この電圧を書き込み状態の有無を調べる
検出電圧として利用することができる。As described above, the ferroelectric nonvolatile memory 1 forms the offset region 20a by providing the insulating sidewall 23. At the time of reading, by applying a reading voltage to the source 4, the depletion layer is enlarged, a channel is formed in the offset region 20a, and this voltage can be used as a detection voltage for checking the presence or absence of a writing state. .
【００６７】［強誘電体不揮発性メモリ１の製造方法］
つぎに、強誘電体不揮発性メモリ１の製造方法を説明す
る。まず、素子分離を行うため、ＬＯＣＯＳ法によりフ
ィールド酸化層を図５Ａに示すように形成する。なお、
同図Ｂは、同図ＡのＩ−Ｉにおける断面を示すものであ
る。また、この実施例においては、フィールド酸化層を
６００ｎｍの厚さに形成した。[Method of Manufacturing Ferroelectric Nonvolatile Memory 1]
Next, a method of manufacturing the ferroelectric nonvolatile memory 1 will be described. First, to perform element isolation, a field oxide layer is formed by a LOCOS method as shown in FIG. 5A. In addition,
FIG. B shows a cross section taken along the line II of FIG. In this example, the field oxide layer was formed to a thickness of 600 nm.
【００６８】次に、全面にＳｒＴｉＯ3（チタン酸スト
ロンチウム）からなる絶縁体層５６をスパッタリング法
により形成する。なお、絶縁体層56の形成はメタルオル
ガニックＣＶＤ（ＭＯＣＶＤ）法等で行ってもよい。ま
た本実施例においては絶縁体層５６の材質としてＳｒＴ
ｉＯ3を用いている。しかし、比誘電率の高い物質であ
ればどのようなものでもよく、たとえば、ＭｇＡｌ
2Ｏ4，ＳｒＦ2，ＴｉＯ2等を採用してもよい。とくに、
これらは、後工程において、絶縁体層５６の上に形成さ
れる強誘電体層６６との整合性もよいので、より容易に
強誘電体層６６を形成することができる。Next, an insulating layer 56 made of SrTiO 3 (strontium titanate) is formed on the entire surface by a sputtering method. Note that the insulator layer 56 may be formed by a metal organic CVD (MOCVD) method or the like. In this embodiment, the material of the insulator layer 56 is SrT
iO 3 is used. However, any substance having a high relative dielectric constant may be used.
2 O 4 , SrF 2 , TiO 2 or the like may be employed. In particular,
These have good matching with the ferroelectric layer 66 formed on the insulator layer 56 in a later step, so that the ferroelectric layer 66 can be formed more easily.
【００６９】さらに、その上に、ＰＺＴから成る強誘電
体層６６をスパッタリング法により形成した後、熱処理
を行う。なお強誘電体層６６の形成はＭＯＣＶＤ法，Ｓ
ｏｌ−Ｇｅｌ（ゾルゲル）法等を用いてもよい。絶縁体
層５６の上に強誘電体層６６を形成した状態を同図Ｃに
示す。Further, after a ferroelectric layer 66 made of PZT is formed thereon by a sputtering method, a heat treatment is performed. The ferroelectric layer 66 is formed by MOCVD,
The ol-Gel (sol-gel) method may be used. FIG. 9C shows a state in which a ferroelectric layer 66 is formed on the insulator layer 56.
【００７０】ところで、強誘電体層６６を形成する際、
熱処理がなされる。もし絶縁体層５６がなければ、この
ような熱処理より、ＰＺＴに含まれるＰｂ等が半導体基
板中へ拡散する等して、界面に表面準位等が生成され
る。これにより、デバイスの動作を妨げるという問題が
発生する。When the ferroelectric layer 66 is formed,
Heat treatment is performed. If there is no insulator layer 56, Pb or the like contained in PZT is diffused into the semiconductor substrate by such a heat treatment, and a surface level or the like is generated at the interface. This causes a problem of hindering the operation of the device.
【００７１】そこで、上記各実施例においては、強誘電
体層６６と基板表面との間に、絶縁体層５６を形成する
ようにしている。これにより、強誘電体層６６形成の際
に行なう熱処理によりＰＺＴに含まれるＰｂ等が半導体
基板中へ拡散することを防止でき、基板表面を保護する
ことができる。また、絶縁体層５６の方が、基板表面が
酸化処理することにより形成されるシリコン酸化膜より
も、誘電率が高いため、強誘電体膜６の分圧比を上げる
こともできる。Therefore, in each of the above embodiments, the insulator layer 56 is formed between the ferroelectric layer 66 and the substrate surface. This can prevent Pb and the like contained in PZT from diffusing into the semiconductor substrate due to the heat treatment performed when forming the ferroelectric layer 66, and protect the substrate surface. In addition, since the dielectric layer 56 has a higher dielectric constant than a silicon oxide film formed by oxidizing the substrate surface, the partial pressure ratio of the ferroelectric film 6 can be increased.
【００７２】その後、ポリサイドを堆積し、フォトレジ
ストによるパターンを形成した後、エッチングにより、
不要部分を取り除き、絶縁体膜２６、強誘電体膜６およ
びコントロールゲート電極５を形成する（図５Ｅ）。な
お、同図Ｅは、同図Ｄの線Ｘ−Ｘにおける断面図であ
る。After that, a polycide is deposited, a pattern is formed by a photoresist, and then etching is performed.
Unnecessary portions are removed to form the insulator film 26, the ferroelectric film 6, and the control gate electrode 5 (FIG. 5E). FIG. E is a cross-sectional view taken along line XX in FIG.
【００７３】その上に、図６Ａに示すように全面に絶縁
層３３を形成する。なお、本実施例においては、絶縁層
３３をシリコン酸化膜を構成したが、異方性エッチング
が可能な物質であればどのようなものであってもよい。On top of this, an insulating layer 33 is formed on the entire surface as shown in FIG. 6A. In this embodiment, the insulating layer 33 is formed of a silicon oxide film. However, any material can be used as long as it can be anisotropically etched.
【００７４】この状態から、リアクティブイオンエッチ
ング（ＲＩＥ）を用いた異方性エッチングにより、同図
Ｂに示すように絶縁性サイドウォール２２、２３が残る
ようにエッチバックを行う。From this state, etch back is performed by anisotropic etching using reactive ion etching (RIE) so that the insulating sidewalls 22 and 23 remain as shown in FIG.
【００７５】さらに、同図Ｃに示すように、ソース４と
隣接する部分の絶縁性サイドウォール23をレジスト２７
によって覆い、エッチングを行ってドレイン３および選
択ゲート電極９と隣接する部分の絶縁性サイドウォール
２２を取り除く。レジストを取り除いた後、１５ｎｍの
シリコン酸化膜８１を酸化形成する。その上にポリサイ
ドを成膜し、フォトレジストによるパターンを形成した
後、エッチングにより、不要部分を取り除く。これによ
り、絶縁膜８および選択ゲート電極９が形成される（同
図７Ａ）。その後、イオン注入を行って、熱処理し、ｎ
+層を形成する(同図Ｂ）。Further, as shown in FIG. 7C, the insulating sidewall 23 adjacent to the source 4 is
And etching is performed to remove the insulating sidewall 22 in a portion adjacent to the drain 3 and the select gate electrode 9. After removing the resist, a 15-nm silicon oxide film 81 is formed by oxidation. After forming a film of polycide thereon and forming a pattern with a photoresist, unnecessary portions are removed by etching. Thus, the insulating film 8 and the select gate electrode 9 are formed (FIG. 7A). After that, ion implantation is performed and heat treatment is performed.
A + layer is formed (FIG. B).
【００７６】なお、絶縁性サイドウォール２３下部のオ
フセット領域20aは、一種のスイッチとしての役割を有
するため、安定に作動させる必要がある。ここで、スイ
ッチとしての特性は、Ｐウェル２、およびソース４の不
純物濃度、および絶縁性サイドウォール２３下部のチャ
ネル形成領域１０ｂの幅Ｄによって決定される。したが
って、基板の不純物濃度および、ソース４に不純物を打
込む濃度およびその加速エネルギー、さらには熱処理条
件等を考慮し、上記幅Ｄを決定すればよい。Note that the offset region 20a below the insulating side wall 23 has a role as a kind of switch, and therefore needs to be operated stably. Here, the characteristics as a switch are determined by the impurity concentrations of the P well 2 and the source 4 and the width D of the channel forming region 10b below the insulating sidewall 23. Therefore, the width D may be determined in consideration of the impurity concentration of the substrate, the concentration of implanting the impurity into the source 4 and its acceleration energy, as well as the heat treatment conditions.
【００７７】また、上記エッチバックは、従来の半導体
プロセスでＬＤＤゲート構造を形成する際に用いられる
技術を用いればよい。これにより、絶縁性サイドウォー
ルの幅、すなわちオフセット領域２０ａの幅Ｄ（図７Ｂ
参照）を正確に制御することができる。これにより、絶
縁性サイドウォール２３下部を、一種のオフセット領域
として利用する際、安定的に作動させることができ、信
頼性の高い強誘電体不揮発性メモリを提供することがで
きる。The above-described etch-back may be performed by using a technique used for forming an LDD gate structure in a conventional semiconductor process. Thereby, the width of the insulating sidewall, that is, the width D of the offset region 20a (FIG. 7B)
) Can be accurately controlled. Thus, when the lower portion of the insulating sidewall 23 is used as a kind of offset region, it can be operated stably and a highly reliable ferroelectric nonvolatile memory can be provided.
【００７８】なお、選択ゲート電極９およびコントロー
ルゲート電極５の形成工程において、アライメント許容
度および加工精度により、選択ゲート電極９およびコン
トロールゲート電極５の幅を小さくすることには限界が
ある。しかし、本実施例においては、コントロールゲー
ト電極５の一部を選択ゲート電極９が覆っている。した
がって、選択ゲート電極９およびコントロールゲート電
極５が形成される領域の合計寸法を、小さくすることが
できる。これにより、よりセル面積の小さな強誘電体不
揮発性メモリを提供することができる。In the process of forming the select gate electrode 9 and the control gate electrode 5, there is a limit in reducing the width of the select gate electrode 9 and the control gate electrode 5 due to the alignment tolerance and processing accuracy. However, in this embodiment, the select gate electrode 9 covers a part of the control gate electrode 5. Therefore, the total size of the region where select gate electrode 9 and control gate electrode 5 are formed can be reduced. Thus, a ferroelectric nonvolatile memory having a smaller cell area can be provided.
【００７９】また、オフセット領域２０ａを絶縁体膜２
６、および強誘電体膜６で覆うように形成して、その上
に絶縁性サイドウォール２３を形成してもよい。この場
合は、絶縁体膜２６、および強誘電体膜６上にコントロ
ールゲート電極５を形成する際、絶縁性サイドウォール
２３形成の分だけ残してコントロールゲート電極５を形
成することとなる。Further, the offset region 20a is
6 and the ferroelectric film 6, and the insulating sidewall 23 may be formed thereon. In this case, when the control gate electrode 5 is formed on the insulator film 26 and the ferroelectric film 6, the control gate electrode 5 is formed except for the formation of the insulating sidewall 23.
【００８０】なお、本実施例では、強誘電体膜６と基板
表面との間に、比誘電率の高い絶縁体膜２６を設けてい
るが、強誘電体層６６形成の際生じる障害から基板表面
を保護できる絶縁物質であれば、どのようなものであっ
てもよい。さらに、場合によっては基板表面に強誘電体
膜６を直接形成してもよい。In this embodiment, the insulator film 26 having a high relative dielectric constant is provided between the ferroelectric film 6 and the surface of the substrate. Any insulating material that can protect the surface may be used. Further, in some cases, the ferroelectric film 6 may be formed directly on the substrate surface.
【００８１】なお、本実施例では、強誘電性物質として
ＰＺＴ（チタン酸ジルコン酸鉛）、を使用したが、Ｐｂ
ＴｉＯ3、チタン酸バリウム、チタン酸ビスマス、ＰＬ
ＺＴ等の強誘電性を示す物質であれば、他の物質を用い
てもよい。さらに、ソフトライトの問題を避けるため活
性化電界の大きい物質を用いるとともに、活性化電界が
大きくなるように形成することが望ましい。In this embodiment, PZT (lead zirconate titanate) is used as the ferroelectric substance.
TiO 3 , barium titanate, bismuth titanate, PL
Other substances that exhibit ferroelectricity, such as ZT, may be used. Further, in order to avoid the problem of soft light, it is preferable to use a substance having a large activation electric field and to form the material so that the activation electric field is large.
【００８２】ここで、ソフトライトとは、書込時に、非
選択セルのコントロールゲート電極５にプログラム電圧
を印加するたびに、チャネル形成領域１０ｂ上の強誘電
体膜６の分極状態が少しずつ反転することをいう。ソフ
トライトが繰り返されると、分極状態がついには完全に
反転し、そのセルのデータが誤ったデータとなってしま
すおそれがある。Here, the soft write means that the polarization state of the ferroelectric film 6 on the channel formation region 10b is gradually inverted every time a program voltage is applied to the control gate electrode 5 of the non-selected cell at the time of writing. To do. When the soft write is repeated, the polarization state is finally completely reversed, and the data in the cell may be erroneous.
【００８３】なお、チャネル形成領域１０ｂにチャネル
（反転層）を形成するためのしきい値電圧（Ｖｔｈ）を
強誘電体薄膜の抗電圧より低く設定するとともに、非選
択セルのコントロールゲート電極５に、図８Ｂに示すよ
うな立上がり波形をなだらかにした電圧を与えるように
してもよい。これにより、非選択セルの強誘電体膜６が
誤って書き込み状態となることおよびソフトライトをよ
り完全に防止することができる。The threshold voltage (Vth) for forming the channel (inversion layer) in the channel forming region 10b is set lower than the coercive voltage of the ferroelectric thin film, and the control gate electrode 5 of the non-selected cell is set. Alternatively, a voltage having a gentle rising waveform as shown in FIG. 8B may be applied. As a result, it is possible to more completely prevent the ferroelectric film 6 of the non-selected cell from being in the erroneous write state and the soft write.
【００８４】なぜなら、一般的に、強誘電体膜６は抗電
界に相当する電圧以上の電圧を印加した場合に急激に分
極が生じ、抗電界に相当する電圧でなければ、短時間の
間にはほとんど分極は起こらないという性質を有する
（図９の強誘電体膜のＥ−Ｐヒステリシスループ参
照）。一方、コントロールゲート電極５に前記しきい値
電圧（Ｖｔｈ）以上の電圧を印加すると、すぐにチャネ
ルが形成される。したがって、隣接するチャネル形成領
域１０ｃの反転層を通じて、ドレイン３から速やかに電
子が供給される。これにより、チャネル形成領域１０ｂ
に反転層が形成される。この部分の電位はドレイン電位
に等しい。したがって、実質的に強誘電体膜６に抗電界
に相当する電圧が印加されないこととなるからである。Generally, the ferroelectric film 6 is rapidly polarized when a voltage higher than the voltage corresponding to the coercive electric field is applied. Has the property that almost no polarization occurs (see the EP hysteresis loop of the ferroelectric film in FIG. 9). On the other hand, when a voltage equal to or higher than the threshold voltage (Vth) is applied to the control gate electrode 5, a channel is immediately formed. Therefore, electrons are promptly supplied from the drain 3 through the inversion layer of the adjacent channel formation region 10c. Thereby, the channel forming region 10b
Then, an inversion layer is formed. The potential of this part is equal to the drain potential. Therefore, a voltage corresponding to a coercive electric field is not substantially applied to the ferroelectric film 6.
【００８５】このように、しきい値電圧を調整し立上が
り波形をなだらかにした電圧を印加することにより、非
選択セルにおいて、強誘電体膜６の分極状態が反転する
際に、チャネル形成領域１０ｂに反転層を形成し、誤書
込およびソフトライトをより確実に防止することができ
る。As described above, by adjusting the threshold voltage and applying the voltage whose rising waveform is gentle, when the polarization state of the ferroelectric film 6 is reversed in the non-selected cell, the channel formation region 10b In this case, an inversion layer is formed, and erroneous writing and soft writing can be more reliably prevented.
【００８６】なお、本実施例においては、Ｎチャネルト
ランジスタにて説明したが、Ｐチャネルトランジスタに
採用してもよい。Although the present embodiment has been described with reference to an N-channel transistor, the present invention may be applied to a P-channel transistor.
【００８７】[0087]
【発明の効果】請求項１にかかる半導体装置および請求
項４にかかる半導体装置の製造方法においては、電路形
成用制御電極は、分極用制御電極の一部を覆うとともに
分極用制御電極と絶縁して第３の電路形成可能領域上に
設けられている。したがって、分極用制御電極が形成さ
れる領域と電路形成用制御電極が形成される領域の合計
寸法をアライメント許容度および加工精度により決定さ
れる最小寸法より、小さくすることができる。In the semiconductor device according to the first aspect and the method for manufacturing the semiconductor device according to the fourth aspect, the control electrode for forming the electric path covers a part of the control electrode for polarization and insulates the control electrode for polarization. And is provided on the third electric circuit formable region. Therefore, the total size of the region where the polarization control electrode is formed and the region where the electric path forming control electrode is formed can be made smaller than the minimum size determined by the alignment tolerance and the processing accuracy.
【００８８】また、第１領域に読み出し電圧が印加され
た場合には、前記読み出し電圧印加により生じた空乏層
が前記第２の電路形成可能領域に生じる空乏層とつなが
り、かつ、前記第２領域に書き込み禁止電圧が印加され
た場合には、前記第１領域に生じている空乏層が第２の
電路形成可能領域に生じる空乏層とつながらない程度の
幅を有する絶縁性側壁が、第１の電路形成可能領域上
に、分極用制御電極の側壁の側壁に隣接して設けられて
いる。このため、第１領域に読み出し電圧が印可された
場合には、第１の電路形成可能領域に電路が形成される
が、第１領域に読み出し電圧が印加されない場合には、
読み出し電圧による空乏層が生じないため、第１の電路
形成可能領域に電路が形成されない。したがって、絶縁
性側壁下部を、一種のオフセット領域として利用するこ
とができ、１セルにつき１つの選択トランジスタを設け
た半導体装置を構成することができる。When a read voltage is applied to the first region, a depletion layer generated by the application of the read voltage is connected to a depletion layer generated in the second circuit path-forming region, and the second region is depleted. Write inhibit voltage is applied to
In this case, the depletion layer generated in the first region is
An insulating sidewall having a width that does not connect to a depletion layer generated in the electrical path forming area is provided on the first electrical path forming area adjacent to the sidewall of the polarization control electrode. For this reason, when a read voltage is applied to the first area, an electric circuit is formed in the first electric circuit formable area, but when the read voltage is not applied to the first area,
Since a depletion layer does not occur due to the read voltage, no electric circuit is formed in the first electric circuit formable region. Therefore, the lower part of the insulating side wall can be used as a kind of offset region, and a semiconductor device provided with one selection transistor per cell can be configured.
【００８９】そのため、読み取り後再書込が不要で、書
込動作が高速かつ書き換え可能な回数も多く、さらにセ
ル面積を縮小することができ、集積度を向上させた半導
体装置を提供することができる。Therefore, it is possible to provide a semiconductor device which does not require rewriting after reading, has a high-speed writing operation, has many rewritable times, can further reduce the cell area, and has an improved degree of integration. it can.
【００９０】請求項２にかかる半導体装置および請求項
５にかかる半導体装置の製造方法においては、電路形成
可能領域と強誘電体膜の間に絶縁膜を設けている。した
がって、絶縁膜の上に強誘電体膜を形成する際に発生す
る障害から、電路形成可能領域を保護することができ
る。このため、より信頼度の高い半導体装置を提供する
ことができる。In the semiconductor device according to the second aspect and the method for manufacturing a semiconductor device according to the fifth aspect, an insulating film is provided between the region where the electric path can be formed and the ferroelectric film. Therefore, it is possible to protect a region where an electric path can be formed from a failure that occurs when forming a ferroelectric film on the insulating film. For this reason, a more reliable semiconductor device can be provided.
【００９１】請求項３にかかる半導体装置および請求項
６にかかる半導体装置の製造方法においては、電路形成
可能領域と強誘電体膜の間に設けている絶縁膜は、基板
表面を酸化処理することにより形成されるシリコン酸化
膜よりも比誘電率の高い物質により構成されている。し
たがって、強誘電体膜の分圧比を上げることができる。
これにより、比較的低いプログラム電圧であっても、第
２の電路形成可能領域に確実に電路を形成することがで
きる半導体装置を提供することができる。In the semiconductor device according to the third aspect and the method for manufacturing a semiconductor device according to the sixth aspect, the insulating film provided between the region in which the electric path can be formed and the ferroelectric film is formed on the substrate.
Silicon oxidation formed by oxidizing the surface
It is made of a material having a higher dielectric constant than the film . Therefore, the partial pressure ratio of the ferroelectric film can be increased.
Thus, it is possible to provide a semiconductor device capable of reliably forming an electric circuit in the second electric circuit-formable region even with a relatively low program voltage.
【００９２】請求項７の不揮発性メモリの使用方法にお
いては、書き込む場合には、書き込み予定のメモリのメ
モリゲートラインに分極電圧を印加し、書き込み予定の
メモリの選択ゲートラインに電路形成電圧を印加すると
ともに、書き込みを防止したいメモリのドレインライン
に電圧を印加することにより、書き込みを防止したいメ
モリの強誘電体膜に分極電圧を印加しないようにし、読
み出す場合には、読み出し予定のメモリのメモリゲート
ラインにセンス電圧を印加し、読み出し予定の選択ゲー
トラインに電路形成電圧を印加するとともに、ソースラ
インに反転電圧を印加し、読み出し予定のドレインライ
ンに電流が流れるか否かを読み取る。In the method of using the nonvolatile memory according to the present invention, when writing, a polarization voltage is applied to the memory gate line of the memory to be written , and
When a circuit forming voltage is applied to the select gate line of the memory
In both cases, a voltage is applied to the drain line of the memory for which writing is to be prevented, so that no polarization voltage is applied to the ferroelectric film of the memory for which writing is to be prevented. A sense voltage is applied to the selected gate line to be read, an electric circuit forming voltage is applied to the selected gate line, and an inversion voltage is applied to the source line to read whether a current flows through the drain line to be read.
【００９３】したがって、不揮発性メモリをマトリック
ス状に接続しても、誤書き込み、誤読み出しを防止でき
る。これにより、読み取り後再書込が不要で、書込動作
が高速かつ書き換え可能な回数も多く、さらにセル面積
を縮小することができ、集積度を向上させた半導体装置
を提供することができる。Therefore, even if the nonvolatile memories are connected in a matrix, erroneous writing and erroneous reading can be prevented. This makes it possible to provide a semiconductor device that does not require rewriting after reading, has a high-speed writing operation, has many rewritable times, can further reduce the cell area, and has an improved degree of integration.
【００９４】請求項８の不揮発性メモリの使用方法は、
前記メモリーゲートラインに印加する分極電圧は、時間
の経過に伴って値が高くなるようになっている。したが
って、非選択セルについて、抗電界に相当する電圧が強
誘電体膜にかかる前に、分極用制御電極下部の電路形成
可能領域に電路を形成することができる。これにより、
非選択セルへの誤書込をより確実に防止することができ
る。The method of using the nonvolatile memory according to claim 8 is as follows.
The polarization voltage applied to the memory gate line is time-dependent.
The value becomes higher as time elapses . Therefore, for a non-selected cell, before a voltage corresponding to the coercive electric field is applied to the ferroelectric film, an electric path can be formed in the electric-path-formable region below the polarization control electrode. This allows
Erroneous writing to non-selected cells can be more reliably prevented.
【図１】強誘電体不揮発性メモリ１を示す構造図であ
る。FIG. 1 is a structural diagram showing a ferroelectric nonvolatile memory 1;
【図２】書込時における強誘電体不揮発性メモリ１を示
す図である。Ａ，Ｃは書込状態の空乏層の状態を示す図
である。Ａは選択セル、Ｃは非選択セルを示す。また、
Ｂ，Ｄは強誘電体膜６の分極状態を示す図であり、Ｂが
マイナス方向、Ｄがプラス方向に分極している状態を示
す。FIG. 2 is a diagram showing the ferroelectric nonvolatile memory 1 at the time of writing. FIGS. 4A and 4C show states of a depletion layer in a write state. A indicates a selected cell, and C indicates a non-selected cell. Also,
B and D are diagrams showing the polarization state of the ferroelectric film 6, where B is polarized in the minus direction and D is polarized in the plus direction.
【図３】読み出し時における強誘電体不揮発性メモリ１
の空乏層の状態を示す図である。Ａは書込状態である場
合、Ｂは非書込状態である。FIG. 3 shows a ferroelectric nonvolatile memory 1 at the time of reading.
FIG. 5 is a diagram showing a state of a depletion layer of FIG. A is in the write state and B is in the non-write state.
【図４】強誘電体不揮発性メモリ１の使用状態図であ
る。Ａは、マトリックス状に組合わせた等価回路図であ
り、Ｂは、各動作における電圧を表わした一例である。FIG. 4 is a use state diagram of the ferroelectric nonvolatile memory 1; A is an equivalent circuit diagram combined in a matrix, and B is an example representing a voltage in each operation.
【図５】強誘電体不揮発性メモリ１の製造工程を示す図
である。FIG. 5 is a diagram showing a manufacturing process of the ferroelectric nonvolatile memory 1.
【図６】強誘電体不揮発性メモリ１の製造工程を示す図
である。FIG. 6 is a view showing a manufacturing process of the ferroelectric nonvolatile memory 1;
【図７】強誘電体不揮発性メモリ１の製造工程を示す図
である。FIG. 7 is a diagram showing a manufacturing process of the ferroelectric nonvolatile memory 1.
【図８】書込時にコントロールゲート電極５に与えるパ
ルス波形を示す図である。Ａは、方形パルス、Ｂはラン
プ形状パルスを示す図である。FIG. 8 is a diagram showing a pulse waveform applied to a control gate electrode 5 at the time of writing. A is a diagram showing a square pulse, and B is a diagram showing a ramp-shaped pulse.
【図９】強誘電体のヒステリシスループを示す図であ
る。FIG. 9 is a diagram showing a hysteresis loop of a ferroelectric substance.
【図１０】従来の不揮発性メモリ４１の図である。FIG. 10 is a diagram of a conventional nonvolatile memory 41.
【図１１】従来の不揮発性メモリ４１を複数組合わせた
等価回路を示す図である。FIG. 11 is a diagram showing an equivalent circuit in which a plurality of conventional nonvolatile memories 41 are combined.
【図１２】従来の不揮発性メモリ３０の等価回路を示す
図である。FIG. 12 is a diagram showing an equivalent circuit of a conventional nonvolatile memory 30.
【図１３】従来の不揮発性メモリ５０の図である。FIG. 13 is a diagram of a conventional nonvolatile memory 50.
３・・・ドレイン ４・・・ソース ５・・・コントロールゲート電極 ６・・・強誘電体膜 ９・・・選択ゲート電極 １０ｂ，１０ｃ・・・チャネル形成領域 ２０ａ・・・オフセット領域 ２３・・・絶縁性サイドウォール ２６・・・絶縁体膜 DESCRIPTION OF SYMBOLS 3 ... Drain 4 ... Source 5 ... Control gate electrode 6 ... Ferroelectric film 9 ... Select gate electrode 10b, 10c ... Channel formation area 20a ... Offset area 23 ...・ Insulating sidewall 26 ・ ・ ・ Insulator film
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/105 H01L 29/788 H01L 29/792 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int. Cl. 7 , DB name) H01L 21/8247 H01L 27/105 H01L 29/788 H01L 29/792
Claims (8)
電路形成可能領域、 第３の電路形成可能領域に隣接して形成された第２領
域、 少なくとも第２の電路形成可能領域を覆う強誘電体膜、 強誘電体膜上に設けられた分極用制御電極、 第３の電路形成可能領域上に設けられた電路形成用制御
電極であって、分極用制御電極の一部を覆うとともに分
極用制御電極と絶縁して設けられた電路形成用制御電
極、 第１の電路形成可能領域上に、分極用制御電極の側壁に
隣接して設けられ、第１領域に読み出し電圧が印加され
た場合には、前記読み出し電圧印加により生じた空乏層
が前記第２の電路形成可能領域に生じる空乏層とつなが
り、かつ、前記第２領域に書き込み禁止電圧が印加され
た場合には、前記第１領域に生じている空乏層が第２の
電路形成可能領域に生じる空乏層とつながらない程度の
幅を有する絶縁性側壁、 を備えたことを特徴とする半導体装置。A first region, a first, a second, and a third circuit path-forming region sequentially formed adjacent to the first region; and a second region formed adjacent to the third circuit-path forming region. A region, a ferroelectric film covering at least the second circuit-path-forming region, a polarization control electrode provided on the ferroelectric film, and a circuit-controlling electrode provided on the third circuit-path-forming region. A control electrode for forming a circuit path, which covers a part of the control electrode for polarization and is insulated from the control electrode for polarization, and is provided on the first circuit-formable region adjacent to a side wall of the control electrode for polarization. When a read voltage is applied to the first region, a depletion layer generated by the application of the read voltage is connected to a depletion layer generated in the second circuit path formable region, and writing is prohibited in the second region. Voltage is applied
In this case, the depletion layer generated in the first region is
A semiconductor device comprising: an insulating side wall having a width that does not connect to a depletion layer generated in a region where an electric path can be formed .
ること、 を特徴とする半導体装置。2. The semiconductor device according to claim 1, further comprising an insulating film between the region in which an electric path can be formed and the ferroelectric film.
に基板表面を酸化処理することにより形成されるシリコ
ン酸化膜よりも比誘電率の高い物質を用いたこと、 を特徴とする半導体装置。3. The semiconductor device according to claim 2, wherein a relative dielectric constant is higher than that of a silicon oxide film formed by oxidizing the surface of the substrate on an insulating film provided between the region where the electric circuit can be formed and the ferroelectric film. A semiconductor device, characterized by using a substance having high purity.
御電極を形成する第一の工程、 分極用制御電極の片側側壁に、第１領域に読み出し電圧
が印加された場合には、前記読み出し電圧印加により生
じた空乏層が前記第２の電路形成可能領域に生じる空乏
層とつながり、かつ、前記第２領域に書き込み禁止電圧
が印加された場合には、前記第１領域に生じている空乏
層が第２の電路形成可能領域に生じる空乏層とつながら
ない程度の幅を有する絶縁性側壁を形成する第二の工
程、 分極用制御電極をはさんで絶縁性側壁と対抗する側の半
導体基板上に、分極用制御電極の一部を覆うとともに分
極用制御電極と絶縁して電路形成用制御電極を形成する
第三の工程、 前記半導体基板内に第１領域、および第２領域を形成す
る第四の工程、 を備えた半導体装置の製造方法。4. A first step of forming a ferroelectric film and a control electrode for polarization on a semiconductor substrate, wherein a read voltage is applied to a first region on one side wall of the control electrode for polarization. The depletion layer generated by the application of the read voltage is connected to the depletion layer generated in the second circuit path formable region, and the write inhibit voltage is applied to the second region.
Is applied, the depletion occurring in the first region
The layer is connected to a depletion layer generated in the second path-formable region.
A second step of forming an insulating side wall having a width that is not large, covering a part of the polarization control electrode on the semiconductor substrate opposite to the insulating side wall with the polarization control electrode therebetween, and A method of manufacturing a semiconductor device, comprising: a third step of forming a control electrode for forming an electrical path insulated from a control electrode; and a fourth step of forming a first region and a second region in the semiconductor substrate.
て、 電路形成可能領域と強誘電体膜の間に絶縁膜を形成する
工程、 を備えたことを特徴とする半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, further comprising the step of forming an insulating film between a region where an electric circuit can be formed and the ferroelectric film.
て、 電路形成可能領域と強誘電体膜の間に設けている絶縁膜
は基板表面を酸化処理することにより形成されるシリコ
ン酸化膜よりも比誘電率の高い物質により構成されてい
ること、 を特徴とする半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 5, wherein the insulating film provided between the region in which the electric circuit can be formed and the ferroelectric film is smaller than a silicon oxide film formed by oxidizing the substrate surface. A method for manufacturing a semiconductor device, comprising: a material having a high relative dielectric constant.
路形成可能領域、 第３の電路形成可能領域に隣接して形成されたドレイ
ン、 少なくとも第２の電路形成可能領域を覆う強誘電体膜、 強誘電体膜上に設けられた分極用制御電極、 第３の電路形成可能領域上に設けられた電路形成用制御
電極であって、分極用制御電極の一部を覆うとともに分
極用制御電極と絶縁して設けられた電路形成用制御電
極、 第１の電路形成可能領域上に、分極用制御電極の側壁に
隣接して設けられ、第１領域に読み出し電圧が印加され
た場合には、前記読み出し電圧印加により生じた空乏層
が前記第２の電路形成可能領域に生じる空乏層とつなが
り、かつ、前記第２領域に書き込み禁止電圧が印加され
た場合には、前記第１領域に生じている空乏層が第２の
電路形成可能領域に生じる空乏層とつながらない程度の
幅を有する絶縁性側壁、 を備えた不揮発性メモリをマトリックス状に配置し、 同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各行ごとに設け、 同一列に配置された不揮発性メモリの分極用制御電極を
接続するメモリゲートラインを各列ごとに設け、 同一列に配置された不揮発性メモリの電路形成用制御電
極を接続する選択ゲートラインを各列ごとに設け、 全ての不揮発性メモリのソースを接続するソースライン
を設け、 書き込む場合には、書き込み予定のメモリのメモリゲー
トラインに分極電圧を印加し、書き込み予定のメモリの
選択ゲートラインに電路形成電圧を印加するとともに、
書き込みを防止したいメモリのドレインラインに電圧を
印加することにより、書き込みを防止したいメモリの強
誘電体膜に分極電圧を印加しないようにし、 読み出す場合には、読み出し予定のメモリのメモリゲー
トラインにセンス電圧を印加し、読み出し予定の選択ゲ
ートラインに電路形成電圧を印加するとともに、ソース
ラインに反転電圧を印加し、読み出し予定のドレインラ
インに電流が流れるか否かを読み取ることを特徴とする
不揮発性メモリの使用方法。7. A source, a first, a second, and a third circuit path formable region sequentially formed adjacent to the source; a drain formed adjacent to the third circuit path formable region; A ferroelectric film covering the electric path forming area, a polarization control electrode provided on the ferroelectric film, an electric path forming control electrode provided on the third electric path forming area, the polarization control electrode A control electrode for forming an electric circuit, which is provided to cover a part of the control electrode for polarization and is insulated from the control electrode for polarization. When a read voltage is applied, a depletion layer generated by the application of the read voltage is connected to a depletion layer generated in the second circuit path formable region, and a write inhibit voltage is applied to the second region.
In this case, the depletion layer generated in the first region is
A nonvolatile memory having an insulating side wall having a width that does not connect to a depletion layer generated in a region where a circuit can be formed is arranged in a matrix, and a drain line connecting drains of the nonvolatile memories arranged in the same row is arranged in each row. A memory gate line for connecting the polarization control electrodes of the nonvolatile memories arranged in the same column is provided for each column, and a selection is made for connecting the electric path forming control electrodes of the nonvolatile memories arranged in the same column. A gate line is provided for each column, a source line is provided to connect the sources of all nonvolatile memories, and when writing, a polarization voltage is applied to the memory gate line of the memory to be written, and the memory to be written is selected. While applying an electric circuit formation voltage to the gate line,
By applying a voltage to the drain line of the memory whose writing is to be prevented, a polarization voltage is not applied to the ferroelectric film of the memory whose writing is to be prevented, and when reading, a sense is applied to the memory gate line of the memory to be read. A non-volatile memory which applies a voltage, applies an electric path forming voltage to a select gate line to be read, and applies an inversion voltage to a source line to read whether or not a current flows to a drain line to be read. How to use memory.
いて、 第２の電路形成可能領域に電路を形成するためのしきい
値電圧を強誘電体薄膜の抗電圧より低く設定するととも
に、 前記メモリーゲートラインに印加する分極電圧は、時間
の経過に伴って値が高くなるようになっていること、 を特徴とする不揮発性メモリの使用方法。8. The method of using a nonvolatile memory according to claim 7, wherein a threshold voltage for forming an electric circuit in the second electric circuit formable region is set lower than a coercive voltage of the ferroelectric thin film. A method of using a non-volatile memory, wherein the polarization voltage applied to the memory gate line increases in value over time.
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|---|---|---|---|
| JP26139792A JP3144599B2 (en) | 1992-09-30 | 1992-09-30 | Semiconductor device, method of manufacturing the same, and method of using the same |
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Publications (2)
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