JPH06275825A - 半導体装置の保護回路 - Google Patents
半導体装置の保護回路Info
- Publication number
- JPH06275825A JPH06275825A JP6553293A JP6553293A JPH06275825A JP H06275825 A JPH06275825 A JP H06275825A JP 6553293 A JP6553293 A JP 6553293A JP 6553293 A JP6553293 A JP 6553293A JP H06275825 A JPH06275825 A JP H06275825A
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- emitter
- semiconductor device
- power supply
- breakdown voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 耐圧の低い素子を含む半導体装置でも、これ
を確実に保護することのできる半導体装置の保護回路を
得る。 【構成】 半導体装置の入力端子にコレクタが接続さ
れ、接地点にエミッタが接続されたバイポーラトランジ
スタと、このバイポーラトランジスタのベース・エミッ
タ間に接続された可制御抵抗素子と、電源電圧の有に対
応して可能制御抵抗素子の抵抗値を下げ、電源電圧の無
に対応して可制御抵抗素子の抵抗値を増大させる抵抗値
制御手段とを備えている。好ましくは、可制御抵抗素子
としてＭＯＳトランジスタを用い、抵抗値制御手段とし
てＭＯＳトランジスタのゲートと電源との間に接続され
た抵抗器を用いる。
を確実に保護することのできる半導体装置の保護回路を
得る。 【構成】 半導体装置の入力端子にコレクタが接続さ
れ、接地点にエミッタが接続されたバイポーラトランジ
スタと、このバイポーラトランジスタのベース・エミッ
タ間に接続された可制御抵抗素子と、電源電圧の有に対
応して可能制御抵抗素子の抵抗値を下げ、電源電圧の無
に対応して可制御抵抗素子の抵抗値を増大させる抵抗値
制御手段とを備えている。好ましくは、可制御抵抗素子
としてＭＯＳトランジスタを用い、抵抗値制御手段とし
てＭＯＳトランジスタのゲートと電源との間に接続され
た抵抗器を用いる。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣ，ＬＳＩで代表さ
れる半導体装置を、サージ電圧から保護する半導体装置
の保護回路に関する。
れる半導体装置を、サージ電圧から保護する半導体装置
の保護回路に関する。
【０００２】
【従来の技術】この種の従来の保護回路として、図４
(a) 及び(b) に示すものがあった。このうち、図４(a)
はダイオードＤ1 を用いたもので、カソードが入力端子
ＩＮと抵抗器Ｒ1 の相互接続点に接続され、アノードが
低電位電源としての接地点ＧＮＤに接続されている。こ
れは、入力端子ＩＮの外来サージに対して、これよりも
降伏電圧の低いダイオードＤ1 によって電荷を接地点Ｇ
ＮＤに急速に逃がすことにより、抵抗器Ｒ1 以降の半導
体素子の損壊を防止する。一方、図４(b) はバイポーラ
トランジスタＱ1 及び抵抗器Ｒ2 を用いたもので、トラ
ンジスタＱ1 のコレクタが入力端子ＩＮと抵抗器Ｒ1 の
相互接続点に接続され、そのエミッタが接地点ＧＮＤに
接続され、さらに、このトランジスタのベース・エミッ
タ間に抵抗器Ｒ2 が接続されている。これは、ベース・
エミッタ間に抵抗器Ｒ1 を接続した場合のコレクタ・エ
ミッタ間の降伏電圧ＶCER よりも電圧の高い外来サージ
の電荷を接地点ＧＮＤに急速に逃がして半導体素子の損
壊を防止する。
(a) 及び(b) に示すものがあった。このうち、図４(a)
はダイオードＤ1 を用いたもので、カソードが入力端子
ＩＮと抵抗器Ｒ1 の相互接続点に接続され、アノードが
低電位電源としての接地点ＧＮＤに接続されている。こ
れは、入力端子ＩＮの外来サージに対して、これよりも
降伏電圧の低いダイオードＤ1 によって電荷を接地点Ｇ
ＮＤに急速に逃がすことにより、抵抗器Ｒ1 以降の半導
体素子の損壊を防止する。一方、図４(b) はバイポーラ
トランジスタＱ1 及び抵抗器Ｒ2 を用いたもので、トラ
ンジスタＱ1 のコレクタが入力端子ＩＮと抵抗器Ｒ1 の
相互接続点に接続され、そのエミッタが接地点ＧＮＤに
接続され、さらに、このトランジスタのベース・エミッ
タ間に抵抗器Ｒ2 が接続されている。これは、ベース・
エミッタ間に抵抗器Ｒ1 を接続した場合のコレクタ・エ
ミッタ間の降伏電圧ＶCER よりも電圧の高い外来サージ
の電荷を接地点ＧＮＤに急速に逃がして半導体素子の損
壊を防止する。
【０００３】
【発明が解決しようとする課題】近年、半導体素子の集
積度が高められ、これに応じて半導体素子の耐圧が低く
なっている。因みに、配線幅が0.5 〜1.0 μであるサブ
ミクロン級のＣＭＯＳデバイスにあっては耐圧は低くな
る傾向にある。しかるに、図４(a) に示したダイオード
Ｄ1 の降伏電圧、及び、図４(b) に示したトランジスタ
Ｑ1 のコレクタ・エミッタ間の降伏電圧ＶCER がＣＭＯ
Ｓデバイスの耐圧に比べて高い場合これらの保護素子が
導通するよりも先にＣＭＯＳデバイスが損壊するおそれ
がある。
積度が高められ、これに応じて半導体素子の耐圧が低く
なっている。因みに、配線幅が0.5 〜1.0 μであるサブ
ミクロン級のＣＭＯＳデバイスにあっては耐圧は低くな
る傾向にある。しかるに、図４(a) に示したダイオード
Ｄ1 の降伏電圧、及び、図４(b) に示したトランジスタ
Ｑ1 のコレクタ・エミッタ間の降伏電圧ＶCER がＣＭＯ
Ｓデバイスの耐圧に比べて高い場合これらの保護素子が
導通するよりも先にＣＭＯＳデバイスが損壊するおそれ
がある。
【０００４】本発明は上記の問題点を解決するためにな
されたもので、耐圧の低い素子を含む半導体装置でも、
これを確実に保護することのできる半導体装置の保護回
路を得ることを目的とする。
されたもので、耐圧の低い素子を含む半導体装置でも、
これを確実に保護することのできる半導体装置の保護回
路を得ることを目的とする。
【０００５】
【課題を解決するための手段】本発明は、半導体装置の
入力端子にコレクタが接続され、接地点にエミッタが接
続されたバイポーラトランジスタと、このバイポーラト
ランジスタのベース・エミッタ間に接続された可制御抵
抗素子と、電源電圧の有に対応して可能制御抵抗素子の
抵抗値を下げ、電源電圧の無に対応して可制御抵抗素子
の抵抗値を増大させる抵抗値制御手段とを備えている。
入力端子にコレクタが接続され、接地点にエミッタが接
続されたバイポーラトランジスタと、このバイポーラト
ランジスタのベース・エミッタ間に接続された可制御抵
抗素子と、電源電圧の有に対応して可能制御抵抗素子の
抵抗値を下げ、電源電圧の無に対応して可制御抵抗素子
の抵抗値を増大させる抵抗値制御手段とを備えている。
【０００６】好ましくは、可制御抵抗素子としてＭＯＳ
トランジスタを用い、抵抗値制御手段としてＭＯＳトラ
ンジスタのゲートと電源との間に接続された抵抗器を用
いる。
トランジスタを用い、抵抗値制御手段としてＭＯＳトラ
ンジスタのゲートと電源との間に接続された抵抗器を用
いる。
【０００７】
【作用】一般に、ＩＣは基板に実装された時、他のＩＣ
等と接続される。このため、それ自体を単体で扱う場合
と比較すれば、サージ等の、いわゆる、電圧ストレスを
受け難くなる。
等と接続される。このため、それ自体を単体で扱う場合
と比較すれば、サージ等の、いわゆる、電圧ストレスを
受け難くなる。
【０００８】一方、保護素子としてバイポーラトランジ
スタを用いた時に、スルーレートの高い信号が入力され
ると、このトランジスタの寄生容量を介して、次式に示
す電流がベースに流れてトランジスタをオン動作させ
る。
スタを用いた時に、スルーレートの高い信号が入力され
ると、このトランジスタの寄生容量を介して、次式に示
す電流がベースに流れてトランジスタをオン動作させ
る。
【０００９】 ｉ＝Ｃ・ｄＶ／ｄｔ …(1) ただし ｉ：ベース電流 Ｃ：コレクタ・ベース間の寄生容量 ｄＶ／ｄｔ：スルーレート である。
【００１０】従って、高速型デバイスでは、ｄＶ／ｄｔ
が特に大きくなり、オン動作させてはならない時に、ト
ランジスタがオン動作しやすくなる。
が特に大きくなり、オン動作させてはならない時に、ト
ランジスタがオン動作しやすくなる。
【００１１】以上の点を勘案すると、保護素子としてバ
イポーラトランジスタを用いた場合、電源を印加して動
作状態になるまでは降伏電圧ＶCEが低く、動作状態にお
いては降伏電圧ＶCEの高いものが望まれる。
イポーラトランジスタを用いた場合、電源を印加して動
作状態になるまでは降伏電圧ＶCEが低く、動作状態にお
いては降伏電圧ＶCEの高いものが望まれる。
【００１２】ところで、ＰＮＰ形バイポーラトランジス
タのエミッタ接地におけるコレクタ電流ＩC と、コレク
タ・エミツタ電圧ＶCEとは図３に示した関係にある（東
芝半導体データブック・パワートランジスタ編）。すな
わち、ベースを開放した場合のコレクタ電流ＩC と、コ
レクタ・エミツタ電圧ＶCEO とは、図３(a) に示した関
係にあり、降伏電圧はＶA であったとする。一方、ベー
ス・エミッタ間に抵抗値の異なる種々の抵抗器ＲB を接
続した場合のコレクタ電流ＩC と、コレクタ・エミツタ
電圧ＶCEO とは、図３(b) に示す関係にある。これから
明らかなように、コレクタ・エミッタ間に接続される抵
抗器ＲB の抵抗値が小さくなる程、降伏電圧がＶA から
ＶB まで増大する。
タのエミッタ接地におけるコレクタ電流ＩC と、コレク
タ・エミツタ電圧ＶCEとは図３に示した関係にある（東
芝半導体データブック・パワートランジスタ編）。すな
わち、ベースを開放した場合のコレクタ電流ＩC と、コ
レクタ・エミツタ電圧ＶCEO とは、図３(a) に示した関
係にあり、降伏電圧はＶA であったとする。一方、ベー
ス・エミッタ間に抵抗値の異なる種々の抵抗器ＲB を接
続した場合のコレクタ電流ＩC と、コレクタ・エミツタ
電圧ＶCEO とは、図３(b) に示す関係にある。これから
明らかなように、コレクタ・エミッタ間に接続される抵
抗器ＲB の抵抗値が小さくなる程、降伏電圧がＶA から
ＶB まで増大する。
【００１３】この発明においては、バイポーラトランジ
スタのこれらの特性に着目したもので、半導体装置の入
力端子及び接地点間にバイポーラトランジスタを接続す
ると共に、このバイポーラトランジスタのベース・エミ
ッタ間に可制御抵抗素子を接続し、電源電圧の無に対応
して可制御抵抗素子の抵抗値を増大させることにより降
伏電圧を下げ、電源電圧の有に対応して可能制御抵抗素
子の抵抗値を下げることにより降伏電圧を増大させてい
る。この結果、保護素子に望まれる条件、すなわち、電
源を印加して動作状態になるまで降伏電圧ＶCEが低く、
動作状態においては降伏電圧ＶCEの高いという条件を満
たしている。
スタのこれらの特性に着目したもので、半導体装置の入
力端子及び接地点間にバイポーラトランジスタを接続す
ると共に、このバイポーラトランジスタのベース・エミ
ッタ間に可制御抵抗素子を接続し、電源電圧の無に対応
して可制御抵抗素子の抵抗値を増大させることにより降
伏電圧を下げ、電源電圧の有に対応して可能制御抵抗素
子の抵抗値を下げることにより降伏電圧を増大させてい
る。この結果、保護素子に望まれる条件、すなわち、電
源を印加して動作状態になるまで降伏電圧ＶCEが低く、
動作状態においては降伏電圧ＶCEの高いという条件を満
たしている。
【００１４】この場合、可制御抵抗素子としてＭＯＳト
ランジスタを用い、抵抗値制御手段としてＭＯＳトラン
ジスタのゲートと電源との間に接続された抵抗器を用い
ることにより、容易、かつ、確実に保護条件を作りだす
ことができる。
ランジスタを用い、抵抗値制御手段としてＭＯＳトラン
ジスタのゲートと電源との間に接続された抵抗器を用い
ることにより、容易、かつ、確実に保護条件を作りだす
ことができる。
【００１５】
【実施例】以下、本発明を図面に示す実施例によって詳
細に説明する。図１はこの発明の一実施例の構成を示す
回路図である。図中、図４と同一の符号を付したものは
それぞれ同一の要素を示している。これは、入力端子Ｉ
Ｎと抵抗器Ｒ1 との相互接続点にバイポーラトランジス
タＱ1 のコレクタを接続し、そのエミッタを接地点ＧＮ
Ｄに接続すると共に、このバイホーラトランジスタのベ
ース・エミッタ間に、電源電圧ＶCCによって抵抗値が変
化するスイッチング素子ＳＷを接続したものである。
細に説明する。図１はこの発明の一実施例の構成を示す
回路図である。図中、図４と同一の符号を付したものは
それぞれ同一の要素を示している。これは、入力端子Ｉ
Ｎと抵抗器Ｒ1 との相互接続点にバイポーラトランジス
タＱ1 のコレクタを接続し、そのエミッタを接地点ＧＮ
Ｄに接続すると共に、このバイホーラトランジスタのベ
ース・エミッタ間に、電源電圧ＶCCによって抵抗値が変
化するスイッチング素子ＳＷを接続したものである。
【００１６】ここで、スイッチング素子ＳＷはこれに電
源電圧ＶCCを加えない時に抵抗値が大きく、電源電圧Ｖ
CCを加えた時に抵抗値が小さくなるものを用い、これに
よって、バイポーラトランジスタＱ1 の降伏電圧を前述
のＶA と、ＶB とに切換えている。
源電圧ＶCCを加えない時に抵抗値が大きく、電源電圧Ｖ
CCを加えた時に抵抗値が小さくなるものを用い、これに
よって、バイポーラトランジスタＱ1 の降伏電圧を前述
のＶA と、ＶB とに切換えている。
【００１７】図２はこの実施例の具体的な構成例であ
り、スイッチング素子ＳＷとして、ＮＭＯＳトランジス
タＭ1 を用い、抵抗器Ｒ2 を介してそのゲートに電源電
圧ＶCCを印加する構成になっている。この場合、抵抗器
Ｒ2 としては、ＮＭＯＳトランジスタＭ1 に所定の電流
を流して、これをオン動作させるものを用いる。
り、スイッチング素子ＳＷとして、ＮＭＯＳトランジス
タＭ1 を用い、抵抗器Ｒ2 を介してそのゲートに電源電
圧ＶCCを印加する構成になっている。この場合、抵抗器
Ｒ2 としては、ＮＭＯＳトランジスタＭ1 に所定の電流
を流して、これをオン動作させるものを用いる。
【００１８】かくして、この実施例によれば、電源電圧
が印加されるまでバイポーラトランジスタＱ1 をＶCEO
モードで動作させて降伏電圧を下げ、これによって、サ
ージ電圧から後続の半導体素子を保護することができ、
電源電圧が印加された後はバイポーラトランジスタＱ1
をＶCER モードで動作させて降伏電圧を上げ、これによ
って、スルーレートの高い信号に対してオン動作し難く
することができる。
が印加されるまでバイポーラトランジスタＱ1 をＶCEO
モードで動作させて降伏電圧を下げ、これによって、サ
ージ電圧から後続の半導体素子を保護することができ、
電源電圧が印加された後はバイポーラトランジスタＱ1
をＶCER モードで動作させて降伏電圧を上げ、これによ
って、スルーレートの高い信号に対してオン動作し難く
することができる。
【００１９】なお、スイッチング素子としては、ＮＭＯ
Ｓトランジスタ以外の可制御抵抗素子を用い得ることは
明らかであり、また、この可制御抵抗素子に対応した適
宜の抵抗値制御手段を用いることができる。
Ｓトランジスタ以外の可制御抵抗素子を用い得ることは
明らかであり、また、この可制御抵抗素子に対応した適
宜の抵抗値制御手段を用いることができる。
【００２０】
【発明の効果】以上の説明によって明らかなように、本
発明によれば、耐圧の低い素子を含む半導体装置でも、
これを確実に保護することができ、しかも、スルーレー
トの高い信号に対して悪影響を及ぼすことなく保護する
ことができる。
発明によれば、耐圧の低い素子を含む半導体装置でも、
これを確実に保護することができ、しかも、スルーレー
トの高い信号に対して悪影響を及ぼすことなく保護する
ことができる。
【図１】本発明の一実施例の概略構成を示す回路図。
【図２】本発明の一実施例の具体的な構成を示す回路
図。
図。
【図３】本発明の原理を説明するために、バイポーラト
ランジスタのコレクタ電流と、コレクタ・エミッタ間電
圧との関係を示す線図。
ランジスタのコレクタ電流と、コレクタ・エミッタ間電
圧との関係を示す線図。
【図４】従来の半導体装置の保護回路の構成を示す回路
図。
図。
ＩＮ 入力端子 Ｑ1 バイポーラトランジスタ ＳＷ スイッチング素子 Ｍ1 ＮＭＯＳトランジスタ Ｒ1 ，Ｒ2 抵抗器
Claims (2)
- 【請求項１】半導体装置の入力端子にコレクタが接続さ
れ、接地点にエミッタが接続されたバイポーラトランジ
スタと、このバイポーラトランジスタのベース・エミッ
タ間に接続された可制御抵抗素子と、電源電圧の有に対
応して前記可制御抵抗素子の抵抗値を下げ、電源電圧の
無に対応して前記可制御抵抗素子の抵抗値を増大させる
抵抗値制御手段とを備えたことを特徴とする半導体装置
の保護回路。 - 【請求項２】前記可制御抵抗素子としてＭＯＳトランジ
スタを用い、前記抵抗値制御手段として前記ＭＯＳトラ
ンジスタのゲートと電源との間に接続された抵抗器を用
いたことを特徴とする請求項１に記載の半導体装置の保
護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6553293A JPH06275825A (ja) | 1993-03-24 | 1993-03-24 | 半導体装置の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6553293A JPH06275825A (ja) | 1993-03-24 | 1993-03-24 | 半導体装置の保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275825A true JPH06275825A (ja) | 1994-09-30 |
Family
ID=13289722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6553293A Pending JPH06275825A (ja) | 1993-03-24 | 1993-03-24 | 半導体装置の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275825A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6824557B2 (en) | 2000-08-23 | 2004-11-30 | Kao Corporation | Steam generator |
| JP2009158701A (ja) * | 2007-12-26 | 2009-07-16 | Asahi Kasei Electronics Co Ltd | 静電保護回路 |
-
1993
- 1993-03-24 JP JP6553293A patent/JPH06275825A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6824557B2 (en) | 2000-08-23 | 2004-11-30 | Kao Corporation | Steam generator |
| JP2009158701A (ja) * | 2007-12-26 | 2009-07-16 | Asahi Kasei Electronics Co Ltd | 静電保護回路 |
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