JPH06275082A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06275082A JPH06275082A JP5060776A JP6077693A JPH06275082A JP H06275082 A JPH06275082 A JP H06275082A JP 5060776 A JP5060776 A JP 5060776A JP 6077693 A JP6077693 A JP 6077693A JP H06275082 A JPH06275082 A JP H06275082A
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Abstract
(57)【要約】
【目的】本発明はビット線の共通化によりチップ面積の
縮小を図りながら、記憶セル間の干渉やアクセス速度の
低下及び耐ノイズ性の低下を未然に防止し得る半導体記
憶装置を提供することを目的とする。 【構成】多数の記憶セルＣにスイッチング素子Ｔrp，Ｔ
rnを介してビット線ＢＬが接続され、スイッチング素子
Ｔrp，Ｔrnにはスイッチング素子Ｔrp，Ｔrnを開閉する
ワード線ＷＬが接続される。ビット線ＢＬはその両側に
位置する記憶セルＣの共通のビット線ＢＬとされ、ワー
ド線ＷＬには３段階の異なる電圧レベルである第一〜第
三の選択信号を出力するバッファ回路Ｂｕが接続され
る。隣合う記憶セルＣに接続される一対ずつのスイッチ
ング素子Ｔrp，Ｔrnは、第一の選択信号に基づいて一方
の対のみがオンされ、第二の選択信号に基づいて他方の
対のみがオンされ、第三の選択信号に基づいて両方の対
がオフされる。
縮小を図りながら、記憶セル間の干渉やアクセス速度の
低下及び耐ノイズ性の低下を未然に防止し得る半導体記
憶装置を提供することを目的とする。 【構成】多数の記憶セルＣにスイッチング素子Ｔrp，Ｔ
rnを介してビット線ＢＬが接続され、スイッチング素子
Ｔrp，Ｔrnにはスイッチング素子Ｔrp，Ｔrnを開閉する
ワード線ＷＬが接続される。ビット線ＢＬはその両側に
位置する記憶セルＣの共通のビット線ＢＬとされ、ワー
ド線ＷＬには３段階の異なる電圧レベルである第一〜第
三の選択信号を出力するバッファ回路Ｂｕが接続され
る。隣合う記憶セルＣに接続される一対ずつのスイッチ
ング素子Ｔrp，Ｔrnは、第一の選択信号に基づいて一方
の対のみがオンされ、第二の選択信号に基づいて他方の
対のみがオンされ、第三の選択信号に基づいて両方の対
がオフされる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置、特に
スタティックＲＡＭ（ＳＲＡＭ）に関するものである。
スタティックＲＡＭ（ＳＲＡＭ）に関するものである。
【０００２】近年の半導体記憶装置では、記憶容量の大
容量化とともに、チップサイズの小型化が要求されてい
る。そこで、セルアレイ中のビット線の本数を削減する
ことにより、大容量化を図りながら、チップサイズの小
型化を図る構成とした半導体記憶装置が提案されてい
る。
容量化とともに、チップサイズの小型化が要求されてい
る。そこで、セルアレイ中のビット線の本数を削減する
ことにより、大容量化を図りながら、チップサイズの小
型化を図る構成とした半導体記憶装置が提案されてい
る。
【０００３】
【従来の技術】図６に従来のＳＲＡＭの一例を示す。す
なわち、多数対のビット線ＢＬ０，バーＢＬ０〜ＢＬ
ｍ，バーＢＬｍの各対間には多数の記憶セルＣ00〜Ｃmn
がそれぞれ一対のスイッチング素子ＳＷ000 〜ＳＷ1mn
を介して接続されている。
なわち、多数対のビット線ＢＬ０，バーＢＬ０〜ＢＬ
ｍ，バーＢＬｍの各対間には多数の記憶セルＣ00〜Ｃmn
がそれぞれ一対のスイッチング素子ＳＷ000 〜ＳＷ1mn
を介して接続されている。
【０００４】前記各記憶セルＣ00〜Ｃmnは二つのＣＭＯ
Ｓインバータ回路からなるラッチ回路で構成され、前記
各スイッチング素子ＳＷ000 〜ＳＷ1mn はＮチャネルＭ
ＯＳトランジスタで構成される。
Ｓインバータ回路からなるラッチ回路で構成され、前記
各スイッチング素子ＳＷ000 〜ＳＷ1mn はＮチャネルＭ
ＯＳトランジスタで構成される。
【０００５】前記スイッチング素子ＳＷ000 〜ＳＷ1mn
の各対は多数のワード線ＷＬ０〜ＷＬｎのいずれかに接
続され、デコーダによりいずれかのワード線が選択され
て同ワード線がＨレベルとなると、当該ワード線に接続
されているスイッチング素子がオンされる。
の各対は多数のワード線ＷＬ０〜ＷＬｎのいずれかに接
続され、デコーダによりいずれかのワード線が選択され
て同ワード線がＨレベルとなると、当該ワード線に接続
されているスイッチング素子がオンされる。
【０００６】そして、スイッチング素子がオンされる
と、当該スイッチング素子に接続された記憶セルからビ
ット線へのデータの読出し動作、あるいは書き込みデー
タをビット線を介して記憶セルに書き込む書き込み動作
が可能となる。
と、当該スイッチング素子に接続された記憶セルからビ
ット線へのデータの読出し動作、あるいは書き込みデー
タをビット線を介して記憶セルに書き込む書き込み動作
が可能となる。
【０００７】上記のようなＳＲＡＭでは、一つの記憶セ
ル列に対し一対のビット線が配設されている。従って、
セルアレイの大規模化にともなってビット線の本数も増
大し、そのビット線をレイアウトするために要する面積
も増大する。
ル列に対し一対のビット線が配設されている。従って、
セルアレイの大規模化にともなってビット線の本数も増
大し、そのビット線をレイアウトするために要する面積
も増大する。
【０００８】そこで、例えばビット線ＢＬ０と同バーＢ
Ｌ１というように、隣合うビット線を共通化して、図７
に示すような構成としたＳＲＡＭが提案されている。と
ころが、このようなＳＲＡＭでは例えば共通のワード線
ＷＬ０に接続された隣合う記憶セルＣ00，Ｃ10から異な
るデータを読み出す場合には、不具合が生じる。
Ｌ１というように、隣合うビット線を共通化して、図７
に示すような構成としたＳＲＡＭが提案されている。と
ころが、このようなＳＲＡＭでは例えば共通のワード線
ＷＬ０に接続された隣合う記憶セルＣ00，Ｃ10から異な
るデータを読み出す場合には、不具合が生じる。
【０００９】すなわち、例えば前記記憶セルＣ00，Ｃ10
に図７に示すデータが格納されている状態でワード線Ｗ
Ｌ０が選択されると、記憶セルＣ10から記憶セルＣ00に
貫通電流Ｉp が流れる。従って、両記憶セルＣ00，Ｃ10
間のビット線バーＢＬ１が中間レベルとなって正確なデ
ータを読み出すことができなくなるおそれがある。
に図７に示すデータが格納されている状態でワード線Ｗ
Ｌ０が選択されると、記憶セルＣ10から記憶セルＣ00に
貫通電流Ｉp が流れる。従って、両記憶セルＣ00，Ｃ10
間のビット線バーＢＬ１が中間レベルとなって正確なデ
ータを読み出すことができなくなるおそれがある。
【００１０】上記のような不具合を解決するために、特
開昭６３−４２０９３号及び特開平３−２５９４９５号
の各公報に記載されたＳＲＡＭでは、ビット線にクラン
プ回路を設けている。また、特開平３−７６０９５号公
報に記載されたＳＲＡＭでは、隣合う記憶セルはそれぞ
れ異なるワード線で選択することにより、上記のような
隣合う記憶セルの干渉を防止する構成となっている。
開昭６３−４２０９３号及び特開平３−２５９４９５号
の各公報に記載されたＳＲＡＭでは、ビット線にクラン
プ回路を設けている。また、特開平３−７６０９５号公
報に記載されたＳＲＡＭでは、隣合う記憶セルはそれぞ
れ異なるワード線で選択することにより、上記のような
隣合う記憶セルの干渉を防止する構成となっている。
【００１１】
【発明が解決しようとする課題】ところが、特開昭６３
−４２０９３号及び特開平３−２５９４９５号の各公報
に記載されたＳＲＡＭのように、ビット線にクランプ回
路を設ける構成では、ビット線を介して各記憶セルにア
クセスする際の動作速度が低下する。また、クランプ回
路によりビット線電位の振幅が制限されるため、耐ノイ
ズ性が低下する。
−４２０９３号及び特開平３−２５９４９５号の各公報
に記載されたＳＲＡＭのように、ビット線にクランプ回
路を設ける構成では、ビット線を介して各記憶セルにア
クセスする際の動作速度が低下する。また、クランプ回
路によりビット線電位の振幅が制限されるため、耐ノイ
ズ性が低下する。
【００１２】一方、特開平３−７６０９５号公報に記載
されたＳＲＡＭでは、ワード線の本数が増大するため、
ビット線の共通化による面積縮小効果が相殺されてしま
うという問題点がある。
されたＳＲＡＭでは、ワード線の本数が増大するため、
ビット線の共通化による面積縮小効果が相殺されてしま
うという問題点がある。
【００１３】この発明の目的は、ビット線の共通化によ
りチップ面積の縮小を図りながら、記憶セル間の干渉や
アクセス速度の低下及び耐ノイズ性の低下を未然に防止
し得る半導体記憶装置を提供することにある。
りチップ面積の縮小を図りながら、記憶セル間の干渉や
アクセス速度の低下及び耐ノイズ性の低下を未然に防止
し得る半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。すなわち、多数の記憶セルＣに一対
のスイッチング素子Ｔrp，Ｔrnを介してそれぞれ一対の
ビット線ＢＬが接続され、前記スイッチング素子Ｔrp，
Ｔrnには該スイッチング素子Ｔrp，Ｔrnを開閉するワー
ド線ＷＬが接続され、前記ワード線ＷＬとビット線ＢＬ
の選択に基づいて選択される記憶セルＣに対し、前記ビ
ット線ＢＬを介してセル情報の書き込み及びセル情報の
読出し動作が行われる。
原理説明図である。すなわち、多数の記憶セルＣに一対
のスイッチング素子Ｔrp，Ｔrnを介してそれぞれ一対の
ビット線ＢＬが接続され、前記スイッチング素子Ｔrp，
Ｔrnには該スイッチング素子Ｔrp，Ｔrnを開閉するワー
ド線ＷＬが接続され、前記ワード線ＷＬとビット線ＢＬ
の選択に基づいて選択される記憶セルＣに対し、前記ビ
ット線ＢＬを介してセル情報の書き込み及びセル情報の
読出し動作が行われる。
【００１５】前記各記憶セルＣ間には一本ずつのビット
線ＢＬが配設されて該ビット線ＢＬがその両側に位置す
る記憶セルＣの共通のビット線ＢＬとされ、前記ワード
線ＷＬには３段階の異なる電圧レベルである第一〜第三
の選択信号を出力するバッファ回路Ｂｕが接続され、前
記隣合う記憶セルＣに接続される一対ずつのスイッチン
グ素子Ｔrp，Ｔrnは、前記第一の選択信号に基づいて一
方の対のみがオンされるとともに、前記第二の選択信号
に基づいて他方の対のみがオンされ、前記第三の選択信
号に基づいて両方の対がオフされる。
線ＢＬが配設されて該ビット線ＢＬがその両側に位置す
る記憶セルＣの共通のビット線ＢＬとされ、前記ワード
線ＷＬには３段階の異なる電圧レベルである第一〜第三
の選択信号を出力するバッファ回路Ｂｕが接続され、前
記隣合う記憶セルＣに接続される一対ずつのスイッチン
グ素子Ｔrp，Ｔrnは、前記第一の選択信号に基づいて一
方の対のみがオンされるとともに、前記第二の選択信号
に基づいて他方の対のみがオンされ、前記第三の選択信
号に基づいて両方の対がオフされる。
【００１６】また、請求項２では、図２及び図４に示す
ように、多数の記憶セルＣに一対のスイッチング素子Ｔ
rp，Ｔrnを介してそれぞれ一対のビット線ＢＬが接続さ
れ、前記スイッチング素子Ｔrp，Ｔrnには該スイッチン
グ素子Ｔrp，Ｔrnを開閉するワード線ＷＬが接続され、
前記ワード線ＷＬとビット線ＢＬの選択に基づいて選択
される記憶セルＣに対し、ビット線ＢＬを介してセル情
報の書き込み及びセル情報の読出し動作が行われる。
ように、多数の記憶セルＣに一対のスイッチング素子Ｔ
rp，Ｔrnを介してそれぞれ一対のビット線ＢＬが接続さ
れ、前記スイッチング素子Ｔrp，Ｔrnには該スイッチン
グ素子Ｔrp，Ｔrnを開閉するワード線ＷＬが接続され、
前記ワード線ＷＬとビット線ＢＬの選択に基づいて選択
される記憶セルＣに対し、ビット線ＢＬを介してセル情
報の書き込み及びセル情報の読出し動作が行われる。
【００１７】前記各記憶セルＣ間には一本ずつのビット
線ＢＬが配設されて該ビット線ＢＬをその両側に位置す
る記憶セルＣの共通のビット線ＢＬとされ、前記ワード
線ＷＬにはＨレベルとＬレベル及びその中間レベルの３
段階の異なる電圧レベルを選択信号として出力するバッ
ファ回路Ｂｕが接続され、前記隣合う記憶セルＣに接続
される一対ずつのスイッチング素子Ｔrp，Ｔrnは、一方
の対がＮチャネルＭＯＳトランジスタＴrnで構成される
とともに、他方の対がＰチャネルＭＯＳトランジスタＴ
rpで構成され、前記ワード線ＷＬにＨレベルの選択信号
が入力されたとき、前記ＮチャネルＭＯＳトランジスタ
Ｔrnがオンされ、前記ワード線ＷＬにＬレベルの選択信
号が入力されたとき、前記ＰチャネルＭＯＳトランジス
タＴrpがオンされ、前記ワード線ＷＬに前記中間レベル
の選択信号が入力されたとき、前記ＮチャネルＭＯＳト
ランジスタＴrn及びＰチャネルＭＯＳトランジスタＴrp
がともにオフされる。
線ＢＬが配設されて該ビット線ＢＬをその両側に位置す
る記憶セルＣの共通のビット線ＢＬとされ、前記ワード
線ＷＬにはＨレベルとＬレベル及びその中間レベルの３
段階の異なる電圧レベルを選択信号として出力するバッ
ファ回路Ｂｕが接続され、前記隣合う記憶セルＣに接続
される一対ずつのスイッチング素子Ｔrp，Ｔrnは、一方
の対がＮチャネルＭＯＳトランジスタＴrnで構成される
とともに、他方の対がＰチャネルＭＯＳトランジスタＴ
rpで構成され、前記ワード線ＷＬにＨレベルの選択信号
が入力されたとき、前記ＮチャネルＭＯＳトランジスタ
Ｔrnがオンされ、前記ワード線ＷＬにＬレベルの選択信
号が入力されたとき、前記ＰチャネルＭＯＳトランジス
タＴrpがオンされ、前記ワード線ＷＬに前記中間レベル
の選択信号が入力されたとき、前記ＮチャネルＭＯＳト
ランジスタＴrn及びＰチャネルＭＯＳトランジスタＴrp
がともにオフされる。
【００１８】
【作用】請求項１においては、バッファ回路Ｂｕからワ
ード線ＷＬに出力される第一及び第二の選択信号によ
り、共通のワード線ＷＬに接続された隣合う記憶セルＣ
はその一方が選択され、他方は非選択となる。従って、
隣合う記憶セルが干渉することなくセル情報が読み出さ
れる。
ード線ＷＬに出力される第一及び第二の選択信号によ
り、共通のワード線ＷＬに接続された隣合う記憶セルＣ
はその一方が選択され、他方は非選択となる。従って、
隣合う記憶セルが干渉することなくセル情報が読み出さ
れる。
【００１９】請求項２においては、バッファ回路Ｂｕか
らワード線ＷＬに出力されるＨレベルの選択信号によ
り、共通のワード線ＷＬに接続された隣合う記憶セルＣ
はその一方が選択される。
らワード線ＷＬに出力されるＨレベルの選択信号によ
り、共通のワード線ＷＬに接続された隣合う記憶セルＣ
はその一方が選択される。
【００２０】また、バッファ回路Ｂｕからワード線ＷＬ
に出力されるＬレベルの選択信号により、共通のワード
線ＷＬに接続された隣合う記憶セルＣはその他方が選択
される。従って、隣合う記憶セルが干渉することなくセ
ル情報が読み出される。
に出力されるＬレベルの選択信号により、共通のワード
線ＷＬに接続された隣合う記憶セルＣはその他方が選択
される。従って、隣合う記憶セルが干渉することなくセ
ル情報が読み出される。
【００２１】
【実施例】以下、この発明を具体化した一実施例を図２
〜図５に従って説明する。図２はＳＲＡＭのセルアレイ
内の一部の記憶セルＣ１〜Ｃ３と、その記憶セルＣ１〜
Ｃ３に接続されるビット線ＢＬ０〜ＢＬ３及びワード線
ＷＬと、各記憶セルＣ１〜Ｃ３と各ビット線ＢＬ０〜Ｂ
Ｌ３との間に配設されるスイッチング素子Ｔrn1 〜Ｔrn
4 ，Ｔrp1 ，Ｔrp2 を示す。
〜図５に従って説明する。図２はＳＲＡＭのセルアレイ
内の一部の記憶セルＣ１〜Ｃ３と、その記憶セルＣ１〜
Ｃ３に接続されるビット線ＢＬ０〜ＢＬ３及びワード線
ＷＬと、各記憶セルＣ１〜Ｃ３と各ビット線ＢＬ０〜Ｂ
Ｌ３との間に配設されるスイッチング素子Ｔrn1 〜Ｔrn
4 ，Ｔrp1 ，Ｔrp2 を示す。
【００２２】前記各記憶セルＣ１，Ｃ２間及び同Ｃ２，
Ｃ３間のビット線ＢＬ１，ＢＬ２は共通化されている。
すなわち、記憶セルＣ１はスイッチング素子としてのＮ
チャネルＭＯＳトランジスタＴrn1 を介してビット線Ｂ
Ｌ０に接続され、スイッチング素子としてのＮチャネル
ＭＯＳトランジスタＴrn2 を介してビット線ＢＬ１に接
続されている。
Ｃ３間のビット線ＢＬ１，ＢＬ２は共通化されている。
すなわち、記憶セルＣ１はスイッチング素子としてのＮ
チャネルＭＯＳトランジスタＴrn1 を介してビット線Ｂ
Ｌ０に接続され、スイッチング素子としてのＮチャネル
ＭＯＳトランジスタＴrn2 を介してビット線ＢＬ１に接
続されている。
【００２３】前記記憶セルＣ２はスイッチング素子とし
てのＰチャネルＭＯＳトランジスタＴrp1 を介してビッ
ト線ＢＬ１に接続され、スイッチング素子としてのＰチ
ャネルＭＯＳトランジスタＴrp2 を介してビット線ＢＬ
２に接続されている。
てのＰチャネルＭＯＳトランジスタＴrp1 を介してビッ
ト線ＢＬ１に接続され、スイッチング素子としてのＰチ
ャネルＭＯＳトランジスタＴrp2 を介してビット線ＢＬ
２に接続されている。
【００２４】前記記憶セルＣ３はスイッチング素子とし
てのＮチャネルＭＯＳトランジスタＴrn3 を介してビッ
ト線ＢＬ２に接続され、スイッチング素子としてのＮチ
ャネルＭＯＳトランジスタＴrn4 を介してビット線ＢＬ
３に接続されている。
てのＮチャネルＭＯＳトランジスタＴrn3 を介してビッ
ト線ＢＬ２に接続され、スイッチング素子としてのＮチ
ャネルＭＯＳトランジスタＴrn4 を介してビット線ＢＬ
３に接続されている。
【００２５】前記トランジスタＴrn1 〜Ｔrn4 のしきい
値は電源Ｖccと電源Ｖssの中間レベルより高いレベルに
設定され、前記トランジスタＴrp1 ，Ｔrp2 のしきい値
は電源Ｖccと電源Ｖssの中間レベルより低いレベルに設
定されている。
値は電源Ｖccと電源Ｖssの中間レベルより高いレベルに
設定され、前記トランジスタＴrp1 ，Ｔrp2 のしきい値
は電源Ｖccと電源Ｖssの中間レベルより低いレベルに設
定されている。
【００２６】従って、前記中間レベルでは各トランジス
タＴrn1 〜Ｔrn4 ，Ｔrp1 ，Ｔrp2はすべてオフされる
ようになっている。なお、セルアレイ中の各記憶セルに
接続されるスイッチング素子は、上記のようにＮチャネ
ルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ
とが交互に接続される。
タＴrn1 〜Ｔrn4 ，Ｔrp1 ，Ｔrp2はすべてオフされる
ようになっている。なお、セルアレイ中の各記憶セルに
接続されるスイッチング素子は、上記のようにＮチャネ
ルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ
とが交互に接続される。
【００２７】前記各トランジスタＴrn1 〜Ｔrn4 ，Ｔrp
1 ，Ｔrp2 のゲートは共通のワード線ＷＬに接続されて
いる。そして、前記ワード線ＷＬは後記ロウデコーダ４
の動作によりその選択時には、Ｈレベル若しくはＬレベ
ルとなり、非選択時には中間レベルに設定されるように
なっている。
1 ，Ｔrp2 のゲートは共通のワード線ＷＬに接続されて
いる。そして、前記ワード線ＷＬは後記ロウデコーダ４
の動作によりその選択時には、Ｈレベル若しくはＬレベ
ルとなり、非選択時には中間レベルに設定されるように
なっている。
【００２８】前記ワード線ＷＬを駆動するバッファ回路
Ｂｕを図４に従って説明する。入力信号Ａ，Ｂ，バーＢ
は後記ロウデコーダ４から出力される。入力信号ＡはＰ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとで構成されるＣＭＯＳインバータ回路１ａに入
力され、同インバータ回路１ａの出力信号は転送ゲート
２ａを介してＣＭＯＳインバータ回路１ｂに入力され
る。
Ｂｕを図４に従って説明する。入力信号Ａ，Ｂ，バーＢ
は後記ロウデコーダ４から出力される。入力信号ＡはＰ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとで構成されるＣＭＯＳインバータ回路１ａに入
力され、同インバータ回路１ａの出力信号は転送ゲート
２ａを介してＣＭＯＳインバータ回路１ｂに入力され
る。
【００２９】そして、ＣＭＯＳインバータ回路１ｂから
前記ワード線ＷＬの選択信号Ｘが出力される。前記転送
ゲート２ａのＰチャネル側ゲートには入力信号Ｂが入力
され、Ｎチャネル側ゲートには入力信号バーＢが入力さ
れる。
前記ワード線ＷＬの選択信号Ｘが出力される。前記転送
ゲート２ａのＰチャネル側ゲートには入力信号Ｂが入力
され、Ｎチャネル側ゲートには入力信号バーＢが入力さ
れる。
【００３０】前記インバータ回路１ｂの入力端子と出力
端子とは転送ゲート２ｂを介して接続されている。前記
転送ゲート２ｂのＰチャネル側ゲートには入力信号バー
Ｂが入力され、Ｎチャネル側ゲートには入力信号Ｂが入
力される。
端子とは転送ゲート２ｂを介して接続されている。前記
転送ゲート２ｂのＰチャネル側ゲートには入力信号バー
Ｂが入力され、Ｎチャネル側ゲートには入力信号Ｂが入
力される。
【００３１】このように構成されたバッファ回路は、図
５に示す論理で動作する。すなわち、入力信号ＢがＬレ
ベル、入力信号バーＢがＨレベルとなると、転送ゲート
２ａはオンされ、転送ゲート２ｂはオフされる。
５に示す論理で動作する。すなわち、入力信号ＢがＬレ
ベル、入力信号バーＢがＨレベルとなると、転送ゲート
２ａはオンされ、転送ゲート２ｂはオフされる。
【００３２】すると、入力信号Ａがインバータ回路１
ａ，１ｂを介して選択信号Ｘとして出力される。従っ
て、入力信号ＡがＨレベルであれば、選択信号ＸはＨレ
ベルとなり、入力信号ＡがＬレベルであれば、選択信号
ＸはＬレベルとなる。
ａ，１ｂを介して選択信号Ｘとして出力される。従っ
て、入力信号ＡがＨレベルであれば、選択信号ＸはＨレ
ベルとなり、入力信号ＡがＬレベルであれば、選択信号
ＸはＬレベルとなる。
【００３３】また、入力信号ＢがＨレベル、入力信号バ
ーＢがＬレベルとなると、転送ゲート２ａはオフされ、
転送ゲート２ｂはオンされる。すると、インバータ回路
１ａの出力信号はインバータ回路１ｂには入力されず、
インバータ回路１ｂの入力端子と出力端子とが短絡され
る状態となるため、選択信号Ｘは同インバータ回路１ｂ
のしきい値である中間（Ｍ）レベルとなる。
ーＢがＬレベルとなると、転送ゲート２ａはオフされ、
転送ゲート２ｂはオンされる。すると、インバータ回路
１ａの出力信号はインバータ回路１ｂには入力されず、
インバータ回路１ｂの入力端子と出力端子とが短絡され
る状態となるため、選択信号Ｘは同インバータ回路１ｂ
のしきい値である中間（Ｍ）レベルとなる。
【００３４】このような構成のバッファ回路Ｂｕがセル
アレイ中の多数のワード線に対応してそれぞれ設けられ
ている。上記のような構成のセルアレイを備えたＳＲＡ
Ｍの全体構成を図３に従って説明する。アドレス信号Ａ
０〜Ａｍはアドレスバッファ３を介してロウデコーダ
４、カラムデコーダ５及びパルスジェネレータ６に出力
される。
アレイ中の多数のワード線に対応してそれぞれ設けられ
ている。上記のような構成のセルアレイを備えたＳＲＡ
Ｍの全体構成を図３に従って説明する。アドレス信号Ａ
０〜Ａｍはアドレスバッファ３を介してロウデコーダ
４、カラムデコーダ５及びパルスジェネレータ６に出力
される。
【００３５】ライトイネーブル信号ＷＥとＲＡＭイネー
ブル信号ＲＥは、ＷＥ，ＲＥバッファ７に入力され、前
記アドレスバッファ３、ロウデコーダ４、カラムデコー
ダ５及びパルスジェネレータ６はＷＥ，ＲＥバッファ７
の出力信号に基づいて制御される。
ブル信号ＲＥは、ＷＥ，ＲＥバッファ７に入力され、前
記アドレスバッファ３、ロウデコーダ４、カラムデコー
ダ５及びパルスジェネレータ６はＷＥ，ＲＥバッファ７
の出力信号に基づいて制御される。
【００３６】前記ロウデコーダ４は前記アドレス信号Ａ
０〜Ａｍに基づいてメモリセルアレイ８内の所定のワー
ド線を選択する。カラムデコーダ５は前記アドレス信号
Ａ０〜Ａｍに基づいてセルアレイ８内の所定のビット線
をカラムセレクタ９を介して選択する。
０〜Ａｍに基づいてメモリセルアレイ８内の所定のワー
ド線を選択する。カラムデコーダ５は前記アドレス信号
Ａ０〜Ａｍに基づいてセルアレイ８内の所定のビット線
をカラムセレクタ９を介して選択する。
【００３７】前記パルスジェネレータ６は前記アドレス
信号Ａ０〜Ａｍの変化に基づいて、パルス信号を前記カ
ラムセレクタ９及びビット線プリチャージ回路１０に出
力する。
信号Ａ０〜Ａｍの変化に基づいて、パルス信号を前記カ
ラムセレクタ９及びビット線プリチャージ回路１０に出
力する。
【００３８】前記ビット線プリチャージ回路１０はパル
スジェネレータ６の出力信号によるタイミングでビット
線のプリチャージを行い、カラムセレクタ９はパルスジ
ェネレータ６の出力信号によるタイミングで、ビット線
を選択する。
スジェネレータ６の出力信号によるタイミングでビット
線のプリチャージを行い、カラムセレクタ９はパルスジ
ェネレータ６の出力信号によるタイミングで、ビット線
を選択する。
【００３９】前記ＷＥ，ＲＥバッファ７の出力信号はラ
イト／センスアンプ１１にも出力され、同ライト／セン
スアンプ１１は、書き込み動作時にはその出力信号に基
づいて書き込みデータＤinを選択されたビット線に出力
する。
イト／センスアンプ１１にも出力され、同ライト／セン
スアンプ１１は、書き込み動作時にはその出力信号に基
づいて書き込みデータＤinを選択されたビット線に出力
する。
【００４０】また、読出し動作時には選択されたビット
線に読み出されたセル情報を増幅して読出しデータＤou
t を出力する。次に、上記のように構成されたＳＲＡＭ
の作用を説明する。
線に読み出されたセル情報を増幅して読出しデータＤou
t を出力する。次に、上記のように構成されたＳＲＡＭ
の作用を説明する。
【００４１】さて、前記ロウデコーダ４に動作に基づい
て、図２におけるワード線ＷＬが選択される場合には、
図４に示すバッファ回路において入力信号ＢはＬレベ
ル、入力信号バーＢはＨレベルとなる。
て、図２におけるワード線ＷＬが選択される場合には、
図４に示すバッファ回路において入力信号ＢはＬレベ
ル、入力信号バーＢはＨレベルとなる。
【００４２】この状態で、入力信号ＡがＬレベルとなれ
ば選択信号Ｘに基づいてワード線ＷＬはＬレベルとな
る。すると、図２においてトランジスタＴrn1 〜Ｔrn4
はオフされ、トランジスタＴrp1 ，Ｔrp2 はオンされ
る。
ば選択信号Ｘに基づいてワード線ＷＬはＬレベルとな
る。すると、図２においてトランジスタＴrn1 〜Ｔrn4
はオフされ、トランジスタＴrp1 ，Ｔrp2 はオンされ
る。
【００４３】この結果、記憶セルＣ２のセル情報がビッ
ト線ＢＬ１，ＢＬ２に読み出され、記憶セルＣ１，Ｃ３
のセル情報は読み出されない。また、入力信号ＡがＨレ
ベルとなれば選択信号Ｘに基づいてワード線ＷＬはＨレ
ベルとなる。すると、図２においてトランジスタＴrn1
〜Ｔrn4 はオンされ、トランジスタＴrp1 ，Ｔrp2 はオ
フされる。
ト線ＢＬ１，ＢＬ２に読み出され、記憶セルＣ１，Ｃ３
のセル情報は読み出されない。また、入力信号ＡがＨレ
ベルとなれば選択信号Ｘに基づいてワード線ＷＬはＨレ
ベルとなる。すると、図２においてトランジスタＴrn1
〜Ｔrn4 はオンされ、トランジスタＴrp1 ，Ｔrp2 はオ
フされる。
【００４４】この結果、記憶セルＣ１のセル情報がビッ
ト線ＢＬ０，ＢＬ１に読み出され、記憶セルＣ３のセル
情報がビット線ＢＬ２，ＢＬ３に読み出され、記憶セル
Ｃ２のセル情報は読み出されない。
ト線ＢＬ０，ＢＬ１に読み出され、記憶セルＣ３のセル
情報がビット線ＢＬ２，ＢＬ３に読み出され、記憶セル
Ｃ２のセル情報は読み出されない。
【００４５】このように、ワード線ＷＬをＨレベル、若
しくはＬレベルとすることにより、同ワード線ＷＬに接
続された記憶セルにおいて一つおきの記憶セルのセル情
報がビット線に読み出される。
しくはＬレベルとすることにより、同ワード線ＷＬに接
続された記憶セルにおいて一つおきの記憶セルのセル情
報がビット線に読み出される。
【００４６】従って、隣合う記憶セルから同時にセル情
報が読み出されることはないので、隣合う記憶セルの干
渉を防止することができる。一方、図４に示すバッファ
回路において入力信号ＢをＨレベル、入力信号バーＢを
Ｌレベルとすれば、ワード線ＷＬは中間レベルとなる。
すると、各記憶セルＣ１〜Ｃ３とビット線ＢＬ０〜ＢＬ
３との間のトランジスタＴrn1 〜Ｔrn4 ，Ｔrp1 ，Ｔrp
2 はすべてオフされる。この結果、ワード線ＷＬに接続
される各記憶セルはすべて非選択状態となる。
報が読み出されることはないので、隣合う記憶セルの干
渉を防止することができる。一方、図４に示すバッファ
回路において入力信号ＢをＨレベル、入力信号バーＢを
Ｌレベルとすれば、ワード線ＷＬは中間レベルとなる。
すると、各記憶セルＣ１〜Ｃ３とビット線ＢＬ０〜ＢＬ
３との間のトランジスタＴrn1 〜Ｔrn4 ，Ｔrp1 ，Ｔrp
2 はすべてオフされる。この結果、ワード線ＷＬに接続
される各記憶セルはすべて非選択状態となる。
【００４７】以上のようにこのＳＲＡＭでは、ワード線
ＷＬをＨレベル、若しくはＬレベルとすることにより、
隣合う記憶セルの干渉を防止しながら。各記憶セルから
セル情報を読み出すことができる。
ＷＬをＨレベル、若しくはＬレベルとすることにより、
隣合う記憶セルの干渉を防止しながら。各記憶セルから
セル情報を読み出すことができる。
【００４８】従って、ワード線の本数を増加させること
なく、ビット線の共通化を図って、チップ面積の縮小を
図ることができ、ビット線電位をクランプする構成では
ないので、アクセス速度の低下及び耐ノイズ性の低下を
招くこともない。
なく、ビット線の共通化を図って、チップ面積の縮小を
図ることができ、ビット線電位をクランプする構成では
ないので、アクセス速度の低下及び耐ノイズ性の低下を
招くこともない。
【００４９】また、各ワード線毎に図４に示すバッファ
回路を必要とするが、そのバッファ回路による面積増大
は、ビット線の共通化による面積縮小で補って余りある
ため、チップ面積を確実に縮小することができる。
回路を必要とするが、そのバッファ回路による面積増大
は、ビット線の共通化による面積縮小で補って余りある
ため、チップ面積を確実に縮小することができる。
【００５０】
【発明の効果】以上詳述したように、この発明は半導体
記憶装置のビット線の共通化によりチップ面積の縮小を
図りながら、記憶セル間の干渉やアクセス速度の低下及
び耐ノイズ性の低下を未然に防止することができる優れ
た効果を発揮する。
記憶装置のビット線の共通化によりチップ面積の縮小を
図りながら、記憶セル間の干渉やアクセス速度の低下及
び耐ノイズ性の低下を未然に防止することができる優れ
た効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】ＳＲＡＭの全体構成を示すブロック図である。
【図４】ワード線を駆動するバッファ回路を示す回路図
である。
である。
【図５】バッファ回路の動作論理を示す説明図である。
【図６】従来例を示す回路図である。
【図７】従来例を示す回路図である。
Ｃ 記憶セル ＢＬ ビット線 ＷＬ ワード線 Ｔrp，Ｔrn スイッチング素子 Ｂｕ バッファ回路
Claims (2)
- 【請求項１】 多数の記憶セル（Ｃ）に一対のスイッチ
ング素子（Ｔrp，Ｔrn）を介してそれぞれ一対のビット
線（ＢＬ）を接続し、前記スイッチング素子（Ｔrp，Ｔ
rn）には該スイッチング素子（Ｔrp，Ｔrn）を開閉する
ワード線（ＷＬ）を接続し、前記ワード線（ＷＬ）とビ
ット線（ＢＬ）の選択に基づいて選択される記憶セル
（Ｃ）に対し、前記ビット線（ＢＬ）を介してセル情報
の書き込み及びセル情報の読出し動作を行う半導体記憶
装置であって、 前記各記憶セル（Ｃ）間には一本ずつのビット線（Ｂ
Ｌ）を配設して該ビット線（ＢＬ）をその両側に位置す
る記憶セル（Ｃ）の共通のビット線（ＢＬ）とし、前記
ワード線（ＷＬ）には３段階の異なる電圧レベルである
第一〜第三の選択信号を出力するバッファ回路（Ｂｕ）
を接続し、前記隣合う記憶セル（Ｃ）に接続される一対
ずつのスイッチング素子（Ｔrp，Ｔrn）は、前記第一の
選択信号に基づいて一方の対のみがオンするとともに、
前記第二の選択信号に基づいて他方の対のみがオンし、
前記第三の選択信号に基づいて両方の対がオフする構成
としたことを特徴とする半導体記憶装置。 - 【請求項２】 多数の記憶セル（Ｃ）に一対のスイッチ
ング素子（Ｔrp，Ｔrn）を介してそれぞれ一対のビット
線（ＢＬ）を接続し、前記スイッチング素子（Ｔrp，Ｔ
rn）には該スイッチング素子（Ｔrp，Ｔrn）を開閉する
ワード線（ＷＬ）を接続し、前記ワード線（ＷＬ）とビ
ット線（ＢＬ）の選択に基づいて選択される記憶セル
（Ｃ）に対し、ビット線（ＢＬ）を介してセル情報の書
き込み及びセル情報の読出し動作を行う半導体記憶装置
であって、 前記各記憶セル（Ｃ）間には一本ずつのビット線（Ｂ
Ｌ）を配設して該ビット線（ＢＬ）をその両側に位置す
る記憶セル（Ｃ）の共通のビット線（ＢＬ）とし、前記
ワード線（ＷＬ）にはＨレベルとＬレベル及びその中間
レベルの３段階の異なる電圧レベルを選択信号として出
力するバッファ回路（Ｂｕ）を接続し、前記隣合う記憶
セル（Ｃ）に接続される一対ずつのスイッチング素子
（Ｔrp，Ｔrn）は、一方の対をＮチャネルＭＯＳトラン
ジスタ（Ｔrn）で構成するとともに、他方の対をＰチャ
ネルＭＯＳトランジスタ（Ｔrp）で構成し、前記ワード
線（ＷＬ）にＨレベルの選択信号が入力されたとき、前
記ＮチャネルＭＯＳトランジスタ（Ｔrn）をオンさせ、
前記ワード線（ＷＬ）にＬレベルの選択信号が入力され
たとき、前記ＰチャネルＭＯＳトランジスタ（Ｔrp）を
オンさせ、前記ワード線（ＷＬ）に前記中間レベルの選
択信号が入力されたとき、前記ＮチャネルＭＯＳトラン
ジスタ（Ｔrn）及びＰチャネルＭＯＳトランジスタ（Ｔ
rp）をともにオフさせる構成としたことを特徴とする半
導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060776A JPH06275082A (ja) | 1993-03-19 | 1993-03-19 | 半導体記憶装置 |
| US08/188,771 US5373468A (en) | 1993-03-19 | 1994-01-31 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060776A JPH06275082A (ja) | 1993-03-19 | 1993-03-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275082A true JPH06275082A (ja) | 1994-09-30 |
Family
ID=13152034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5060776A Withdrawn JPH06275082A (ja) | 1993-03-19 | 1993-03-19 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5373468A (ja) |
| JP (1) | JPH06275082A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2439048C (en) * | 2001-11-30 | 2011-10-04 | Matsushita Electric Industrial Co., Ltd. | A method and an apparatus for stream conversion, a method and an apparatus for data recording, and data recording medium |
| JP2007193928A (ja) * | 2005-12-19 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342093A (ja) * | 1986-08-05 | 1988-02-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01178199A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | スタティック型半導体記憶装置 |
| JPH0376095A (ja) * | 1989-08-16 | 1991-04-02 | Kawasaki Steel Corp | 論理回路用メモリ |
| JPH03259495A (ja) * | 1990-03-07 | 1991-11-19 | Matsushita Electric Ind Co Ltd | スタティックｒａｍ |
| US5276650A (en) * | 1992-07-29 | 1994-01-04 | Intel Corporation | Memory array size reduction |
-
1993
- 1993-03-19 JP JP5060776A patent/JPH06275082A/ja not_active Withdrawn
-
1994
- 1994-01-31 US US08/188,771 patent/US5373468A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5373468A (en) | 1994-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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