JPH0627487A - 薄膜トランジスタマトリックス及びその製造方法 - Google Patents
薄膜トランジスタマトリックス及びその製造方法Info
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- JPH0627487A JPH0627487A JP18016992A JP18016992A JPH0627487A JP H0627487 A JPH0627487 A JP H0627487A JP 18016992 A JP18016992 A JP 18016992A JP 18016992 A JP18016992 A JP 18016992A JP H0627487 A JPH0627487 A JP H0627487A
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- gate electrode
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Abstract
(57)【要約】
【目的】 薄膜トランジスタマトリックス及びその製造
方法に関し，ゲート・ソース間の寄生容量を均一にして
ばらつきをなくす構造と方法を目的とする。 【構成】 ゲートバスライン２とドレインバスライン９
の交点付近に薄膜トランジスタが配置され，薄膜トラン
ジスタは透明絶縁性基板１上にゲート電極2a, 2b, ゲー
ト絶縁膜３，動作半導体膜４がこの順に積層され, 動作
半導体膜４上にソース電極6a, 6bとドレイン電極7a, 7b
が配置され，ゲート電極2a, 2bはゲートバスライン２に
接続し, ソース電極6a, 6bは画素電極８に接続する構造
を有する薄膜トランジスタマトリックスであって, ゲー
ト電極2a, 2bはゲートバスライン２から櫛の歯状に突き
出た主ゲート電極2aと補助用ゲート電極2bからなり, 画
素電極８は主ゲート電極2a上から補助用ゲート電極2b上
にまたがる連続膜からなる薄膜トランジスタマトリック
スにより構成する。
方法に関し，ゲート・ソース間の寄生容量を均一にして
ばらつきをなくす構造と方法を目的とする。 【構成】 ゲートバスライン２とドレインバスライン９
の交点付近に薄膜トランジスタが配置され，薄膜トラン
ジスタは透明絶縁性基板１上にゲート電極2a, 2b, ゲー
ト絶縁膜３，動作半導体膜４がこの順に積層され, 動作
半導体膜４上にソース電極6a, 6bとドレイン電極7a, 7b
が配置され，ゲート電極2a, 2bはゲートバスライン２に
接続し, ソース電極6a, 6bは画素電極８に接続する構造
を有する薄膜トランジスタマトリックスであって, ゲー
ト電極2a, 2bはゲートバスライン２から櫛の歯状に突き
出た主ゲート電極2aと補助用ゲート電極2bからなり, 画
素電極８は主ゲート電極2a上から補助用ゲート電極2b上
にまたがる連続膜からなる薄膜トランジスタマトリック
スにより構成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（以下
ＴＦＴという）マトリックス及びその製造方法に係り，
特に，液晶表示パネルに使用するＴＦＴマトリックス及
びその製造方法に関する。
ＴＦＴという）マトリックス及びその製造方法に係り，
特に，液晶表示パネルに使用するＴＦＴマトリックス及
びその製造方法に関する。
【０００２】液晶表示パネルはその薄型，軽量，低消費
電力の特徴から，ＴＶ用，ＯＡ用等さまざまの分野で利
用されている。今後，さらに使用分野を拡大するために
は，さらに高品質化を図って行く必要があり，そのため
に，液晶を駆動するＴＦＴマトリックスにおいてはＴＦ
Ｔ特性にばらつきのない均一な品質が要請される。
電力の特徴から，ＴＶ用，ＯＡ用等さまざまの分野で利
用されている。今後，さらに使用分野を拡大するために
は，さらに高品質化を図って行く必要があり，そのため
に，液晶を駆動するＴＦＴマトリックスにおいてはＴＦ
Ｔ特性にばらつきのない均一な品質が要請される。
【０００３】
【従来の技術】図７は従来のＴＦＴマトリックスの平面
図であり，２はゲートバスライン，2aはゲート電極, ８
は画素電極，8aは重なり部, ９はドレインバスラインを
表す。ＴＦＴのソースは画素電極８に接続し，ドレイン
はドレインバスライン９に接続している。画素電極８は
ゲート電極2aと絶縁膜及びソース電極を介して重なる部
分があり，その部分を重なり部8aとして示している。
図であり，２はゲートバスライン，2aはゲート電極, ８
は画素電極，8aは重なり部, ９はドレインバスラインを
表す。ＴＦＴのソースは画素電極８に接続し，ドレイン
はドレインバスライン９に接続している。画素電極８は
ゲート電極2aと絶縁膜及びソース電極を介して重なる部
分があり，その部分を重なり部8aとして示している。
【０００４】ゲート電極2aのＯＮ信号によって，ＴＦＴ
がＯＮ状態となり，ドレイン電極から画素電極８に画像
信号が印加される。次に，ゲート電圧を下げてＯＦＦに
するが，画素電極８とゲート電極2aが絶縁膜を介して重
なる重なり部8aでは，寄生容量ＣGSが存在するため，ゲ
ート信号の立ち下がりに対応して，画素電極８に書き込
まれた画像信号電圧がΔＶだけ降下する。
がＯＮ状態となり，ドレイン電極から画素電極８に画像
信号が印加される。次に，ゲート電圧を下げてＯＦＦに
するが，画素電極８とゲート電極2aが絶縁膜を介して重
なる重なり部8aでは，寄生容量ＣGSが存在するため，ゲ
ート信号の立ち下がりに対応して，画素電極８に書き込
まれた画像信号電圧がΔＶだけ降下する。
【０００５】図８は画像信号電圧の降下を示す図であ
る。画像信号電圧の降下ΔＶは，数１で表される。
る。画像信号電圧の降下ΔＶは，数１で表される。
【０００６】
【数１】 ΔＶ＝（ＣGS／（ＣGS＋ＣLC））×（Ｖ
Gon −ＶGoff） ここで，ＣLCは液晶セル容量，ＶGon はゲートON電圧，
ＶGoffはゲートOFF 電圧である。
Gon −ＶGoff） ここで，ＣLCは液晶セル容量，ＶGon はゲートON電圧，
ＶGoffはゲートOFF 電圧である。
【０００７】ところが，ゲート電極パターン，画素電極
パターン，その他のパターンを形成する際，大型の液晶
パネルでは全体を一括露光することはできず，分割露光
で形成することになるが，各分割領域ごとに若干パター
ンのずれが生じ，画素電極８とゲート電極2aの重なり部
8aの面積が変わり，寄生容量ＣGSが変化する。
パターン，その他のパターンを形成する際，大型の液晶
パネルでは全体を一括露光することはできず，分割露光
で形成することになるが，各分割領域ごとに若干パター
ンのずれが生じ，画素電極８とゲート電極2aの重なり部
8aの面積が変わり，寄生容量ＣGSが変化する。
【０００８】
【発明が解決しようとする課題】したがって，ゲート信
号の立ち下がりに対する，画像信号電圧の降下ΔＶが，
各分割領域ごとに異なり，表示画像が不均一になるとい
う問題が生じていた。
号の立ち下がりに対する，画像信号電圧の降下ΔＶが，
各分割領域ごとに異なり，表示画像が不均一になるとい
う問題が生じていた。
【０００９】本発明は上記の問題に鑑み，分割露光時の
パターンずれによる寄生容量ＣGSの変化を防止する構造
と方法を目的とする。
パターンずれによる寄生容量ＣGSの変化を防止する構造
と方法を目的とする。
【００１０】
【課題を解決するための手段】図１(a), (b)は本発明の
ＴＦＴマトリックスを示す平面図と断面図，図３は本発
明のゲート電極を示す斜視図，図４(a) 〜(e) は実施例
を示す工程順断面図である。
ＴＦＴマトリックスを示す平面図と断面図，図３は本発
明のゲート電極を示す斜視図，図４(a) 〜(e) は実施例
を示す工程順断面図である。
【００１１】上記課題は, ゲートバスライン２とドレイ
ンバスライン９が絶縁膜３を介してマトリックス状に配
列され，該ゲートバスライン２と該ドレインバスライン
９の交点付近に薄膜トランジスタが配置され，該薄膜ト
ランジスタは透明絶縁性基板１上にゲート電極2a, 2b,
ゲート絶縁膜３，動作半導体膜４がこの順に積層され,
該動作半導体膜４上にソース電極6a, 6bとドレイン電極
7a, 7bが配置され，該ゲート電極2a, 2bは前記ゲートバ
スライン２に接続し, 該ソース電極6a, 6bは画素電極８
に接続する構造を有する薄膜トランジスタマトリックス
であって, 該ゲート電極2a, 2bは該ゲートバスライン２
から櫛の歯状に突き出た主ゲート電極2aと補助用ゲート
電極2bからなり, 該画素電極８は該主ゲート電極2a上か
ら該補助用ゲート電極2b上にまたがる連続膜からなる薄
膜トランジスタマトリックスによって解決される。
ンバスライン９が絶縁膜３を介してマトリックス状に配
列され，該ゲートバスライン２と該ドレインバスライン
９の交点付近に薄膜トランジスタが配置され，該薄膜ト
ランジスタは透明絶縁性基板１上にゲート電極2a, 2b,
ゲート絶縁膜３，動作半導体膜４がこの順に積層され,
該動作半導体膜４上にソース電極6a, 6bとドレイン電極
7a, 7bが配置され，該ゲート電極2a, 2bは前記ゲートバ
スライン２に接続し, 該ソース電極6a, 6bは画素電極８
に接続する構造を有する薄膜トランジスタマトリックス
であって, 該ゲート電極2a, 2bは該ゲートバスライン２
から櫛の歯状に突き出た主ゲート電極2aと補助用ゲート
電極2bからなり, 該画素電極８は該主ゲート電極2a上か
ら該補助用ゲート電極2b上にまたがる連続膜からなる薄
膜トランジスタマトリックスによって解決される。
【００１２】また，透明絶縁性基板１上に金属膜を堆積
した後パターニングして，ゲートバスライン２及び該ゲ
ートバスライン２から櫛の歯状に突き出た主ゲート電極
2a及び補助用ゲート電極2bを形成する工程と，全面にゲ
ート絶縁膜３，動作半導体膜４，チャネル保護用絶縁膜
をこの順に堆積した後, 該チャネル保護用絶縁膜をパタ
ーニングして該主ゲート電極2a及び補助用ゲート電極2b
上にチャネル保護膜5a, 5bを形成する工程と, 該チャネ
ル保護膜5a, 5bをマスクにして動作半導体膜４上にソー
ス電極6a, 6b及びドレイン電極7a, 7bを形成する工程
と, 全面に透明導電膜を堆積した後パターニングして,
該主ゲート電極2a上のソース電極6aから該補助用ゲート
電極2b上のソース電極6bにまたがる画素電極８を形成す
る工程とを有する薄膜トランジスタマトリックスの製造
方法によって解決される。
した後パターニングして，ゲートバスライン２及び該ゲ
ートバスライン２から櫛の歯状に突き出た主ゲート電極
2a及び補助用ゲート電極2bを形成する工程と，全面にゲ
ート絶縁膜３，動作半導体膜４，チャネル保護用絶縁膜
をこの順に堆積した後, 該チャネル保護用絶縁膜をパタ
ーニングして該主ゲート電極2a及び補助用ゲート電極2b
上にチャネル保護膜5a, 5bを形成する工程と, 該チャネ
ル保護膜5a, 5bをマスクにして動作半導体膜４上にソー
ス電極6a, 6b及びドレイン電極7a, 7bを形成する工程
と, 全面に透明導電膜を堆積した後パターニングして,
該主ゲート電極2a上のソース電極6aから該補助用ゲート
電極2b上のソース電極6bにまたがる画素電極８を形成す
る工程とを有する薄膜トランジスタマトリックスの製造
方法によって解決される。
【００１３】
【作用】図２(a), (b)は補助用ゲート電極の作用を説明
する図である。画素電極８が絶縁膜を介して主ゲート電
極2a及び補助用ゲート電極2bと重なる重なり部8a, 8bの
面積の合計は，画素電極８のパターンずれに対して変化
しない。図２(a) では画素電極８は主ゲート電極2aと補
助用ゲート電極2bの丁度中間に形成されているが，もし
図２(b) のように画素電極８が左にずれてパターニング
されたとすると，主ゲート電極2aとの重なり部8aの面積
が増加し, 補助用ゲート電極2bとの重なり部8bの面積が
減少するので, ゲート電極全体と画素電極８との重なり
部の面積の合計は変化しない。
する図である。画素電極８が絶縁膜を介して主ゲート電
極2a及び補助用ゲート電極2bと重なる重なり部8a, 8bの
面積の合計は，画素電極８のパターンずれに対して変化
しない。図２(a) では画素電極８は主ゲート電極2aと補
助用ゲート電極2bの丁度中間に形成されているが，もし
図２(b) のように画素電極８が左にずれてパターニング
されたとすると，主ゲート電極2aとの重なり部8aの面積
が増加し, 補助用ゲート電極2bとの重なり部8bの面積が
減少するので, ゲート電極全体と画素電極８との重なり
部の面積の合計は変化しない。
【００１４】その結果，全体の寄生容量ＣGSも不変とな
る。もし図２(b) とは逆に，画素電極８が左にずれてパ
ターニングされたとしても，同様にゲート電極全体と画
素電極８との重なり部の面積の合計は変化しない。
る。もし図２(b) とは逆に，画素電極８が左にずれてパ
ターニングされたとしても，同様にゲート電極全体と画
素電極８との重なり部の面積の合計は変化しない。
【００１５】したがって，画像信号電圧の，ゲート電圧
の立ち下がりによる，降下電圧ΔＶは，分割露光を行っ
ても一定となる。このようなＴＦＴマトリックスによる
駆動を行えば，液晶表示パネルの画像品質は均一にな
る。
の立ち下がりによる，降下電圧ΔＶは，分割露光を行っ
ても一定となる。このようなＴＦＴマトリックスによる
駆動を行えば，液晶表示パネルの画像品質は均一にな
る。
【００１６】
【実施例】図１は本発明のＴＦＴマトリックスを示す平
面図と断面図であり，(a) は平面図， (b)はＡ−Ａ断面
図である。さらに，図３は本発明のゲート電極を示す斜
視図である。図中，１はガラス基板，２はゲートバスラ
イン，2aは主ゲート電極,2bは補助用ゲート電極, ３は
ゲート絶縁膜，４は動作半導体膜，5a, 5bはチャネル保
護膜，6a, 6bはソース電極, 7a, 7bはドレイン電極, ８
は画素電極，９はドレインバスラインを表す。
面図と断面図であり，(a) は平面図， (b)はＡ−Ａ断面
図である。さらに，図３は本発明のゲート電極を示す斜
視図である。図中，１はガラス基板，２はゲートバスラ
イン，2aは主ゲート電極,2bは補助用ゲート電極, ３は
ゲート絶縁膜，４は動作半導体膜，5a, 5bはチャネル保
護膜，6a, 6bはソース電極, 7a, 7bはドレイン電極, ８
は画素電極，９はドレインバスラインを表す。
【００１７】特徴的なことは，ゲートバスライン２から
櫛の歯状に主ゲート電極2aと補助用ゲート電極2bの対が
突き出ており，主ゲート電極2a上のソース電極6aから補
助用ゲート電極2b上のソース電極6bにまたがって画素電
極８が形成されていることである。
櫛の歯状に主ゲート電極2aと補助用ゲート電極2bの対が
突き出ており，主ゲート電極2a上のソース電極6aから補
助用ゲート電極2b上のソース電極6bにまたがって画素電
極８が形成されていることである。
【００１８】図４(a) 〜(e) は実施例を示す工程順断面
図で, 図１に示した構造のＴＦＴマトリックスを製造す
る工程順断面図である。以下，これらの図を参照しなが
ら，工程順に説明する。
図で, 図１に示した構造のＴＦＴマトリックスを製造す
る工程順断面図である。以下，これらの図を参照しなが
ら，工程順に説明する。
【００１９】図４(a) 参照 ガラス基板にＡｌをスパッタリングしてＡｌ膜を形成
し，それをパターニングして図３に示すようなゲートバ
スライン２，主ゲート電極2a, 補助用ゲート電極2bを形
成する。主ゲート電極2a, 補助用ゲート電極2bは同形，
同面積とする。
し，それをパターニングして図３に示すようなゲートバ
スライン２，主ゲート電極2a, 補助用ゲート電極2bを形
成する。主ゲート電極2a, 補助用ゲート電極2bは同形，
同面積とする。
【００２０】ＣＶＤ法によりゲート絶縁膜として厚さが
例えば 300nmのＳｉＮ膜３，動作半導体膜として厚さが
例えば２５nmのａ−Ｓｉ膜４，チャネル保護絶縁膜とな
る厚さが例えば 140nmのＳｉＯ2 膜５を連続成膜する。
ＳｉＯ2 膜５の上に，ゲートバスライン２，主ゲート電
極2a, 補助用ゲート電極2bを覆うレジストマクスク10を
形成する。
例えば 300nmのＳｉＮ膜３，動作半導体膜として厚さが
例えば２５nmのａ−Ｓｉ膜４，チャネル保護絶縁膜とな
る厚さが例えば 140nmのＳｉＯ2 膜５を連続成膜する。
ＳｉＯ2 膜５の上に，ゲートバスライン２，主ゲート電
極2a, 補助用ゲート電極2bを覆うレジストマクスク10を
形成する。
【００２１】図４(b) 参照 レジストマクスク10をマスクにしてＳｉＯ2 膜５をエッ
チングし，ａ−Ｓｉ膜４を露出する。主ゲート電極2a,
補助用ゲート電極2b上にＳｉＯ2 膜５が残り，これがチ
ャネル保護膜5a, 5bとなる。
チングし，ａ−Ｓｉ膜４を露出する。主ゲート電極2a,
補助用ゲート電極2b上にＳｉＯ2 膜５が残り，これがチ
ャネル保護膜5a, 5bとなる。
【００２２】図４(c) 参照 レジストマクスク10を残したまま，厚さが例えば５０nm
のｎ+ 型ａ−Ｓｉ膜を堆積し，つづいて厚さが例えば 1
00nmのＴｉ膜を形成する。その後，レジストマクスク10
を溶解することにより，レジストマクスク10上のｎ+ 型
ａ−Ｓｉ膜とＴｉ膜をリフトオフする。ｎ+ 型ａ−Ｓｉ
膜とＴｉ膜は導体膜でソース電極及びドレイン電極とな
るものである。
のｎ+ 型ａ−Ｓｉ膜を堆積し，つづいて厚さが例えば 1
00nmのＴｉ膜を形成する。その後，レジストマクスク10
を溶解することにより，レジストマクスク10上のｎ+ 型
ａ−Ｓｉ膜とＴｉ膜をリフトオフする。ｎ+ 型ａ−Ｓｉ
膜とＴｉ膜は導体膜でソース電極及びドレイン電極とな
るものである。
【００２３】図４(d) 参照 レジストマクスクを用いてｎ+ 型ａ−Ｓｉ膜とＴｉ膜と
ａ−Ｓｉ膜４をエッチングして素子分離を行い，主ゲー
ト電極2a上にソース電極6a, ドレイン電極7a,補助用ゲ
ート電極2b上にソース電極6b, ドレイン電極7bを形成す
る。主ゲート電極2a上のソース電極6a，ドレイン電極7a
と, 補助用ゲート電極2b上のソース電極6b，ドレイン電
極7bの配置は，ゲートバスライン２の垂線に対して対称
となるようにする。
ａ−Ｓｉ膜４をエッチングして素子分離を行い，主ゲー
ト電極2a上にソース電極6a, ドレイン電極7a,補助用ゲ
ート電極2b上にソース電極6b, ドレイン電極7bを形成す
る。主ゲート電極2a上のソース電極6a，ドレイン電極7a
と, 補助用ゲート電極2b上のソース電極6b，ドレイン電
極7bの配置は，ゲートバスライン２の垂線に対して対称
となるようにする。
【００２４】全面にＡｌ膜を形成し，それをパターニン
グして主ゲート電極2a上のドレイン電極7aに接続するド
レインバスライン9 を形成する。全面に厚さが例えば 3
00nmのＩＴＯ膜を形成し，それをパターニングして主ゲ
ート電極2a上のソース電極6a上から補助用ゲート電極2b
上のソース電極6b上にまたがる画素電極８を形成する。
パターニングはステッパによる分割露光により行う。ガ
ラス基板は例えば 200mm× 240mmで，６領域（ａ〜ｆ）
に分割して露光した。
グして主ゲート電極2a上のドレイン電極7aに接続するド
レインバスライン9 を形成する。全面に厚さが例えば 3
00nmのＩＴＯ膜を形成し，それをパターニングして主ゲ
ート電極2a上のソース電極6a上から補助用ゲート電極2b
上のソース電極6b上にまたがる画素電極８を形成する。
パターニングはステッパによる分割露光により行う。ガ
ラス基板は例えば 200mm× 240mmで，６領域（ａ〜ｆ）
に分割して露光した。
【００２５】この後，パネル化し駆動表示を行った。比
較のため，補助用ゲート電極を有しない従来構造のパネ
ルの駆動表示も行った。図５は駆動波形を示す図であ
る。画像信号（ドレイン信号）は周波数３０Ｈｚ，振幅
３Ｖ，オフセット電圧０Ｖの方形波で，ゲート電極には
画像信号より１ｍｓ遅れて立ち上がり，ＯＮ電圧１５
Ｖ，ＯＦＦ電圧−１５Ｖ，ＯＮ時間 100μｓのパルスを
印加している。
較のため，補助用ゲート電極を有しない従来構造のパネ
ルの駆動表示も行った。図５は駆動波形を示す図であ
る。画像信号（ドレイン信号）は周波数３０Ｈｚ，振幅
３Ｖ，オフセット電圧０Ｖの方形波で，ゲート電極には
画像信号より１ｍｓ遅れて立ち上がり，ＯＮ電圧１５
Ｖ，ＯＦＦ電圧−１５Ｖ，ＯＮ時間 100μｓのパルスを
印加している。
【００２６】図６(a) 〜(c) は光透過率の比較を示す図
である。図６(a) は液晶表示パネル内分割位置を示す。
図６(b), (c)は分割露光した６箇所ａ〜ｆの光透過率を
本発明を適用したパネルと従来のパネルについて測定し
た結果を示す。光透過率は電圧を印加しない状態の値を
100％としている。
である。図６(a) は液晶表示パネル内分割位置を示す。
図６(b), (c)は分割露光した６箇所ａ〜ｆの光透過率を
本発明を適用したパネルと従来のパネルについて測定し
た結果を示す。光透過率は電圧を印加しない状態の値を
100％としている。
【００２７】本発明を適用したパネル（図６(b))では光
透過率がほぼ３０％で，分割露光による差はほとんど見
られなかった。一方，は従来のパネル（図６(b))では，
平均値はほぼ３０％であるが，分割露光による差があ
り，３０％の平均値に対してその±７％程度のばらつき
を示した。このことから，補助用ゲート電極を設けるこ
とにより，寄生容量ＣGSが場所により変化しないことが
確認できた。
透過率がほぼ３０％で，分割露光による差はほとんど見
られなかった。一方，は従来のパネル（図６(b))では，
平均値はほぼ３０％であるが，分割露光による差があ
り，３０％の平均値に対してその±７％程度のばらつき
を示した。このことから，補助用ゲート電極を設けるこ
とにより，寄生容量ＣGSが場所により変化しないことが
確認できた。
【００２８】
【発明の効果】以上説明したように，本発明によれば，
分割露光のパターンずれによる寄生容量ＣGSの変化を防
止し，均一な表示品質の得られるＴＦＴマトリックスを
提供することができる。
分割露光のパターンずれによる寄生容量ＣGSの変化を防
止し，均一な表示品質の得られるＴＦＴマトリックスを
提供することができる。
【図面の簡単な説明】
【図１】本発明のＴＦＴマトリックスを示す平面図と断
面図で，(a) は平面図, (b) はＡ−Ａ断面図である。
面図で，(a) は平面図, (b) はＡ−Ａ断面図である。
【図２】(a), (b)は補助用ゲート電極の作用を説明する
図である。
図である。
【図３】本発明のゲート電極を示す斜視図である。
【図４】(a) 〜(e) は実施例を示す工程順断面図であ
る。
る。
【図５】駆動波形を示す図である。
【図６】光透過率の比較を示す図であって(a) はパネル
内分割位置, (b) は実施例,(c) は従来例である。
内分割位置, (b) は実施例,(c) は従来例である。
【図７】従来のＴＦＴマトリックスの平面図である。
【図８】画像信号電圧の降下を示す図である。
１は透明絶縁性基板であってガラス基板 ２はゲートバスライン 2aはゲート電極であって主ゲート電極 2bはゲート電極であって補助用ゲート電極 ３はゲート絶縁膜であってＳｉＮ膜 ４は動作半導体膜であってａ−Ｓｉ膜 ５，5a, 5bはチャネル保護膜 6a, 6bはソース電極 7a, 7bはドレイン電極 ８は画素電極であってＩＴＯ膜 8a, 8bは重なり部 ９はドレインバスライン 10はレジストマスク
Claims (2)
- 【請求項１】 ゲートバスライン(2) とドレインバスラ
イン(9) が絶縁膜(3) を介してマトリックス状に配列さ
れ，該ゲートバスライン(2) と該ドレインバスライン
(9) の交点付近に薄膜トランジスタが配置され，該薄膜
トランジスタは透明絶縁性基板(1) 上にゲート電極(2a,
2b), ゲート絶縁膜(3), 動作半導体膜(4) がこの順に
積層され, 該動作半導体膜(4) 上にソース電極(6a, 6b)
とドレイン電極(7a, 7b)が配置され，該ゲート電極(2a,
2b)は前記ゲートバスライン(2) に接続し, 該ソース電
極(6a, 6b)は画素電極(8) に接続する構造を有する薄膜
トランジスタマトリックスであって,該ゲート電極(2a,
2b)は該ゲートバスライン(2) から櫛の歯状に突き出た
主ゲート電極(2a)と補助用ゲート電極(2b)からなり, 該
画素電極(8) は該主ゲート電極(2a)上から該補助用ゲー
ト電極(2b)上にまたがる連続膜からなることを特徴とす
る薄膜トランジスタマトリックス。 - 【請求項２】 透明絶縁性基板(1) 上に金属膜を堆積し
た後パターニングして，ゲートバスライン(2) 及び該ゲ
ートバスライン(2) から櫛の歯状に突き出た主ゲート電
極(2a)及び補助用ゲート電極(2b)を形成する工程と，全
面にゲート絶縁膜(3), 動作半導体膜(4), チャネル保
護用絶縁膜をこの順に堆積した後, 該チャネル保護用絶
縁膜をパターニングして該主ゲート電極(2a)及び補助用
ゲート電極(2b)上にチャネル保護膜(5a, 5b)を形成する
工程と,該チャネル保護膜(5a, 5b)をマスクにして動作
半導体膜(4) 上にソース電極(6a, 6b)及びドレイン電極
(7a, 7b)を形成する工程と,全面に透明導電膜を堆積し
た後パターニングして, 該主ゲート電極(2a)上のソース
電極(6a)から該補助用ゲート電極(2b)上のソース電極(6
b)にまたがる画素電極(8) を形成する工程とを有するこ
とを特徴とする薄膜トランジスタマトリックスの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18016992A JPH0627487A (ja) | 1992-07-08 | 1992-07-08 | 薄膜トランジスタマトリックス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18016992A JPH0627487A (ja) | 1992-07-08 | 1992-07-08 | 薄膜トランジスタマトリックス及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0627487A true JPH0627487A (ja) | 1994-02-04 |
Family
ID=16078606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18016992A Withdrawn JPH0627487A (ja) | 1992-07-08 | 1992-07-08 | 薄膜トランジスタマトリックス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0627487A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010026873A (ko) * | 1999-09-09 | 2001-04-06 | 박종섭 | 박막 트랜지스터 액정표시소자의 박막 트랜지스터 어레이 기판 |
| JP2002203970A (ja) * | 2000-12-28 | 2002-07-19 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ及びそれを用いた液晶表示装置 |
| US7612839B2 (en) | 2005-03-15 | 2009-11-03 | Sharp Kabushiki Kaisha | Active matrix substance and display device including the same |
| KR101330393B1 (ko) * | 2007-04-02 | 2013-11-15 | 엘지디스플레이 주식회사 | 액정 표시장치 |
| US9271399B2 (en) | 2011-04-01 | 2016-02-23 | Robert Bosch Gmbh | Electronic module and method for the production thereof |
-
1992
- 1992-07-08 JP JP18016992A patent/JPH0627487A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010026873A (ko) * | 1999-09-09 | 2001-04-06 | 박종섭 | 박막 트랜지스터 액정표시소자의 박막 트랜지스터 어레이 기판 |
| JP2002203970A (ja) * | 2000-12-28 | 2002-07-19 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ及びそれを用いた液晶表示装置 |
| US7612839B2 (en) | 2005-03-15 | 2009-11-03 | Sharp Kabushiki Kaisha | Active matrix substance and display device including the same |
| KR101330393B1 (ko) * | 2007-04-02 | 2013-11-15 | 엘지디스플레이 주식회사 | 액정 표시장치 |
| US9271399B2 (en) | 2011-04-01 | 2016-02-23 | Robert Bosch Gmbh | Electronic module and method for the production thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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