JPH0563026B2 - - Google Patents
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- JPH0563026B2 JPH0563026B2 JP7022486A JP7022486A JPH0563026B2 JP H0563026 B2 JPH0563026 B2 JP H0563026B2 JP 7022486 A JP7022486 A JP 7022486A JP 7022486 A JP7022486 A JP 7022486A JP H0563026 B2 JPH0563026 B2 JP H0563026B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、製造の歩留りの向上を図つた構造を
有する薄膜トランジスタ（以下TFTと略す）に
関する。
有する薄膜トランジスタ（以下TFTと略す）に
関する。
（従来技術）
近年、液晶のアクテイブマトリクス表示におい
て、絶縁性基板上にTFTをマトリクス状に形成
したアクテイブ・マトリクス基板の研究が活発に
行なわれている。半導体材料として、ポリSi、ａ
−Si（アモルフアスシリコン）、Te、CdSe等があ
る。
て、絶縁性基板上にTFTをマトリクス状に形成
したアクテイブ・マトリクス基板の研究が活発に
行なわれている。半導体材料として、ポリSi、ａ
−Si（アモルフアスシリコン）、Te、CdSe等があ
る。
ａ−Siを用いた電界効果型のTFTの構造の一
例を第３図の部分平面図及び第４図の部分断面図
に示す。第４図は、第３図のＡ−Ａ線での断面を
示す。
例を第３図の部分平面図及び第４図の部分断面図
に示す。第４図は、第３図のＡ−Ａ線での断面を
示す。
ガラス基板等の絶縁性基板１０上に1000〜4000
Å厚のゲート電極１を形成し、プラズマCVDに
より1000〜3000Å厚のゲート絶縁膜２、100〜
2000Å厚のａ−Si膜３、1000〜5000Å厚の保護絶
縁膜４を真空を破ることなく連続的に堆積する。
次に、保護絶縁膜４をパターニングし、100〜
1000Å厚のリンドープのn+−ａ−Si膜５、ソー
ス・ドレイン金属膜６を堆積し、パターニングし
てソース電極７及びドレイン電極８とする。（保
護絶縁膜４は、n+−ａ−Si膜５のこのパターニン
グの際に、エツチヤントからａ−Si膜３を保護す
るために設けられる。）さらに、図示しないが、
絵素電極がドレイン電極８に接して形成される。
こうしてゲート電極１とソース電極７の交点毎に
TFTおよび絵素がアレイ状に形成される。
Å厚のゲート電極１を形成し、プラズマCVDに
より1000〜3000Å厚のゲート絶縁膜２、100〜
2000Å厚のａ−Si膜３、1000〜5000Å厚の保護絶
縁膜４を真空を破ることなく連続的に堆積する。
次に、保護絶縁膜４をパターニングし、100〜
1000Å厚のリンドープのn+−ａ−Si膜５、ソー
ス・ドレイン金属膜６を堆積し、パターニングし
てソース電極７及びドレイン電極８とする。（保
護絶縁膜４は、n+−ａ−Si膜５のこのパターニン
グの際に、エツチヤントからａ−Si膜３を保護す
るために設けられる。）さらに、図示しないが、
絵素電極がドレイン電極８に接して形成される。
こうしてゲート電極１とソース電極７の交点毎に
TFTおよび絵素がアレイ状に形成される。
（発明の解決すべき問題点）
TFTを用いたアクテイブ・マトリクス基板に
おいては、各交点は線順次方式で駆動される。す
なわち、走査される一本のゲート配線から走査信
号を入力し、各ソース配線からデータ信号を入力
する。ゲート配線とソース配線との交点は多数存
在する。例えば250×250マトリクスにおいては、
62500ケ所存在する。この多数の交点のうち１ケ
所でもゲート・ソース間にリークが生じると必然
的に該当するゲート配線とソース配線での十字型
のライン欠陥が発生し、実用に耐えない表示とな
り、アクテイブ・マトリクス基板の歩留りはゼロ
となる。ゲート配線のソース配線の数が増すにつ
れ、ゲート・ソース間の絶縁の確実性が一層要求
される。
おいては、各交点は線順次方式で駆動される。す
なわち、走査される一本のゲート配線から走査信
号を入力し、各ソース配線からデータ信号を入力
する。ゲート配線とソース配線との交点は多数存
在する。例えば250×250マトリクスにおいては、
62500ケ所存在する。この多数の交点のうち１ケ
所でもゲート・ソース間にリークが生じると必然
的に該当するゲート配線とソース配線での十字型
のライン欠陥が発生し、実用に耐えない表示とな
り、アクテイブ・マトリクス基板の歩留りはゼロ
となる。ゲート配線のソース配線の数が増すにつ
れ、ゲート・ソース間の絶縁の確実性が一層要求
される。
しかし従来のTFTにおいては、フツ酸を含む
エツチング液によつてn+−ａ−Si膜あるいはノン
ドープのａ−Si膜、ソース・ドレイン電極その他
をエツチングするプロセスにおいて、第３図にお
いて1000〜3000Å厚のSiO2膜、SiNX膜等のゲー
ト絶縁膜２がフツ酸によつてダメージを受けやす
い。特にゲート電極１のエツジ部分においては、
ゲート絶縁膜２の膜厚が薄く、かつ膜質の点で他
の部分よりもフツ酸によるダメージを受けやすい
ため、第３図において丸印で囲んだ部分、すなわ
ち、ゲート電極のエツジ部分とソース・ドレイン
電極のエツジ部分の交差部分のゲート絶縁膜２が
フツ酸によつてダメージを受け、絶縁耐圧が低下
し、ゲート・ソース間のリークを生じやすいとい
う欠点があつた。
エツチング液によつてn+−ａ−Si膜あるいはノン
ドープのａ−Si膜、ソース・ドレイン電極その他
をエツチングするプロセスにおいて、第３図にお
いて1000〜3000Å厚のSiO2膜、SiNX膜等のゲー
ト絶縁膜２がフツ酸によつてダメージを受けやす
い。特にゲート電極１のエツジ部分においては、
ゲート絶縁膜２の膜厚が薄く、かつ膜質の点で他
の部分よりもフツ酸によるダメージを受けやすい
ため、第３図において丸印で囲んだ部分、すなわ
ち、ゲート電極のエツジ部分とソース・ドレイン
電極のエツジ部分の交差部分のゲート絶縁膜２が
フツ酸によつてダメージを受け、絶縁耐圧が低下
し、ゲート・ソース間のリークを生じやすいとい
う欠点があつた。
本発明の目的は、上記の欠点を解決し、TFT
の歩留り及び信頼性の向上を図れるTFTの構造
を提供することにある。
の歩留り及び信頼性の向上を図れるTFTの構造
を提供することにある。
（問題点を解決するための手段）
本発明に係る薄膜トランジスタは、絶縁性基板
上に形成されるゲート電極と、ゲート電極を完全
に覆うように堆積されるゲート絶縁膜と、ゲート
絶縁膜の上に堆積される半導体膜と、半導体膜上
にゲート電極の一部を完全に覆うように形成され
る保護絶縁膜と、保護絶縁膜上に形成され、位置
的にゲート電極の一方の縁部と重なる第１重複部
を備えるソース電極と、保護絶縁膜上に所定の間
〓を以て上記ソース電極と並設され、位置的にゲ
ート電極の他方の縁部と重なる第２重複部を備え
るドレイン電極とからなる薄膜トランジスタであ
つて、上記保護絶縁膜は、第１重複部の範囲内に
ゲート電極の一方の縁部を横断する第１切欠部を
有すると共に、第２重複部の範囲内にゲート電極
の他方の縁部を横断する第２切欠部を有し、第１
切欠部でソース電極と半導体膜が接触し、第２切
欠部でドレイン電極と半導体膜が接触しているこ
とを特徴とする。
上に形成されるゲート電極と、ゲート電極を完全
に覆うように堆積されるゲート絶縁膜と、ゲート
絶縁膜の上に堆積される半導体膜と、半導体膜上
にゲート電極の一部を完全に覆うように形成され
る保護絶縁膜と、保護絶縁膜上に形成され、位置
的にゲート電極の一方の縁部と重なる第１重複部
を備えるソース電極と、保護絶縁膜上に所定の間
〓を以て上記ソース電極と並設され、位置的にゲ
ート電極の他方の縁部と重なる第２重複部を備え
るドレイン電極とからなる薄膜トランジスタであ
つて、上記保護絶縁膜は、第１重複部の範囲内に
ゲート電極の一方の縁部を横断する第１切欠部を
有すると共に、第２重複部の範囲内にゲート電極
の他方の縁部を横断する第２切欠部を有し、第１
切欠部でソース電極と半導体膜が接触し、第２切
欠部でドレイン電極と半導体膜が接触しているこ
とを特徴とする。
（作用）
本発明の薄膜トランジスタでは、保護絶縁膜
が、ゲート絶縁膜及び半導体膜を介してゲート電
極の一部を完全に覆うように形成される。第１重
複部範囲内にある第１切欠部において、半導体膜
の一部が露出され、ソース電極と接続される。第
２腹複部範囲内にある第２切欠部において、半導
体膜の一部が露出され、ドレイン電極と接続され
る。また、ゲート電極のエツジ部とソース電極及
びドレイン電極のエツジ部とか交差する部分に
は、保護絶縁膜がはみ出して存在する。
が、ゲート絶縁膜及び半導体膜を介してゲート電
極の一部を完全に覆うように形成される。第１重
複部範囲内にある第１切欠部において、半導体膜
の一部が露出され、ソース電極と接続される。第
２腹複部範囲内にある第２切欠部において、半導
体膜の一部が露出され、ドレイン電極と接続され
る。また、ゲート電極のエツジ部とソース電極及
びドレイン電極のエツジ部とか交差する部分に
は、保護絶縁膜がはみ出して存在する。
（実施例）
以下、本発明の実施例を第１図の平面図及び第
２図ａ〜ｄの断面図を用いて説明する。
２図ａ〜ｄの断面図を用いて説明する。
第２図ａ〜ｃは、第１図のＢ−Ｂ線での断面で
あり、第２図ｄは、第１図のＣ−Ｃ線での断面で
ある。まず、第２図ａのようにガラス基板１０上
に1000〜4000Å厚のゲート電極１１を形成した
後、プラズマCVDにより1000〜3000Å厚のゲー
ト絶縁膜１２、100〜2000Å厚のａ−Si膜１３、
1000〜5000Å厚の保護絶縁膜１４を真空を破るこ
となく連続堆積する。次に、保護絶縁膜１４をエ
ツチングによつてパターニングする。このとき保
護絶縁膜１４のパターンは、第１図に示すように
略Ｈ状に形成され、ゲート電極１１のエツジ部と
ソース電極１７及びドレイン電極１８のエツジ部
とが交差する部分に保護絶縁膜１４がはみ出して
存在し、かつ、ソース電極１７と保護絶縁膜１４
が重複する部分にゲート電極上のａ−Si半導体膜
１３の一部を露出する第１切欠部と、ドレイン電
極１８と保護絶縁膜１４が重複する部分にゲート
電極上のａ−Si半導体膜１３の一部を露出する第
２切欠部とを有するようにパターンする。
あり、第２図ｄは、第１図のＣ−Ｃ線での断面で
ある。まず、第２図ａのようにガラス基板１０上
に1000〜4000Å厚のゲート電極１１を形成した
後、プラズマCVDにより1000〜3000Å厚のゲー
ト絶縁膜１２、100〜2000Å厚のａ−Si膜１３、
1000〜5000Å厚の保護絶縁膜１４を真空を破るこ
となく連続堆積する。次に、保護絶縁膜１４をエ
ツチングによつてパターニングする。このとき保
護絶縁膜１４のパターンは、第１図に示すように
略Ｈ状に形成され、ゲート電極１１のエツジ部と
ソース電極１７及びドレイン電極１８のエツジ部
とが交差する部分に保護絶縁膜１４がはみ出して
存在し、かつ、ソース電極１７と保護絶縁膜１４
が重複する部分にゲート電極上のａ−Si半導体膜
１３の一部を露出する第１切欠部と、ドレイン電
極１８と保護絶縁膜１４が重複する部分にゲート
電極上のａ−Si半導体膜１３の一部を露出する第
２切欠部とを有するようにパターンする。
次に、第２図ｂに示すように、100〜1000Å厚
のリンドープのn+−ａ−Si膜１５及びソース・ド
レイン金属層１６を堆積する。
のリンドープのn+−ａ−Si膜１５及びソース・ド
レイン金属層１６を堆積する。
次に第２図ｃに示すように、n+−ａ−Si膜１５
及びソース・ドレイン金属層１６をパターニング
して、ソース電極１７及びドレイン電極１８を形
成する。従つて、ソース電極１７は、上記第１切
欠部においてａ−Si半導体膜１３と電気的に接続
されると共に、ドレイン電極１８は、上記第２切
欠部においてａ−Si半導体膜１３と電気的に接続
される。また、このとき、第３図に丸印で囲んだ
部分、すなわちゲート電極１１のエツジ部分とソ
ース・ドレイン電極１７，１８のエツジ部分との
交差部分にあるゲート絶縁膜１２は、保護絶縁膜
１４により保護されているので、パターニングの
際にフツ酸等のエツチヤントによりダメージを受
けることはない。
及びソース・ドレイン金属層１６をパターニング
して、ソース電極１７及びドレイン電極１８を形
成する。従つて、ソース電極１７は、上記第１切
欠部においてａ−Si半導体膜１３と電気的に接続
されると共に、ドレイン電極１８は、上記第２切
欠部においてａ−Si半導体膜１３と電気的に接続
される。また、このとき、第３図に丸印で囲んだ
部分、すなわちゲート電極１１のエツジ部分とソ
ース・ドレイン電極１７，１８のエツジ部分との
交差部分にあるゲート絶縁膜１２は、保護絶縁膜
１４により保護されているので、パターニングの
際にフツ酸等のエツチヤントによりダメージを受
けることはない。
また、保護絶縁膜に第１及び第２切欠部を備え
ることで、ゲート電極１１とソース電極１７間及
び、ゲート電極１１とドレイン電極１８間に介在
する絶縁膜の面積を小さくし、各電極間における
寄生容量を減少させることができると共に、ａ−
Si半導体膜１３と、ソース電極１７及びドレイン
電極１８を上記第１及び第２切欠部において電気
的に面接続することで、オーミツクコンタクトの
信頼性が向上する。
ることで、ゲート電極１１とソース電極１７間及
び、ゲート電極１１とドレイン電極１８間に介在
する絶縁膜の面積を小さくし、各電極間における
寄生容量を減少させることができると共に、ａ−
Si半導体膜１３と、ソース電極１７及びドレイン
電極１８を上記第１及び第２切欠部において電気
的に面接続することで、オーミツクコンタクトの
信頼性が向上する。
（発明の効果）
本発明の薄膜トランジスタは、半導体膜とソー
ス電極及び、半導体膜とドレイン電極がそれぞれ
保護絶縁膜の第１切欠部分で及び第２切欠部で接
続するものであるので、ゲート電極とソース電極
間及び、ゲート電極とドレイン電極間に介在する
絶縁膜の面積を小さくすることができ、上記各電
極間における薄膜トランジスタの寄生容量を減少
させ、液晶に印加される実効電界強度を高く維持
することができる。また、半導体膜とソース電極
及びドレイン電極は、第１及び第２切欠部におい
て面接続しているため、コンタクトホールを用い
て点接続する場合と比べ、オーミツクコンタクト
の信頼性を向上することができる。
ス電極及び、半導体膜とドレイン電極がそれぞれ
保護絶縁膜の第１切欠部分で及び第２切欠部で接
続するものであるので、ゲート電極とソース電極
間及び、ゲート電極とドレイン電極間に介在する
絶縁膜の面積を小さくすることができ、上記各電
極間における薄膜トランジスタの寄生容量を減少
させ、液晶に印加される実効電界強度を高く維持
することができる。また、半導体膜とソース電極
及びドレイン電極は、第１及び第２切欠部におい
て面接続しているため、コンタクトホールを用い
て点接続する場合と比べ、オーミツクコンタクト
の信頼性を向上することができる。
第１図は、本発明の部分平面図である。第２図
ａ〜ｃは、第１図のＢ−Ｂ線の部分断面図であ
り、第２図ｄは、第１図のＣ−Ｃ線での部分断面
図である。第３図と第４図は、それぞれ、従来の
TFTの部分平面図及び第３図のＡ−Ａ線での部
分断面図である。 １０……絶縁性基板、１１……ゲート電極、１
２……ゲート絶縁膜、１３……ａ−Si半導体膜、
１４……保護絶縁膜、１５……n+−ａ−Si膜、１
６……ソース・ドレイン金属膜、１７……ソース
電極、１８……ドレイン電極。
ａ〜ｃは、第１図のＢ−Ｂ線の部分断面図であ
り、第２図ｄは、第１図のＣ−Ｃ線での部分断面
図である。第３図と第４図は、それぞれ、従来の
TFTの部分平面図及び第３図のＡ−Ａ線での部
分断面図である。 １０……絶縁性基板、１１……ゲート電極、１
２……ゲート絶縁膜、１３……ａ−Si半導体膜、
１４……保護絶縁膜、１５……n+−ａ−Si膜、１
６……ソース・ドレイン金属膜、１７……ソース
電極、１８……ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性基板上に形成されるゲート電極と、ゲ
ート電極を完全に覆うように堆積されるゲート絶
縁膜と、 ゲート絶縁膜の上に堆積される半導体膜と、 半導体膜上にゲート電極の一部を完全に覆うよ
うに形成される保護絶縁膜と、 保護絶縁膜上に形成され、位置的にゲート電極
の一方の縁部と重なる第１重複部を備えるソース
電極と、 保護絶縁膜上に所定の間〓を以て上記ソース電
極と並設され、位置的にゲート電極の他方の縁部
と重なる第２重複部を備えるドレイン電極とから
なる薄膜トランジスタであつて、 上記保護絶縁膜は、第１重複部の範囲内にゲー
ト電極の一方の縁部を横断する第１切欠部を有す
ると共に、第２重複部の範囲内にゲート電極の他
方の縁部を横断する第２切欠部を有し、第１切欠
部でソース電極と半導体膜が接触し、第２切欠部
でドレイン電極と半導体膜が接触していることを
特徴とする薄膜トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7022486A JPS62226668A (ja) | 1986-03-27 | 1986-03-27 | 薄膜トランジスタ |
| GB8628172A GB2185622B (en) | 1985-11-27 | 1986-11-25 | Thin film transistor array |
| DE19863640174 DE3640174A1 (de) | 1985-11-27 | 1986-11-25 | Duennfilm-transistor-anordnung |
| US07/267,680 US4935792A (en) | 1985-11-27 | 1988-11-01 | Thin film transistor array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7022486A JPS62226668A (ja) | 1986-03-27 | 1986-03-27 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62226668A JPS62226668A (ja) | 1987-10-05 |
| JPH0563026B2 true JPH0563026B2 (ja) | 1993-09-09 |
Family
ID=13425363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7022486A Granted JPS62226668A (ja) | 1985-11-27 | 1986-03-27 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62226668A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857907A (en) * | 1986-04-30 | 1989-08-15 | 501 Sharp Kabushiki Kaisha | Liquid-crystal display device |
| JP2596949B2 (ja) * | 1987-11-06 | 1997-04-02 | シャープ株式会社 | 液晶表示装置の製造方法 |
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1986
- 1986-03-27 JP JP7022486A patent/JPS62226668A/ja active Granted
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| Publication number | Publication date |
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| JPS62226668A (ja) | 1987-10-05 |
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