JPH06274452A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH06274452A JPH06274452A JP5825993A JP5825993A JPH06274452A JP H06274452 A JPH06274452 A JP H06274452A JP 5825993 A JP5825993 A JP 5825993A JP 5825993 A JP5825993 A JP 5825993A JP H06274452 A JPH06274452 A JP H06274452A
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- bus
- master
- output
- circuit
- bus access
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Abstract
(57)【要約】
【目的】 バス調停回路を有するデータ処理装置におい
て、ラウンドロビン方式でバス調停を行う場合、例えば
アクセス実行までに時間制限のある入出力装置が接続さ
れるＤＭＡ制御部７に対しては、他のマスタよりバス使
用頻度を高めるようにしたことを目的とする。 【構成】 バス６に接続されそれぞれバスアクセス要求
を出力する複数のバスアクセス要求手段と、これらのバ
スアクセス要求手段から出力されたバスアクセス要求が
競合したとき、予め定められた優先順位でバス調停を行
うバス調停手段２を有するデータ処理装置において、特
定のバスアクセス要求手段から複数本のバスアクセス要
求信号線を設け、このバスアクセス要求手段がバスアク
セス要求を行うとき、これら複数本のバスアクセス要求
信号線より同時にバスアクセス要求を行うように構成す
る。
て、ラウンドロビン方式でバス調停を行う場合、例えば
アクセス実行までに時間制限のある入出力装置が接続さ
れるＤＭＡ制御部７に対しては、他のマスタよりバス使
用頻度を高めるようにしたことを目的とする。 【構成】 バス６に接続されそれぞれバスアクセス要求
を出力する複数のバスアクセス要求手段と、これらのバ
スアクセス要求手段から出力されたバスアクセス要求が
競合したとき、予め定められた優先順位でバス調停を行
うバス調停手段２を有するデータ処理装置において、特
定のバスアクセス要求手段から複数本のバスアクセス要
求信号線を設け、このバスアクセス要求手段がバスアク
セス要求を行うとき、これら複数本のバスアクセス要求
信号線より同時にバスアクセス要求を行うように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は複数のマスタから同時に
バス要求が出力されたとき、その１つに使用許可を与え
るバス調停制御装置を有するデータ処理装置に係り、特
に調停アルゴリズムにラウンドロビンを用いた場合に特
定のマスタの優先度を他のものよりも高くするようにし
たものに関する。
バス要求が出力されたとき、その１つに使用許可を与え
るバス調停制御装置を有するデータ処理装置に係り、特
に調停アルゴリズムにラウンドロビンを用いた場合に特
定のマスタの優先度を他のものよりも高くするようにし
たものに関する。
【０００２】
【従来の技術】ワークステーションのような小型コンピ
ュータ分野の技術はここ数年来大きな進歩をとげてい
る。特にマイクロプロセッサはＲＩＳＣアーキテクチャ
が流行しており、その性能向上の伸びは非常に目覚まし
く、高性能のワークステーションの開発競争を激しくし
ている。
ュータ分野の技術はここ数年来大きな進歩をとげてい
る。特にマイクロプロセッサはＲＩＳＣアーキテクチャ
が流行しており、その性能向上の伸びは非常に目覚まし
く、高性能のワークステーションの開発競争を激しくし
ている。
【０００３】ところでプロセッサの性能の向上につれて
プロセッサの使用割合が大となり、これにともなってバ
ス使用率の向上が大となり、その結果、逆にプロセッサ
がバスビジーにもとづく待ち時間が大となり、プロセッ
サの高速処理ができなくなってＣＰＵ性能向上のネック
となっている。
プロセッサの使用割合が大となり、これにともなってバ
ス使用率の向上が大となり、その結果、逆にプロセッサ
がバスビジーにもとづく待ち時間が大となり、プロセッ
サの高速処理ができなくなってＣＰＵ性能向上のネック
となっている。
【０００４】また、小型化の流れからＩ／Ｏ（入出力）
制御には高度な制御機構を持たず、この制御を高性能化
したＣＰＵに行わせるというＣＰＵ性能と高いバス性能
に依存する傾向がでてきている。このとき入出力装置の
データ転送にＤＭＡ（ダイレクト・メモリ・アクセス）
を使用したにしても、そのバス性能から入出力装置に対
し割り振られた使用時間を特別に長時間とすることがで
きず、転送量には限りがでてくる。
制御には高度な制御機構を持たず、この制御を高性能化
したＣＰＵに行わせるというＣＰＵ性能と高いバス性能
に依存する傾向がでてきている。このとき入出力装置の
データ転送にＤＭＡ（ダイレクト・メモリ・アクセス）
を使用したにしても、そのバス性能から入出力装置に対
し割り振られた使用時間を特別に長時間とすることがで
きず、転送量には限りがでてくる。
【０００５】またＩ／Ｏ制御には、Ｉ／Ｏ特有のデバイ
スの許容待ち時間が存在するために、その待ち時間の内
にアクセスを完了させることが重要である。例えばＬＡ
Ｎ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）にＩ／Ｏ
が接続されている場合、その許容時間内にパケットに対
するデータの入出力を行うことが必要となる。
スの許容待ち時間が存在するために、その待ち時間の内
にアクセスを完了させることが重要である。例えばＬＡ
Ｎ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）にＩ／Ｏ
が接続されている場合、その許容時間内にパケットに対
するデータの入出力を行うことが必要となる。
【０００６】従って待ち時間内にアクセスを完了させる
ことが必要なため、従来では、（１）ＩＯＰ（入出力の
制御を専門に行うプロセッサ）と十分な大きさのバッフ
ァを持つ手法、（２）入出力装置にＣＰＵより高いバス
優先順位を割り当てる手法、（３）調停アルゴリズムに
ラウンドロビンを用いる手法の三つの手法が考えられて
いる。以下その特徴について簡単に説明する。
ことが必要なため、従来では、（１）ＩＯＰ（入出力の
制御を専門に行うプロセッサ）と十分な大きさのバッフ
ァを持つ手法、（２）入出力装置にＣＰＵより高いバス
優先順位を割り当てる手法、（３）調停アルゴリズムに
ラウンドロビンを用いる手法の三つの手法が考えられて
いる。以下その特徴について簡単に説明する。
【０００７】（１）図９に示す如く、第１ＣＰＵ３２、
第２ＣＰＵ３３、ＤＭＡ制御部３５等の間にバス３０の
使用要求が競合した場合、バス調停回路３１が予め定め
られた優先順位にしたがって特定の１つにバス使用権を
与える。この図９においては、ＩＯデバイス３９に対す
るデータの入出力制御をＩＯ制御部３８により直接行う
とともに、このＩＯデバイス３９に対する入出力用のデ
ータをデータ・バッファ３７に保持しておく。そしてこ
のデータ・バッファ３７に保持されたデータを主記憶３
４に対して書き込むとき、ＤＭＡ制御部３５がＤＭＡ制
御を行って書き込むものである。そしてデータ・バッフ
ァ３７に対するアクセス制御やＩＯデバイス３９に対す
るアクセス制御ＩＯＰ３６が行うものである。
第２ＣＰＵ３３、ＤＭＡ制御部３５等の間にバス３０の
使用要求が競合した場合、バス調停回路３１が予め定め
られた優先順位にしたがって特定の１つにバス使用権を
与える。この図９においては、ＩＯデバイス３９に対す
るデータの入出力制御をＩＯ制御部３８により直接行う
とともに、このＩＯデバイス３９に対する入出力用のデ
ータをデータ・バッファ３７に保持しておく。そしてこ
のデータ・バッファ３７に保持されたデータを主記憶３
４に対して書き込むとき、ＤＭＡ制御部３５がＤＭＡ制
御を行って書き込むものである。そしてデータ・バッフ
ァ３７に対するアクセス制御やＩＯデバイス３９に対す
るアクセス制御ＩＯＰ３６が行うものである。
【０００８】図９では、ＩＯＰ３６により入出力制御を
専門に行うので、第１ＣＰＵ３２又は第２ＣＰＵ３３を
この入出力制御のために使用する必要がなく、ＩＯＰ３
６によりＩＯ制御のきめ細かい操作まで行わせるので、
メインＣＰＵ（第１ＣＰＵ３２もしくは第２ＣＰＵ３３
のいずれか一方）の負荷を下げる効果がある。
専門に行うので、第１ＣＰＵ３２又は第２ＣＰＵ３３を
この入出力制御のために使用する必要がなく、ＩＯＰ３
６によりＩＯ制御のきめ細かい操作まで行わせるので、
メインＣＰＵ（第１ＣＰＵ３２もしくは第２ＣＰＵ３３
のいずれか一方）の負荷を下げる効果がある。
【０００９】また、データ・バッファ３７を持ち、デー
タ転送をＩＯデバイス３９−データ・バッファ３７間で
行い、データ・バッファ３７−主記憶３４間でまとまっ
たデータを、大きな転送サイズで一挙にＤＭＡする。こ
れによりＩＯデバイス３９側からみた見かけ上の転送時
間を短くすることができると同時にバスの使用率を抑え
ることができる。
タ転送をＩＯデバイス３９−データ・バッファ３７間で
行い、データ・バッファ３７−主記憶３４間でまとまっ
たデータを、大きな転送サイズで一挙にＤＭＡする。こ
れによりＩＯデバイス３９側からみた見かけ上の転送時
間を短くすることができると同時にバスの使用率を抑え
ることができる。
【００１０】しかしこの手法は、従来比較的大型機で用
いられる手法であり、机上に置くような小型機には向か
ない。特にＩＯＰ３６とデータ・バッファ３７によるコ
スト高であり、その物理量も大きくなり、短小軽薄の流
れにはそぐわない技術である。
いられる手法であり、机上に置くような小型機には向か
ない。特にＩＯＰ３６とデータ・バッファ３７によるコ
スト高であり、その物理量も大きくなり、短小軽薄の流
れにはそぐわない技術である。
【００１１】（２）図１０に示す如く、バス調停回路４
１において、ＤＭＡ制御部４５からのバス使用要求を第
１ＣＰＵ４２、第２ＣＰＵ４３からのバス４０に対する
使用要求よりも高いバス優先順位を割り当てるとき、Ｄ
ＭＡ制御部４５からのバス使用要求が優先的に受け付け
られるため、ＩＯデバイス４７が例えばＬＡＮとか光伝
送方式用のＬＡＮのように、バスアクセス完了までの時
間に制限のあるデバイスに対して有効である。なお、図
１０において４４は主記憶、４６はＩＯ制御部であり、
例えば第１ＣＰＵ４２がＤＭＡ許可等の制御を行うもの
である。
１において、ＤＭＡ制御部４５からのバス使用要求を第
１ＣＰＵ４２、第２ＣＰＵ４３からのバス４０に対する
使用要求よりも高いバス優先順位を割り当てるとき、Ｄ
ＭＡ制御部４５からのバス使用要求が優先的に受け付け
られるため、ＩＯデバイス４７が例えばＬＡＮとか光伝
送方式用のＬＡＮのように、バスアクセス完了までの時
間に制限のあるデバイスに対して有効である。なお、図
１０において４４は主記憶、４６はＩＯ制御部であり、
例えば第１ＣＰＵ４２がＤＭＡ許可等の制御を行うもの
である。
【００１２】しかしＤＭＡ要求が頻発して発生すると、
第１ＣＰＵ４２、第２ＣＰＵ４３がＤＭＡ制御部４５か
らの要求がなくなるまでの時間ストップすることにな
る。従って、バス使用率が向上してバスビジーでＣＰＵ
の性能が抑えられている現状において、常にＤＭＡ制御
部４５を優先させ、ＣＰＵの性能を犠牲にすることは現
実的でない。
第１ＣＰＵ４２、第２ＣＰＵ４３がＤＭＡ制御部４５か
らの要求がなくなるまでの時間ストップすることにな
る。従って、バス使用率が向上してバスビジーでＣＰＵ
の性能が抑えられている現状において、常にＤＭＡ制御
部４５を優先させ、ＣＰＵの性能を犠牲にすることは現
実的でない。
【００１３】また、接続するＩＯデバイスがオプション
提供される場合に、アクセス完了までの時間に時間制限
のあるＬＡＮにおけるＩＯデバイスと、このような時間
制限のないハードディスクのようなＩＯデバイスがオプ
ションで用意されているとき、バス上で固定的にＩＯデ
バイスがＣＰＵよりも高位に優先順位が決められている
ため、時間制限のないＩＯデバイスを接続した場合で
も、このＩＯデバイスが最高優先で処理されるという無
駄が発生する。
提供される場合に、アクセス完了までの時間に時間制限
のあるＬＡＮにおけるＩＯデバイスと、このような時間
制限のないハードディスクのようなＩＯデバイスがオプ
ションで用意されているとき、バス上で固定的にＩＯデ
バイスがＣＰＵよりも高位に優先順位が決められている
ため、時間制限のないＩＯデバイスを接続した場合で
も、このＩＯデバイスが最高優先で処理されるという無
駄が発生する。
【００１４】（３）近年、バスの優先順位決定のアルゴ
リズムとして、ラウンドロビンが用いられている。この
アルゴリズムは、各マスタに均等にアクセスのチャンス
を与えるために、アクセスを行ったマスタの優先順位を
最下位にするようにアクセス毎に優先順位を切替えるも
のである。従って同時に要求が上がっていればバス使用
権は各マスタを順番に移動することになる。従って前記
（１）のようにＩＯＰやデータ・バッファを不要とし、
また前記（２）のようにＩＯデバイスが常に最優先順位
を与えられることによりＣＰＵの性能が犠牲になるとい
う欠点もない。
リズムとして、ラウンドロビンが用いられている。この
アルゴリズムは、各マスタに均等にアクセスのチャンス
を与えるために、アクセスを行ったマスタの優先順位を
最下位にするようにアクセス毎に優先順位を切替えるも
のである。従って同時に要求が上がっていればバス使用
権は各マスタを順番に移動することになる。従って前記
（１）のようにＩＯＰやデータ・バッファを不要とし、
また前記（２）のようにＩＯデバイスが常に最優先順位
を与えられることによりＣＰＵの性能が犠牲になるとい
う欠点もない。
【００１５】
【発明が解決しようとする課題】しかし従来のラウンド
ロビン方式では、アクセスを行ったマスタの優先順位が
常に最下位になるため、アクセス完了までの時間に制限
があるＩＯデバイスに対しては少し優先的にバス使用権
を与えることが必要となる。従って本発明の目的は、ラ
ウンドロビン調停を行いながらも、均等な順位をマスタ
によって変えられるようにしたバス調停制御装置を有す
るデータ処理装置を提供することである。
ロビン方式では、アクセスを行ったマスタの優先順位が
常に最下位になるため、アクセス完了までの時間に制限
があるＩＯデバイスに対しては少し優先的にバス使用権
を与えることが必要となる。従って本発明の目的は、ラ
ウンドロビン調停を行いながらも、均等な順位をマスタ
によって変えられるようにしたバス調停制御装置を有す
るデータ処理装置を提供することである。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、図１に示す如く、バス６にＣＰＵ０、
ＣＰＵ１、バス調停回路２、ＩＯオプション制御部３、
主記憶４等を接続し、バス調停回路２によりＣＰＵ０、
ＣＰＵ１、ＩＯオプション制御部３のＤＭＡ制御部７等
からのバス要求をラウンドロビンにより調停を行うと
き、ＤＭＡ制御部７にＩＯ制御部８を介して接続される
ＩＯデバイス５がバス要求からアクセス終了までの時間
規定が存在する場合、ＤＭＡ制御部７から複数のバス要
求線（図１の例ではＢＲ−Ａ、ＢＲ−Ｂの２本）をアク
ティブにしてバス要求を行う。
め、本発明では、図１に示す如く、バス６にＣＰＵ０、
ＣＰＵ１、バス調停回路２、ＩＯオプション制御部３、
主記憶４等を接続し、バス調停回路２によりＣＰＵ０、
ＣＰＵ１、ＩＯオプション制御部３のＤＭＡ制御部７等
からのバス要求をラウンドロビンにより調停を行うと
き、ＤＭＡ制御部７にＩＯ制御部８を介して接続される
ＩＯデバイス５がバス要求からアクセス終了までの時間
規定が存在する場合、ＤＭＡ制御部７から複数のバス要
求線（図１の例ではＢＲ−Ａ、ＢＲ−Ｂの２本）をアク
ティブにしてバス要求を行う。
【００１７】
【作用】従ってＤＭＡ制御部７からバス要求が行われる
とき、２本のバス要求線ＢＲ−Ａ、ＢＲ−Ｂに同時にバ
ス要求信号が出力されるので、バス調停回路２における
調停は、１本よりも２本の方が使用権を得る確率が大と
なる。従ってＤＭＡ制御部７が使用権を得る確率が従来
の場合より大となり、従来よりも少ない時間でバス要求
からアクセス終了することができる。
とき、２本のバス要求線ＢＲ−Ａ、ＢＲ−Ｂに同時にバ
ス要求信号が出力されるので、バス調停回路２における
調停は、１本よりも２本の方が使用権を得る確率が大と
なる。従ってＤＭＡ制御部７が使用権を得る確率が従来
の場合より大となり、従来よりも少ない時間でバス要求
からアクセス終了することができる。
【００１８】
【実施例】本発明の一実施例を図１を参照して図２〜図
７にもとづき説明する。図１は本発明の概略構成図、図
２はそのバス調停回路における調停状態遷移図、図３は
バス調停回路におけるＢＧ−Ａ用の許可信号発生回路、
図４はバス調停回路におけるＢＧ−１用の許可信号発生
回路、図５はバス調停回路におけるＢＧ−０用の許可信
号発生回路、図６はバス調停回路におけるＢＧ−Ｂ用の
許可信号発生回路、図７は本発明におけるアクセス要求
が競合した場合のタイムチャートである。
７にもとづき説明する。図１は本発明の概略構成図、図
２はそのバス調停回路における調停状態遷移図、図３は
バス調停回路におけるＢＧ−Ａ用の許可信号発生回路、
図４はバス調停回路におけるＢＧ−１用の許可信号発生
回路、図５はバス調停回路におけるＢＧ−０用の許可信
号発生回路、図６はバス調停回路におけるＢＧ−Ｂ用の
許可信号発生回路、図７は本発明におけるアクセス要求
が競合した場合のタイムチャートである。
【００１９】まず本発明のバス調停回路２における調整
状態を図２にもとづき説明する。図２（Ａ）に示す如
く、バス調停回路２には、ＢＧ−Ａ用の許可信号発生回
路１１、ＢＧ−１用の許可信号発生回路１２、ＢＧ−０
用の許可信号発生回路１３、ＢＧ−Ｂ用の許可信号発生
回路１４が設けられている。ここにＡ、Ｂは、図１に示
す如く、ＤＭＡ制御部７から複数のバス要求線（実施例
では２本）ＢＲ−Ａ、ＢＲ−Ｂに対応するものである。
状態を図２にもとづき説明する。図２（Ａ）に示す如
く、バス調停回路２には、ＢＧ−Ａ用の許可信号発生回
路１１、ＢＧ−１用の許可信号発生回路１２、ＢＧ−０
用の許可信号発生回路１３、ＢＧ−Ｂ用の許可信号発生
回路１４が設けられている。ここにＡ、Ｂは、図１に示
す如く、ＤＭＡ制御部７から複数のバス要求線（実施例
では２本）ＢＲ−Ａ、ＢＲ−Ｂに対応するものである。
【００２０】従ってバス調停回路２には、０、１、Ａ、
Ｂの４個のマスタからのバス要求線ＢＲ−０、ＢＲ−
１、ＢＲ−Ａ、ＢＲ−Ｂからのバス要求が入力されるこ
とになり、４つの優先順位付けのパターンを持って制御
するが、ラウンドロビン方式であるため、４個のマスタ
には各々平等に機会が与えられる。そして、図２（Ｂ）
に示す如く、直前にバスを使用したマスタに応じて優先
順位が定められる。例えばマスタ０によりバスが使用さ
れたあとは、Ｂ＞１＞Ａ＞０の優先順位でバス要求が調
停され、マスタＡが使用されたあとは、０＞Ｂ＞１＞Ａ
の優先順位でバス要求が調停される。
Ｂの４個のマスタからのバス要求線ＢＲ−０、ＢＲ−
１、ＢＲ−Ａ、ＢＲ−Ｂからのバス要求が入力されるこ
とになり、４つの優先順位付けのパターンを持って制御
するが、ラウンドロビン方式であるため、４個のマスタ
には各々平等に機会が与えられる。そして、図２（Ｂ）
に示す如く、直前にバスを使用したマスタに応じて優先
順位が定められる。例えばマスタ０によりバスが使用さ
れたあとは、Ｂ＞１＞Ａ＞０の優先順位でバス要求が調
停され、マスタＡが使用されたあとは、０＞Ｂ＞１＞Ａ
の優先順位でバス要求が調停される。
【００２１】次に図２（Ａ）に示す状態遷移図について
説明する。状態がＢＧ−ＮＷとＢＧ−ＮＸにあるとき、
マスタＮにバス使用権が与えられる。（Ｎ＝０、１、Ａ
あるいはＢである。）電源投入等の装置の初期状態にお
いて、まずリセット信号が入力されると、許可信号発生
回路１１において、ＢＧ−ＡＷ状態になる。このＢＧ−
ＡＷは、一旦マスタＡに対してバスの使用許可が与えら
れたのち、次のリクエストがあればいつでも優先順位に
応じて使用許可を渡せる状態である。
説明する。状態がＢＧ−ＮＷとＢＧ−ＮＸにあるとき、
マスタＮにバス使用権が与えられる。（Ｎ＝０、１、Ａ
あるいはＢである。）電源投入等の装置の初期状態にお
いて、まずリセット信号が入力されると、許可信号発生
回路１１において、ＢＧ−ＡＷ状態になる。このＢＧ−
ＡＷは、一旦マスタＡに対してバスの使用許可が与えら
れたのち、次のリクエストがあればいつでも優先順位に
応じて使用許可を渡せる状態である。
【００２２】このＢＧ−ＡＷのとき、次の優先順位は、
図２（Ｂ）に示す如く、０＞Ｂ＞１＞Ａであるのでマス
タ０からのリクエストＢＲ−０が上がれば、これに対し
て許可信号ＢＧ−０が与えられて許可信号発生回路１３
はＢＧ−０Ｘの状態となる。またＢＲ−０が存在せずに
マスタＢからのリクエストＢＲ−Ｂが上がれば許可信号
発生回路１４はＢＧ−ＢＸの状態となる。そしてバスが
使用可能になったときバスビジーＢＢを出力してバスを
使用し、バスの使用が終わればＢＢネガティブとしてＢ
Ｇ−ＢＷの状態になる。ＢＲ−０も上がらずＢＲ−Ｂも
上がらない状態でマスタ１からのリクエストＢＲ−１が
上がれば許可信号発生回路１２はＢＧ−１Ｘの状態にな
る。そしてＢＲ−０も上がらず、ＢＲ−Ｂも上がらずＢ
Ｒ−１も上がらない状態でマスタＡつまり自己からのリ
クエストＢＲ−Ａが上がれば許可信号発生回路１１はＢ
Ｇ−ＡＸの状態になる。
図２（Ｂ）に示す如く、０＞Ｂ＞１＞Ａであるのでマス
タ０からのリクエストＢＲ−０が上がれば、これに対し
て許可信号ＢＧ−０が与えられて許可信号発生回路１３
はＢＧ−０Ｘの状態となる。またＢＲ−０が存在せずに
マスタＢからのリクエストＢＲ−Ｂが上がれば許可信号
発生回路１４はＢＧ−ＢＸの状態となる。そしてバスが
使用可能になったときバスビジーＢＢを出力してバスを
使用し、バスの使用が終わればＢＢネガティブとしてＢ
Ｇ−ＢＷの状態になる。ＢＲ−０も上がらずＢＲ−Ｂも
上がらない状態でマスタ１からのリクエストＢＲ−１が
上がれば許可信号発生回路１２はＢＧ−１Ｘの状態にな
る。そしてＢＲ−０も上がらず、ＢＲ−Ｂも上がらずＢ
Ｒ−１も上がらない状態でマスタＡつまり自己からのリ
クエストＢＲ−Ａが上がれば許可信号発生回路１１はＢ
Ｇ−ＡＸの状態になる。
【００２３】いずれのマスタからのリクエストの上がら
ない状態つまりＢＲ−０も上がらず、ＢＲ−Ｂも上がら
ず、ＢＲ−１も上がらず、ＢＲ−Ａも上がらない状態
（ＢＲ−ＯＲネガティブ）であれば、許可信号発生回路
１１はそのままのＢＧ−ＡＷの状態を保持する。
ない状態つまりＢＲ−０も上がらず、ＢＲ−Ｂも上がら
ず、ＢＲ−１も上がらず、ＢＲ−Ａも上がらない状態
（ＢＲ−ＯＲネガティブ）であれば、許可信号発生回路
１１はそのままのＢＧ−ＡＷの状態を保持する。
【００２４】これは許可信号発生回路１２がＢＧ−１Ｗ
の状態にあるとき、許可信号発生回路１３がＢＧ−０Ｗ
の状態にあるとき、許可信号発生回路１４がＢＧ−ＢＷ
の状態にあるときも同様である。
の状態にあるとき、許可信号発生回路１３がＢＧ−０Ｗ
の状態にあるとき、許可信号発生回路１４がＢＧ−ＢＷ
の状態にあるときも同様である。
【００２５】ところで、図２（Ａ）における、ＢＧ−Ａ
用の許可信号発生回路１１は図３に示す如く構成され、
ＢＧ−１用の許可信号発生回路１２は図４に示す如く構
成され、ＢＧ−０用の許可信号発生回路１３は図５に示
す如く構成され、ＢＧ−Ｂ用の許可信号発生回路１４は
図６に示す如く構成される。
用の許可信号発生回路１１は図３に示す如く構成され、
ＢＧ−１用の許可信号発生回路１２は図４に示す如く構
成され、ＢＧ−０用の許可信号発生回路１３は図５に示
す如く構成され、ＢＧ−Ｂ用の許可信号発生回路１４は
図６に示す如く構成される。
【００２６】許可信号発生回路１１は、図３に示す如
く、アンド回路Ａ３−１〜Ａ３−７、オア回路ＯＲ３−
１、ＯＲ３−２、フリップフロップＦＦ３−１、ＦＦ３
−２、ノア回路ＮＯＲ３等を具備している。アンド回路
Ａ３−１はマスタ０、Ｂ、１からのリクエスト信号ＢＲ
−０、ＢＲ−Ｂ、ＢＲ−１が出力されず、マスタＡから
のリクエスト信号ＢＲ−Ａが出力され、かつ許可信号発
生回路１１がＢＧ−ＡＷの状態にあるとき「１」を出力
する。
く、アンド回路Ａ３−１〜Ａ３−７、オア回路ＯＲ３−
１、ＯＲ３−２、フリップフロップＦＦ３−１、ＦＦ３
−２、ノア回路ＮＯＲ３等を具備している。アンド回路
Ａ３−１はマスタ０、Ｂ、１からのリクエスト信号ＢＲ
−０、ＢＲ−Ｂ、ＢＲ−１が出力されず、マスタＡから
のリクエスト信号ＢＲ−Ａが出力され、かつ許可信号発
生回路１１がＢＧ−ＡＷの状態にあるとき「１」を出力
する。
【００２７】アンド回路Ａ３−２はマスタＢ、１からの
リクエスト信号ＢＲ−Ｂ、ＢＲ−１が出力されず、マス
タＡからのリクエスト信号ＢＲ−Ａが出力され、かつ許
可信号発生回路１３がＢＧ−０Ｗの状態にあるとき
「１」を出力する。
リクエスト信号ＢＲ−Ｂ、ＢＲ−１が出力されず、マス
タＡからのリクエスト信号ＢＲ−Ａが出力され、かつ許
可信号発生回路１３がＢＧ−０Ｗの状態にあるとき
「１」を出力する。
【００２８】アンド回路Ａ３−３はマスタ１からのリク
エスト信号ＢＲ−１が出力されず、マスタＡからのリク
エスト信号ＢＲ−Ａが出力され、かつ許可信号発生回路
１４がＢＧ−ＢＷの状態にあるとき「１」を出力する。
アンド回路Ａ３−４はマスタＡからのリクエスト信号Ｂ
Ｒ−Ａが出力され、かつ許可信号発生回路１２がＢＧ−
１Ｗの状態にあるとき「１」を出力する。そしてアンド
回路Ａ３−５はバスビジーでかつ許可信号発生回路１１
がＢＧ−ＡＸの状態にあるとき、つまりマスタＡがバス
使用中のとき「１」を出力する。
エスト信号ＢＲ−１が出力されず、マスタＡからのリク
エスト信号ＢＲ−Ａが出力され、かつ許可信号発生回路
１４がＢＧ−ＢＷの状態にあるとき「１」を出力する。
アンド回路Ａ３−４はマスタＡからのリクエスト信号Ｂ
Ｒ−Ａが出力され、かつ許可信号発生回路１２がＢＧ−
１Ｗの状態にあるとき「１」を出力する。そしてアンド
回路Ａ３−５はバスビジーでかつ許可信号発生回路１１
がＢＧ−ＡＸの状態にあるとき、つまりマスタＡがバス
使用中のとき「１」を出力する。
【００２９】またアンド回路Ａ３−６はマスタ０からの
リクエスト信号ＢＲ−０が出力されず、マスタＢからの
リクエスト信号ＢＲ−Ｂが出力されず、マスタ１からの
リクエスト信号ＢＲ−１が出力されず、マスタＡからの
リクエスト信号ＢＲ−Ａが出力されず（即ち各マスタか
らのリクエストのない前記ＢＲ−ＯＲネガティブの状
態）かつ許可信号発生回路１１がＢＧ−ＡＷの状態にあ
るとき「１」を出力する。
リクエスト信号ＢＲ−０が出力されず、マスタＢからの
リクエスト信号ＢＲ−Ｂが出力されず、マスタ１からの
リクエスト信号ＢＲ−１が出力されず、マスタＡからの
リクエスト信号ＢＲ−Ａが出力されず（即ち各マスタか
らのリクエストのない前記ＢＲ−ＯＲネガティブの状
態）かつ許可信号発生回路１１がＢＧ−ＡＷの状態にあ
るとき「１」を出力する。
【００３０】そしてアンド回路Ａ３−７は、バスビジー
ではなくかつ許可信号発生回路１１がＢＧ−ＡＸの状態
にあるとき、つまりマスタＡがバス使用許可をもらって
バスを専有していたがそのバスの使用が終わったとき
「１」を出力する。
ではなくかつ許可信号発生回路１１がＢＧ−ＡＸの状態
にあるとき、つまりマスタＡがバス使用許可をもらって
バスを専有していたがそのバスの使用が終わったとき
「１」を出力する。
【００３１】オア回路ＯＲ３−１は前記アンド回路Ａ３
−１、Ａ３−２、Ａ３−３、Ａ３−４、Ａ３−５のいず
れかが「１」を出力したとき「１」を出力し、フリップ
フロップＦＦ３−１をセットし、正出力端子よりＢＧ−
ＡＸを出力し負出力端子よりＢＧ−ＡＸネガティブを出
力する。そしてノア回路ＮＯＲ３よりＢＧ−Ａネガティ
ブを出力する。
−１、Ａ３−２、Ａ３−３、Ａ３−４、Ａ３−５のいず
れかが「１」を出力したとき「１」を出力し、フリップ
フロップＦＦ３−１をセットし、正出力端子よりＢＧ−
ＡＸを出力し負出力端子よりＢＧ−ＡＸネガティブを出
力する。そしてノア回路ＮＯＲ３よりＢＧ−Ａネガティ
ブを出力する。
【００３２】またオア回路ＯＲ３−２は前記アンド回路
Ａ３−６、Ａ３−７のいずれかが「１」を出力したとき
「１」を出力し、フリップフロップＦＦ３−２をセット
し、正出力端子よりＢＧ−ＡＷを出力し、負出力端子よ
りＢＧ−ＡＷネガティブを出力する。そしてノア回路Ｎ
ＯＲ３よりＢＧ−Ａネガティブを出力する。
Ａ３−６、Ａ３−７のいずれかが「１」を出力したとき
「１」を出力し、フリップフロップＦＦ３−２をセット
し、正出力端子よりＢＧ−ＡＷを出力し、負出力端子よ
りＢＧ−ＡＷネガティブを出力する。そしてノア回路Ｎ
ＯＲ３よりＢＧ−Ａネガティブを出力する。
【００３３】また電源投入等の起動状態におけるリセッ
ト（ネガティブ）信号が入力されたとき、フリップフロ
ップＦＦ３−２がＢＧ−ＡＷを出力し、初期状態とな
る。図２（Ａ）におけるＢＧ−１用の許可信号発生回路
１２は、図４に示す如く、アンド回路Ａ４−１〜Ａ４−
７、オア回路ＯＲ４−１、ＯＲ４−２、フリップフロッ
プＦＦ４−１、ＦＦ４−２、ノア回路ＮＯＲ４等を具備
している。
ト（ネガティブ）信号が入力されたとき、フリップフロ
ップＦＦ３−２がＢＧ−ＡＷを出力し、初期状態とな
る。図２（Ａ）におけるＢＧ−１用の許可信号発生回路
１２は、図４に示す如く、アンド回路Ａ４−１〜Ａ４−
７、オア回路ＯＲ４−１、ＯＲ４−２、フリップフロッ
プＦＦ４−１、ＦＦ４−２、ノア回路ＮＯＲ４等を具備
している。
【００３４】アンド回路Ａ４−１はマスタＡ、マスタ
０、マスタＢからのリクエスト信号ＢＲ−Ａ、ＢＲ−
０、ＢＲ−Ｂが出力されず、マスタ１からのリクエスト
信号ＢＲ−１が出力され、かつ許可信号発生回路１２が
ＢＧ−１Ｗの状態にあるとき「１」を出力する。
０、マスタＢからのリクエスト信号ＢＲ−Ａ、ＢＲ−
０、ＢＲ−Ｂが出力されず、マスタ１からのリクエスト
信号ＢＲ−１が出力され、かつ許可信号発生回路１２が
ＢＧ−１Ｗの状態にあるとき「１」を出力する。
【００３５】アンド回路Ａ４−２はマスタ０、Ｂからの
リクエスト信号ＢＲ−０、ＢＲ−Ｂが出力されず、マス
タ１からのリクエスト信号ＢＲ−１が出力され、かつ許
可信号発生回路１１がＢＧ−ＡＷの状態にあるとき
「１」を出力する。
リクエスト信号ＢＲ−０、ＢＲ−Ｂが出力されず、マス
タ１からのリクエスト信号ＢＲ−１が出力され、かつ許
可信号発生回路１１がＢＧ−ＡＷの状態にあるとき
「１」を出力する。
【００３６】アンド回路Ａ４−３はマスタＢからのリク
エスト信号ＢＲ−０が出力されず、マスタ１からのリク
エスト信号ＢＲ−１が出力され、かつ許可信号発生回路
１３がＢＧ−０Ｗの状態にあるとき「１」を出力する。
アンド回路Ａ４−４はマスタ１からのリクエスト信号Ｂ
Ｒ−１が出力され、かつ許可信号発生回路１４がＢＧ−
ＢＷの状態にあるとき「１」を出力する。そしてアンド
回路Ａ４−５はバスビジーでかつ許可信号発生回路１２
がＢＧ−１Ｘの状態にあるとき、つまりマスタ１がバス
使用中のとき「１」を出力する。
エスト信号ＢＲ−０が出力されず、マスタ１からのリク
エスト信号ＢＲ−１が出力され、かつ許可信号発生回路
１３がＢＧ−０Ｗの状態にあるとき「１」を出力する。
アンド回路Ａ４−４はマスタ１からのリクエスト信号Ｂ
Ｒ−１が出力され、かつ許可信号発生回路１４がＢＧ−
ＢＷの状態にあるとき「１」を出力する。そしてアンド
回路Ａ４−５はバスビジーでかつ許可信号発生回路１２
がＢＧ−１Ｘの状態にあるとき、つまりマスタ１がバス
使用中のとき「１」を出力する。
【００３７】またアンド回路Ａ４−６は、マスタＡから
のリクエスト信号ＢＲ−Ａが出力されず、マスタ０から
のリクエスト信号ＢＲ−０が出力されず、マスタＢから
のリクエスト信号ＢＲ−Ｂが出力されず、マスタ１から
のリクエスト信号ＢＲ−１が出力されず（即ち各マスタ
からのリクエストのない前記ＢＲ−ＯＲネガティブの状
態）かつ許可信号発生回路１２がＢＧ−１Ｗの状態にあ
るとき「１」を出力する。
のリクエスト信号ＢＲ−Ａが出力されず、マスタ０から
のリクエスト信号ＢＲ−０が出力されず、マスタＢから
のリクエスト信号ＢＲ−Ｂが出力されず、マスタ１から
のリクエスト信号ＢＲ−１が出力されず（即ち各マスタ
からのリクエストのない前記ＢＲ−ＯＲネガティブの状
態）かつ許可信号発生回路１２がＢＧ−１Ｗの状態にあ
るとき「１」を出力する。
【００３８】そしてアンド回路４−７は、バスビジーで
はなくかつ許可信号発生回路１２がＢＧ−１Ｘの状態に
あるとき、つまりマスタ１がバス使用許可をもらってバ
スを専有していたがそのバスの使用が終わったとき
「１」を出力する。
はなくかつ許可信号発生回路１２がＢＧ−１Ｘの状態に
あるとき、つまりマスタ１がバス使用許可をもらってバ
スを専有していたがそのバスの使用が終わったとき
「１」を出力する。
【００３９】オア回路ＯＲ４−１は、前記アンド回路４
−１、４−２、４−３、４−４、４−５のいずれかが
「１」を出力したとき「１」を出力し、フリップフロッ
プＦＦ４−１をセットし、正出力端子よりＢＧ−１Ｘを
出力し、負出力端子よりＢＧ−ＡＸネガティブを出力す
る。そしてノア回路ＮＯＲ４よりＢＧ−１ネガティブを
出力する。
−１、４−２、４−３、４−４、４−５のいずれかが
「１」を出力したとき「１」を出力し、フリップフロッ
プＦＦ４−１をセットし、正出力端子よりＢＧ−１Ｘを
出力し、負出力端子よりＢＧ−ＡＸネガティブを出力す
る。そしてノア回路ＮＯＲ４よりＢＧ−１ネガティブを
出力する。
【００４０】またオア回路ＯＲ４−２は、前記アンド回
路Ａ４−６、Ａ４−７のいずれかが「１」を出力したと
き「１」を出力し、フリップフロップＦＦ４−２をセッ
トし、正出力端子よりＢＧ−１Ｗを出力し、負出力端子
よりＢＧ−１Ｗネガティブを出力する。そしてノア回路
ＮＯＲ４よりＢＧ−１ネガティブを出力する。
路Ａ４−６、Ａ４−７のいずれかが「１」を出力したと
き「１」を出力し、フリップフロップＦＦ４−２をセッ
トし、正出力端子よりＢＧ−１Ｗを出力し、負出力端子
よりＢＧ−１Ｗネガティブを出力する。そしてノア回路
ＮＯＲ４よりＢＧ−１ネガティブを出力する。
【００４１】図２（Ａ）におけるＢＧ−０用の許可信号
発生回路１３は、図５に示す如く、アンド回路Ａ５−１
〜Ａ５−７、オア回路ＯＲ５−１、ＯＲ５−２、フリッ
プフロップＦＦ５−１、ＦＦ５−２、ノア回路ＮＯＲ５
等を具備している。
発生回路１３は、図５に示す如く、アンド回路Ａ５−１
〜Ａ５−７、オア回路ＯＲ５−１、ＯＲ５−２、フリッ
プフロップＦＦ５−１、ＦＦ５−２、ノア回路ＮＯＲ５
等を具備している。
【００４２】アンド回路Ａ５−１は、マスタＢ、マスタ
１、マスタＡからのリクエスト信号ＢＲ−Ｂ、ＢＲ−
１、ＢＲ−Ａが出力されず、マスタ０からのリクエスト
信号ＢＲ−０が出力され、かつ許可信号発生回路１３が
ＢＧ−０Ｗの状態にあるとき「１」を出力する。
１、マスタＡからのリクエスト信号ＢＲ−Ｂ、ＢＲ−
１、ＢＲ−Ａが出力されず、マスタ０からのリクエスト
信号ＢＲ−０が出力され、かつ許可信号発生回路１３が
ＢＧ−０Ｗの状態にあるとき「１」を出力する。
【００４３】アンド回路Ａ５−２は、マスタ１、マスタ
Ａからのリクエスト信号ＢＲ−１、ＢＲ−Ａが出力され
ず、マスタ０からのリクエスト信号ＢＲ−０が出力さ
れ、かつ許可信号発生回路１３がＢＧ−０Ｗの状態にあ
るとき「１」を出力する。
Ａからのリクエスト信号ＢＲ−１、ＢＲ−Ａが出力され
ず、マスタ０からのリクエスト信号ＢＲ−０が出力さ
れ、かつ許可信号発生回路１３がＢＧ−０Ｗの状態にあ
るとき「１」を出力する。
【００４４】アンド回路Ａ５−３は、マスタＡからのリ
クエスト信号ＢＲ−Ａが出力されず、マスタ０からのリ
クエスト信号ＢＲ−０が出力され、かつ許可信号発生回
路１２がＢＧ−１Ｗの状態にあるとき「１」を出力す
る。そしてアンド回路Ａ５−４は、マスタ０からのリク
エスト信号ＢＲ−０が出力され、かつ許可信号発生回路
１１がＢＧ−ＡＷの状態にあるとき「１」を出力する。
そしてアンド回路Ａ５−５は、バスビジーで且つ許可信
号発生回路１３がＢＧ−０Ｘの状態にあるとき、つまり
マスタ０がバス使用中のとき「１」を出力する。
クエスト信号ＢＲ−Ａが出力されず、マスタ０からのリ
クエスト信号ＢＲ−０が出力され、かつ許可信号発生回
路１２がＢＧ−１Ｗの状態にあるとき「１」を出力す
る。そしてアンド回路Ａ５−４は、マスタ０からのリク
エスト信号ＢＲ−０が出力され、かつ許可信号発生回路
１１がＢＧ−ＡＷの状態にあるとき「１」を出力する。
そしてアンド回路Ａ５−５は、バスビジーで且つ許可信
号発生回路１３がＢＧ−０Ｘの状態にあるとき、つまり
マスタ０がバス使用中のとき「１」を出力する。
【００４５】またアンド回路Ａ５−６は、マスタＢ、マ
スタ１、マスタＡ、マスタ０からの各リクエスト信号Ｂ
Ｒ−Ｂ、ＢＲ−１、ＢＲ−Ａ、ＢＲ−０がそれぞれ出力
されず（即ち各マスタからのリクエストのない前記ＢＲ
−ＯＲネガティブの状態）かつ許可信号発生回路１３が
ＢＧ−０Ｗの状態にあるとき「１」を出力する。
スタ１、マスタＡ、マスタ０からの各リクエスト信号Ｂ
Ｒ−Ｂ、ＢＲ−１、ＢＲ−Ａ、ＢＲ−０がそれぞれ出力
されず（即ち各マスタからのリクエストのない前記ＢＲ
−ＯＲネガティブの状態）かつ許可信号発生回路１３が
ＢＧ−０Ｗの状態にあるとき「１」を出力する。
【００４６】そしてアンド回路５−７は、バスビジーで
はなくかつ許可信号発生回路１３がＢＧ−０Ｘの状態に
あるとき、つまりマスタ０がバス使用許可をもらってバ
スを専有していたが、そのバスの使用が終ったとき
「１」を出力する。
はなくかつ許可信号発生回路１３がＢＧ−０Ｘの状態に
あるとき、つまりマスタ０がバス使用許可をもらってバ
スを専有していたが、そのバスの使用が終ったとき
「１」を出力する。
【００４７】オア回路ＯＲ５−１は、前記アンド回路５
−１、５−２、５−３、５−４、５−５のいずれかが
「１」を出力したとき「１」を出力し、フリップフロッ
プＦＦ５−１をセットし、正出力端子よりＢＧ−０Ｘを
出力し、負出力端子よりＢＧ−０Ｘネガティブを出力す
る。そしてノア回路ＮＯＲ５よりＢＧ−０ネガティブを
出力する。
−１、５−２、５−３、５−４、５−５のいずれかが
「１」を出力したとき「１」を出力し、フリップフロッ
プＦＦ５−１をセットし、正出力端子よりＢＧ−０Ｘを
出力し、負出力端子よりＢＧ−０Ｘネガティブを出力す
る。そしてノア回路ＮＯＲ５よりＢＧ−０ネガティブを
出力する。
【００４８】またオア回路ＯＲ５−２は、前記アンド回
路Ａ５−６、Ａ５−７のいずれかが「１」を出力したと
き「１」を出力し、フリップフロップＦＦ５−２をセッ
トし、正出力端子よりＢＧ−０Ｗを出力し、負出力端子
よりＢＧ−０Ｗを出力する。そしてノア回路ＮＯＲ５よ
りＢＧ−０ネガティブを出力する。
路Ａ５−６、Ａ５−７のいずれかが「１」を出力したと
き「１」を出力し、フリップフロップＦＦ５−２をセッ
トし、正出力端子よりＢＧ−０Ｗを出力し、負出力端子
よりＢＧ−０Ｗを出力する。そしてノア回路ＮＯＲ５よ
りＢＧ−０ネガティブを出力する。
【００４９】また図２（Ａ）におけるＢＧ−１４は、図
６に示す如く、アンド回路Ａ６−１〜Ａ６−７、オア回
路ＯＲ６−１、ＯＲ６−２、フリップフロップＦＦ６−
１、ＦＦ６−２、ノア回路ＮＯＲ６等を具備している。
６に示す如く、アンド回路Ａ６−１〜Ａ６−７、オア回
路ＯＲ６−１、ＯＲ６−２、フリップフロップＦＦ６−
１、ＦＦ６−２、ノア回路ＮＯＲ６等を具備している。
【００５０】アンド回路６−１は、マスタ１、マスタ
Ａ、マスタ０からのリクエスト信号ＢＲ−１、ＢＲ−
Ａ、ＢＲ−０が出力されず、マスタＢからのリクエスト
信号ＢＲ−Ｂが出力され、かつ許可信号発生回路１４が
ＢＧ−ＢＷの状態にあるとき「１」を出力する。
Ａ、マスタ０からのリクエスト信号ＢＲ−１、ＢＲ−
Ａ、ＢＲ−０が出力されず、マスタＢからのリクエスト
信号ＢＲ−Ｂが出力され、かつ許可信号発生回路１４が
ＢＧ−ＢＷの状態にあるとき「１」を出力する。
【００５１】アンド回路Ａ６−２は、マスタＡ、マスタ
０からのリクエスト信号ＢＲ−Ａ、ＢＲ−０が出力され
ず、マスタＢからのリクエスト信号ＢＲ−Ｂが出力さ
れ、かつ許可信号発生回路１２がＢＧ−１Ｗの状態にあ
るとき「１」を出力する。
０からのリクエスト信号ＢＲ−Ａ、ＢＲ−０が出力され
ず、マスタＢからのリクエスト信号ＢＲ−Ｂが出力さ
れ、かつ許可信号発生回路１２がＢＧ−１Ｗの状態にあ
るとき「１」を出力する。
【００５２】アンド回路Ａ６−３は、マスタ０からのリ
クエスト信号ＢＲ−０が出力されず、マスタＢからのリ
クエスト信号ＢＲ−Ｂが出力され、かつ許可信号発生回
路１１がＢＧ−ＡＷの状態にあるとき「１」を出力す
る。そしてアンド回路Ａ６−４は、マスタＢからのリク
エスト信号ＢＲ−Ｂが出力され、かつ許可信号発生回路
１３がＢＧ−０Ｗの状態にあるとき「１」を出力する。
そしてアンド回路Ａ６−５は、バスビジーでかつ許可信
号発生回路１４がＢＧ−ＢＸの状態にあるとき、つまり
マスタＢがバス使用中のとき「１」を出力する。
クエスト信号ＢＲ−０が出力されず、マスタＢからのリ
クエスト信号ＢＲ−Ｂが出力され、かつ許可信号発生回
路１１がＢＧ−ＡＷの状態にあるとき「１」を出力す
る。そしてアンド回路Ａ６−４は、マスタＢからのリク
エスト信号ＢＲ−Ｂが出力され、かつ許可信号発生回路
１３がＢＧ−０Ｗの状態にあるとき「１」を出力する。
そしてアンド回路Ａ６−５は、バスビジーでかつ許可信
号発生回路１４がＢＧ−ＢＸの状態にあるとき、つまり
マスタＢがバス使用中のとき「１」を出力する。
【００５３】またアンド回路Ａ６−６は、マスタ１、マ
スタＡ、マスタ０、マスタＢからの各リクエスト信号Ｂ
Ｒ−１、ＢＲ−Ａ、ＢＲ−０、ＢＲ−Ｂがそれぞれ出力
されず（即ち各マスタからのリクエスト信号のない前記
ＢＲ−ＯＲネガティブの状態）かつ許可信号発生回路１
４がＢＧ−ＢＸの状態にあるとき「１」を出力する。
スタＡ、マスタ０、マスタＢからの各リクエスト信号Ｂ
Ｒ−１、ＢＲ−Ａ、ＢＲ−０、ＢＲ−Ｂがそれぞれ出力
されず（即ち各マスタからのリクエスト信号のない前記
ＢＲ−ＯＲネガティブの状態）かつ許可信号発生回路１
４がＢＧ−ＢＸの状態にあるとき「１」を出力する。
【００５４】そしてアンド回路Ａ６−７は、バスビジー
ではなくかつ許可信号発生回路１４がＢＧ−ＢＸの状態
にあるとき、つまりマスタＢがバス使用許可をもらって
バスを専有していたが、そのバスの使用が終わったとき
「１」を出力する。
ではなくかつ許可信号発生回路１４がＢＧ−ＢＸの状態
にあるとき、つまりマスタＢがバス使用許可をもらって
バスを専有していたが、そのバスの使用が終わったとき
「１」を出力する。
【００５５】オア回路ＯＲ６−１は、前記アンド回路Ａ
６−１、Ａ６−２、Ａ６−３、Ａ６−４、Ａ６−５のい
ずれかが「１」を出力したとき「１」を出力し、フリッ
プフロップＦＦ６−１をセットし、正出力端子よりＢＧ
−ＢＸを出力し、負出力端子よりＢＧ−ＢＸネガティブ
を出力する。そしてノア回路ＮＯＲ６よりＢＧ−Ｂネガ
ティブを出力する。
６−１、Ａ６−２、Ａ６−３、Ａ６−４、Ａ６−５のい
ずれかが「１」を出力したとき「１」を出力し、フリッ
プフロップＦＦ６−１をセットし、正出力端子よりＢＧ
−ＢＸを出力し、負出力端子よりＢＧ−ＢＸネガティブ
を出力する。そしてノア回路ＮＯＲ６よりＢＧ−Ｂネガ
ティブを出力する。
【００５６】またオア回路ＯＲ６−２は、前記アンド回
路Ａ６−６、Ａ６−７のいずれかが「１」を出力したと
き「１」を出力し、フリップフロップＦＦ６−２をセッ
トし、正出力端子よりＢＧ−ＢＷを出力し、負出力端子
よりＢＧ−ＢＷネガティブを出力する。
路Ａ６−６、Ａ６−７のいずれかが「１」を出力したと
き「１」を出力し、フリップフロップＦＦ６−２をセッ
トし、正出力端子よりＢＧ−ＢＷを出力し、負出力端子
よりＢＧ−ＢＷネガティブを出力する。
【００５７】次に図７にもとづき本発明の動作状態をタ
イムチャートにもとづき説明する。本発明の実施例で
は、図１に示す如く、ＤＭＡ制御部７に対してマスタ
Ａ、マスタＢの２つのマスタ分のリクエストを出力でき
るように構成されているので、バス調停回路２はＤＭＡ
制御部７に対して１本の信号線でＢＧ−ＡＢという使用
許可信号を与えればＤＭＡ制御部７に使用許可を与える
ことになる。図７は時刻ｔ 0 にすべてのマスタから同時
にバスリクエストＢＲが出力され、初期セットの優先順
位にしたがって０＞Ｂ＞１＞Ａの順で優先権が与えられ
ているときの動作説明図である。なおＤＭＡ制御部７か
らのバスリクエストは＊ＢＲ−Ａと＊ＢＲ−Ｂが同時に
出力されることになる。
イムチャートにもとづき説明する。本発明の実施例で
は、図１に示す如く、ＤＭＡ制御部７に対してマスタ
Ａ、マスタＢの２つのマスタ分のリクエストを出力でき
るように構成されているので、バス調停回路２はＤＭＡ
制御部７に対して１本の信号線でＢＧ−ＡＢという使用
許可信号を与えればＤＭＡ制御部７に使用許可を与える
ことになる。図７は時刻ｔ 0 にすべてのマスタから同時
にバスリクエストＢＲが出力され、初期セットの優先順
位にしたがって０＞Ｂ＞１＞Ａの順で優先権が与えられ
ているときの動作説明図である。なおＤＭＡ制御部７か
らのバスリクエストは＊ＢＲ−Ａと＊ＢＲ−Ｂが同時に
出力されることになる。
【００５８】なお、以下の説明では、ＣＰＵ０をマスタ
０、ＣＰＵ１をマスタ１、ＤＭＡ制御部７のリクエスト
線ＢＲ−Ａ出力部分をマスタＡ、同じくＢＲ−Ｂ出力部
分をマスタＢという。
０、ＣＰＵ１をマスタ１、ＤＭＡ制御部７のリクエスト
線ＢＲ−Ａ出力部分をマスタＡ、同じくＢＲ−Ｂ出力部
分をマスタＢという。
【００５９】図７の時刻ｔ1 において各マスタからバ
ス調停回路２に対して同時にバス要求＊ＢＲ−０、＊Ｂ
Ｒ−Ｂ、＊ＢＲ−１、＊ＢＲ−Ａが出力される。これに
対しバス調停回路２は、時刻ｔ2 にバス要求＊ＢＲ−０
に対しバス使用信号である＊ＢＧ−０ローレベルを与え
他に対しては不許可信号である＊ＢＧ−１ハイレベル、
＊ＢＧ−ＡＢハイレベルを与える。
ス調停回路２に対して同時にバス要求＊ＢＲ−０、＊Ｂ
Ｒ−Ｂ、＊ＢＲ−１、＊ＢＲ−Ａが出力される。これに
対しバス調停回路２は、時刻ｔ2 にバス要求＊ＢＲ−０
に対しバス使用信号である＊ＢＧ−０ローレベルを与え
他に対しては不許可信号である＊ＢＧ−１ハイレベル、
＊ＢＧ−ＡＢハイレベルを与える。
【００６０】マスタ０は、バス使用許可をもらったこ
とにより時刻ｔ3 においてバス使用開始し、バスビジー
信号＊ＢＢはローレベルになり、ビジー状態を示す。 時刻ｔ4 において、バス調停回路２は先にローレベル
にしてマスタ０に使用許可を与えた＊ＢＧ−０をハイレ
ベルに戻し、次にマスタＢに使用許可を与えるため＊Ｂ
Ｇ−ＡＢをローレベルにする。これによりマスタＢは使
用許可をもらったので、時刻ｔ5 でリクエスト信号＊Ｂ
Ｒ−Ａ、＊ＢＲ−Ｂをハイレベルに戻す。
とにより時刻ｔ3 においてバス使用開始し、バスビジー
信号＊ＢＢはローレベルになり、ビジー状態を示す。 時刻ｔ4 において、バス調停回路２は先にローレベル
にしてマスタ０に使用許可を与えた＊ＢＧ−０をハイレ
ベルに戻し、次にマスタＢに使用許可を与えるため＊Ｂ
Ｇ−ＡＢをローレベルにする。これによりマスタＢは使
用許可をもらったので、時刻ｔ5 でリクエスト信号＊Ｂ
Ｒ−Ａ、＊ＢＲ−Ｂをハイレベルに戻す。
【００６１】マスタ０は時刻ｔ7 においてバスの使用
を終了するので、バスビジー信号＊ＢＢをハイレベルに
戻す。そして時刻ｔ8 において次にバス使用許可をもら
っているマスタＡ、Ｂがバスを使用することになる。そ
してバスビジー信号＊ＢＢをローレベルにしてバスビジ
ー状態を示す。そしてバス調停回路２は、今度は時刻ｔ
9 においてマスタ１に対しバス使用許可を与えるため＊
ＢＧ−１をローレベルに出力し、すでにバス使用開示し
たマスタＡ、ＢつまりＤＭＡ制御部７に対して＊ＢＧ−
ＡＢをハイレベルに戻す。またマスタ１はバス使用許可
をもらったので、時刻ｔ0 でリクエスト信号ＢＲ−１を
ハイレベルに戻す。そして時刻ｔ13でバス使用を開始
し、バスビジー信号＊ＢＢをローレベルにして使用状態
を示す。
を終了するので、バスビジー信号＊ＢＢをハイレベルに
戻す。そして時刻ｔ8 において次にバス使用許可をもら
っているマスタＡ、Ｂがバスを使用することになる。そ
してバスビジー信号＊ＢＢをローレベルにしてバスビジ
ー状態を示す。そしてバス調停回路２は、今度は時刻ｔ
9 においてマスタ１に対しバス使用許可を与えるため＊
ＢＧ−１をローレベルに出力し、すでにバス使用開示し
たマスタＡ、ＢつまりＤＭＡ制御部７に対して＊ＢＧ−
ＡＢをハイレベルに戻す。またマスタ１はバス使用許可
をもらったので、時刻ｔ0 でリクエスト信号ＢＲ−１を
ハイレベルに戻す。そして時刻ｔ13でバス使用を開始
し、バスビジー信号＊ＢＢをローレベルにして使用状態
を示す。
【００６２】時刻ｔ14におけるマスタ１のバス使用に
もとづきバス調停回路２は＊ＢＧ−１をハイレベルに戻
し、時刻ｔ12にマスタＡよりリクエスト信号＊ＢＲ−Ａ
を出力していたＤＭＡ制御部７に対し＊ＢＧ−ＡＢロー
レベルを出力して使用許可を与える。これに応じて時刻
ｔ15にマスタＡ、Ｂからのリクエスト信号＊ＢＲ−Ａ、
＊ＢＲ−Ｂはハイレベルに戻る。そしてマスタ１のバス
使用終了により時刻ｔ 17においてバスビジー信号＊ＢＢ
がハイレベルになると、時刻ｔ18においてＤＭＡ制御部
７はバスを使用してバスビジー信号＊ＢＢをローレベル
にし、使用終了後の時刻ｔ22にこの＊ＢＢをハイレベル
にする。なお、バス調停回路２は時刻ｔ 19において、Ｄ
ＭＡ制御部７のバス使用開始により＊ＢＧ−ＡＢがハイ
レベルに戻し、先の時刻ｔ7 よりリクエスト信号＊ＢＲ
−０を出力していたマスタ０に対して＊ＢＧ−０ローレ
ベルを出力して使用許可を与えることになる。
もとづきバス調停回路２は＊ＢＧ−１をハイレベルに戻
し、時刻ｔ12にマスタＡよりリクエスト信号＊ＢＲ−Ａ
を出力していたＤＭＡ制御部７に対し＊ＢＧ−ＡＢロー
レベルを出力して使用許可を与える。これに応じて時刻
ｔ15にマスタＡ、Ｂからのリクエスト信号＊ＢＲ−Ａ、
＊ＢＲ−Ｂはハイレベルに戻る。そしてマスタ１のバス
使用終了により時刻ｔ 17においてバスビジー信号＊ＢＢ
がハイレベルになると、時刻ｔ18においてＤＭＡ制御部
７はバスを使用してバスビジー信号＊ＢＢをローレベル
にし、使用終了後の時刻ｔ22にこの＊ＢＢをハイレベル
にする。なお、バス調停回路２は時刻ｔ 19において、Ｄ
ＭＡ制御部７のバス使用開始により＊ＢＧ−ＡＢがハイ
レベルに戻し、先の時刻ｔ7 よりリクエスト信号＊ＢＲ
−０を出力していたマスタ０に対して＊ＢＧ−０ローレ
ベルを出力して使用許可を与えることになる。
【００６３】このようにしてＤＭＡ制御部７ではマスタ
Ａ、Ｂの２つが存在する状態でバス調停を行うことがで
きる。従って例えば時刻ｔ12にリクエスト要求したとき
時刻ｔ21でアクセス終了となるので、従ってリクエスト
開始からアクセス終了まで１０クロックで終了すること
ができる。
Ａ、Ｂの２つが存在する状態でバス調停を行うことがで
きる。従って例えば時刻ｔ12にリクエスト要求したとき
時刻ｔ21でアクセス終了となるので、従ってリクエスト
開始からアクセス終了まで１０クロックで終了すること
ができる。
【００６４】これに対して、ＤＭＡ制御部が１個のリク
エスト線しか持たない図９、図１０で示す如き従来例で
は、図８に示す如く、リクエスト要求してもリクエスト
開始からアクセス終了まで１５クロックもかかる。即
ち、従来例ではリクエスト開始からアクセス開始まで９
クロック必要であるのに対し本発明では４クロックでよ
く、待ち時間を約１／２に短くすることができることが
わかる。
エスト線しか持たない図９、図１０で示す如き従来例で
は、図８に示す如く、リクエスト要求してもリクエスト
開始からアクセス終了まで１５クロックもかかる。即
ち、従来例ではリクエスト開始からアクセス開始まで９
クロック必要であるのに対し本発明では４クロックでよ
く、待ち時間を約１／２に短くすることができることが
わかる。
【００６５】なお上記説明ではＤＭＡ制御部においてリ
クエスト線を２本用意した例について説明したが、本発
明はＤＭＡ制御部に限定されるものではなく、リクエス
トの優先度を上げたいという要求のある装置について
は、同様にしてラウンドロビン方式においてバス使用許
可を得る確率を上げることができる。
クエスト線を２本用意した例について説明したが、本発
明はＤＭＡ制御部に限定されるものではなく、リクエス
トの優先度を上げたいという要求のある装置について
は、同様にしてラウンドロビン方式においてバス使用許
可を得る確率を上げることができる。
【００６６】またリクエスト線の数も２本に限定される
ものではなく優先の度合いに応じて適宜選択できるもの
である。なおリクエスト信号線を複数本用意しておき、
用途に応じて、従来通り１本のみ使用してもよく、複数
本使用してもよい。
ものではなく優先の度合いに応じて適宜選択できるもの
である。なおリクエスト信号線を複数本用意しておき、
用途に応じて、従来通り１本のみ使用してもよく、複数
本使用してもよい。
【００６７】
【発明の効果】本発明によればラウンドロビン方式にお
いて、優先度を制御することができる。従ってオプショ
ンプリント板に、リクエスト線を複数本設けたＤＭＡ制
御部の如きマスタを用意しておき、そのオプションプリ
ント板を、バス要求からアクセス終了までの時間規定が
存在するマスタ（例えばＬＡＮのマスタ）に使用すると
きは複数本のリクエスト信号線を使用すればよい。また
オプションプリント板をディスクコントロール用に使用
する場合には、このような制限時間がないので、複数本
のうち従来通りリクエスト信号線を１本のみ使用すれば
よい。
いて、優先度を制御することができる。従ってオプショ
ンプリント板に、リクエスト線を複数本設けたＤＭＡ制
御部の如きマスタを用意しておき、そのオプションプリ
ント板を、バス要求からアクセス終了までの時間規定が
存在するマスタ（例えばＬＡＮのマスタ）に使用すると
きは複数本のリクエスト信号線を使用すればよい。また
オプションプリント板をディスクコントロール用に使用
する場合には、このような制限時間がないので、複数本
のうち従来通りリクエスト信号線を１本のみ使用すれば
よい。
【００６８】このようにＩ／Ｏの転送量、時間制限に応
じて、アクティブによるバス要求信号線の本数を設計時
に決めておき、その使用先に応じてその使用本数を適宜
選択すればよい。このようにして、バス調停の優先順位
決定をバス調停回路にすべて任せるのではなく、オプシ
ョンプリント板側にも要求優先順位の重みを決めること
ができる。
じて、アクティブによるバス要求信号線の本数を設計時
に決めておき、その使用先に応じてその使用本数を適宜
選択すればよい。このようにして、バス調停の優先順位
決定をバス調停回路にすべて任せるのではなく、オプシ
ョンプリント板側にも要求優先順位の重みを決めること
ができる。
【図１】本発明の概略図である。
【図２】本発明におけるバス調停回路における調停状態
遷移図及びラウンドロビン方式の優先順位の１例を示
す。
遷移図及びラウンドロビン方式の優先順位の１例を示
す。
【図３】本発明におけるＢＧ−Ａ用の許可信号発生回路
の１例を示す。
の１例を示す。
【図４】ＢＧ−１用の許可信号発生回路の１例を示す。
【図５】ＢＧ−０用の許可信号発生回路の１例を示す。
【図６】ＢＧ−Ｂ用の許可信号発生回路の１例を示す。
【図７】本発明の動作状態説明図である。
【図８】従来の動作状態説明図である。
【図９】ＩＯＰを持つ従来例説明図である。
【図１０】ＩＯに高いバス優先順位を割り当てる従来例
説明図である。
説明図である。
２ バス調停回路 ３ ＩＯオプション制御部 ４ 主記憶 ５ ＩＯデバイス ６ バス ７ ＤＭＡ制御部 ８ ＩＯ制御部 １１ ＢＧ−Ａ用の許可信号発生回路 １２ ＢＧ−１用の許可信号発生回路 １３ ＢＧ−０用の許可信号発生回路 １４ ＢＧ−Ｂ用の許可信号発生回路
Claims (4)
- 【請求項１】 バス（６）に接続されそれぞれバスアク
セス要求を出力する複数のバスアクセス要求手段と、こ
れらのバスアクセス要求手段から出力されたバスアクセ
ス要求が競合したとき、予め定められた優先順位でバス
調停を行うバス調停手段（２）を有するデータ処理装置
において、 特定のバスアクセス要求手段から複数本のバスアクセス
要求信号線を設け、 このバスアクセス要求手段がバスアクセス要求を行うと
き、これら複数本のバスアクセス要求信号線より同時に
バスアクセス要求を行うようにしたことを特徴とするデ
ータ処理装置。 - 【請求項２】 前記予め定められた優先順位がラウンド
ロビン方式であることを特徴とする請求項１記載のデー
タ処理装置。 - 【請求項３】 前記特定のバスアクセス要求手段は、ア
クセス完了までに時間制限のある入出力装置が接続され
ていることを特徴とする請求項１記載のデータ処理装
置。 - 【請求項４】 前記特定のバスアクセス要求手段がＤＭ
Ａ制御手段であることを特徴とする請求項１記載のデー
タ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5825993A JPH06274452A (ja) | 1993-03-18 | 1993-03-18 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5825993A JPH06274452A (ja) | 1993-03-18 | 1993-03-18 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06274452A true JPH06274452A (ja) | 1994-09-30 |
Family
ID=13079164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5825993A Withdrawn JPH06274452A (ja) | 1993-03-18 | 1993-03-18 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06274452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011093495A1 (ja) | 2010-02-01 | 2011-08-04 | 旭化成イーマテリアルズ株式会社 | 塗料及び積層体 |
-
1993
- 1993-03-18 JP JP5825993A patent/JPH06274452A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011093495A1 (ja) | 2010-02-01 | 2011-08-04 | 旭化成イーマテリアルズ株式会社 | 塗料及び積層体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |