JPH06273452A - Digital sampling-type measuring apparatus - Google Patents
Digital sampling-type measuring apparatusInfo
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- JPH06273452A JPH06273452A JP6392693A JP6392693A JPH06273452A JP H06273452 A JPH06273452 A JP H06273452A JP 6392693 A JP6392693 A JP 6392693A JP 6392693 A JP6392693 A JP 6392693A JP H06273452 A JPH06273452 A JP H06273452A
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- sampling clock
- sampling
- input signal
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- Measurement Of Current Or Voltage (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、デジタル・サンプリン
グ式により繰り返し入力波形の実効値或いは平均値整流
を求める測定装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a measuring device for obtaining an effective value or average value rectification of a repetitive input waveform by a digital sampling method.
【0002】[0002]
【従来の技術】この種の測定装置の従来例を図3に示
す。図に於いて、1は繰り返し波形の入力信号が加えら
れる端子、2はサンプル・ホールド回路、3はアナログ
・デジタル変換器(以下、A/D変換器という)、4は
サンプリング・クロック発生器、5は入力信号の実効値
を求める実効値演算器、6は出力端子である。2. Description of the Related Art A conventional example of this type of measuring device is shown in FIG. In the figure, 1 is a terminal to which an input signal having a repetitive waveform is applied, 2 is a sample and hold circuit, 3 is an analog / digital converter (hereinafter referred to as A / D converter), 4 is a sampling clock generator, Reference numeral 5 is an effective value calculator for obtaining an effective value of an input signal, and 6 is an output terminal.
【0003】このような構成の装置に於いては、入力端
子1に加えられる繰り返し波形はサンプル・ホールド回
路2においてサンプリング・クロック発生器4より得ら
れるサンプリング・クロックに同期してサンプル・ホー
ルドされると共に、A/D変換器3に加えられてデジタ
ル信号に変換される。変換されたデジタル信号は演算器
5に加えられて実効値演算が行なわれ、その演算結果は
出力端子6より取り出される。In the apparatus having such a configuration, the repetitive waveform applied to the input terminal 1 is sampled and held in the sample and hold circuit 2 in synchronization with the sampling clock obtained from the sampling clock generator 4. At the same time, it is added to the A / D converter 3 and converted into a digital signal. The converted digital signal is added to the calculator 5 to perform an effective value calculation, and the calculation result is taken out from the output terminal 6.
【0004】このような装置に於いて、端子1に加えら
れる入力信号の周波数をfとし、サンプリング・クロッ
ク発生器4より得られるサンプリング・クロックの周波
数をfsとすると、既に知られているように、fとfs
が f◇(1/2)・fs・n(n=1,2,3,…) …(1) の関係に有る場合、正しい演算結果が得られないという
問題がある。尚、◇印は“比例”を表すものである。In such a device, assuming that the frequency of the input signal applied to the terminal 1 is f and the frequency of the sampling clock obtained from the sampling clock generator 4 is fs, as already known. , F and fs
Has a relationship of f ◇ (1/2) · fs · n (n = 1, 2, 3, ...) (1), there is a problem that a correct calculation result cannot be obtained. The symbol ⋄ indicates "proportional".
【0005】[0005]
【発明が解決しようとする課題】本発明は、上記のよう
な問題点を解決し、高い周波数まで繰り返し波形の実効
値を求めることのできる測定装置を得る事を目的とす
る。SUMMARY OF THE INVENTION It is an object of the present invention to solve the above problems and to obtain a measuring device capable of obtaining the effective value of a repetitive waveform up to a high frequency.
【0006】[0006]
【課題を解決するための手段】本発明はサンプリング・
クロックfsに同期して繰り返し波形の入力信号をサン
プル・ホールドするサンプル・ホールド回路、このサン
プル・ホールド回路の出力をデジタル信号に変換するA
/D変換器、及びこのA/D変換器の出力を演算する演
算器を備えた装置に於いて、前記サンプリング・クロッ
クを発生するサンプリング・クロック発生器を複数個持
たせ、入力信号の周波数fとサンプリング・クロックf
sとが f◇(1/2)・fs・n(n=1,2,3,…) の関係にならないように前記複数個のサンプリング・ク
ロック発生器を選択切り換えるように構成したものであ
る。The present invention is a sampling /
A sample and hold circuit that samples and holds an input signal having a repetitive waveform in synchronization with the clock fs, and an A that converts the output of this sample and hold circuit into a digital signal.
In a device including an A / D converter and an arithmetic unit that calculates the output of the A / D converter, a plurality of sampling clock generators that generate the sampling clocks are provided, and a frequency f of an input signal is generated. And sampling clock f
The plurality of sampling clock generators are selectively switched so that s does not have a relationship of f ◇ (1/2) · fs · n (n = 1, 2, 3, ...). .
【0007】[0007]
【作用】このような本発明では、複数個のサンプリング
・クロック発生器の内の1つを選択することにより、入
力信号の周波数fとサンプリング・クロックfsとの関
係が上記の関係にならないようにすることが出来る。According to the present invention as described above, by selecting one of the plurality of sampling clock generators, the relationship between the frequency f of the input signal and the sampling clock fs does not become the above relationship. You can do it.
【0008】[0008]
【実施例】以下図面を用いて本発明装置を説明する。図
1は本発明装置の一実施例を示した回路構成図である。
図に於いて、10は周波数fの繰り返し波形が入力とし
て加えられる端子、20は端子10より印加される入力
を適当なレベルの信号に変換する入力回路、30はサン
プル・ホールド回路、40はA/D変換器、51,52
はそれぞれ周波数fs1,fs2のサンプリング・クロ
ックを発生するサンプリング・クロック発生器、60は
切換回路、70は入力された繰り返し波形の実効値を求
める実効値演算器(デジタル・シグナル・プロセッ
サ)、80はマイクロプロセッサ(以下、CPUとい
う)である。DESCRIPTION OF THE PREFERRED EMBODIMENTS The device of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit configuration diagram showing an embodiment of the device of the present invention.
In the figure, 10 is a terminal to which a repetitive waveform of frequency f is applied as an input, 20 is an input circuit for converting the input applied from the terminal 10 into a signal of an appropriate level, 30 is a sample and hold circuit, and 40 is A. / D converter, 51, 52
Is a sampling clock generator for generating sampling clocks of frequencies fs1 and fs2, 60 is a switching circuit, 70 is an effective value calculator (digital signal processor) for obtaining the effective value of the input repetitive waveform, and 80 is It is a microprocessor (hereinafter referred to as CPU).
【0009】切換回路60は、サンプリング・クロック
発生器51と52を切り換えるもので、CPU80によ
って制御される。切換回路60を通過したサンプリング
・クロック発生器51又は52の出力は、サンプリング
・クロックとしてサンプル・ホールド回路30及びA/
D変換器40に与えられる。90は表示器で、CPU8
0の制御の基に演算器70によって得られた入力信号の
実効値を表示する。100は周波数測定回路で、その入
力端子は端子10に接続され、入力信号の周波数を検出
する。その検出信号はCPU80に送り込まれる。この
ような構成の装置の動作を図2に示すフローチャートを
基にして説明する。The switching circuit 60 switches between the sampling clock generators 51 and 52 and is controlled by the CPU 80. The output of the sampling clock generator 51 or 52 that has passed through the switching circuit 60 is used as a sampling clock by the sample and hold circuit 30 and the A /
It is provided to the D converter 40. 90 is a display, CPU8
The effective value of the input signal obtained by the arithmetic unit 70 is displayed under the control of 0. 100 is a frequency measuring circuit, the input terminal of which is connected to the terminal 10 to detect the frequency of the input signal. The detection signal is sent to the CPU 80. The operation of the apparatus having such a configuration will be described based on the flowchart shown in FIG.
【0010】端子10より印加される繰り返し波形入力
の周波数をfとすると、この周波数fの入力信号はサン
プル・ホールド回路30に与えられると共に、周波数測
定回路100でその周波数が検出され、この検出信号は
CPU80に取り込まれる。CPU80はこの周波数f
とサンプリング・クロック発生器51と52が出力する
サンプリング・クロックfs1とfs2が(1)式で表
される関係にあるかどうかを判断する。fs1が(1)
式の関係になければ、CPU80の制御の基に切換回路
60を介してサンプリング・クロック発生器51が選択
され、周波数fs1のサンプリング・クロックをサンプ
ル・ホールド回路30及びA/D変換器40に与えて入
力信号をそのクロックに同期してサンプル・ホールド
し、デジタル信号に変換する。このデジタル信号は演算
器70において実効値演算が施され、その演算結果はC
PU80の制御の基に表示器90で表示される。Assuming that the frequency of the repetitive waveform input applied from the terminal 10 is f, the input signal of this frequency f is given to the sample and hold circuit 30, and the frequency is detected by the frequency measuring circuit 100. Are taken into the CPU 80. The CPU 80 uses this frequency f
Then, it is determined whether or not the sampling clocks fs1 and fs2 output by the sampling clock generators 51 and 52 have the relationship represented by the equation (1). fs1 is (1)
If there is no relation of expression, the sampling clock generator 51 is selected through the switching circuit 60 under the control of the CPU 80, and the sampling clock of the frequency fs1 is given to the sample and hold circuit 30 and the A / D converter 40. The input signal is sampled and held in synchronization with the clock and converted into a digital signal. This digital signal is subjected to effective value calculation in the calculator 70, and the calculation result is C
It is displayed on the display 90 under the control of the PU 80.
【0011】入力信号の周波数fとサンプリング・クロ
ックfs1とが(1)式で表される関係にある場合、C
PU80はこれを判断して切換回路60に切換信号を送
出し、サンプリング・クロック発生器51を52に切り
換え、サンプリング・クロックfs2をサンプル・ホー
ルド回路30及びA/D変換器40に与える。これによ
り、クロックfs2で入力信号がサンプリングされ、デ
ジタル信号に変換される。変換されたデジタル信号は演
算器70で実効値演算が施され、表示器90でその値が
表示される。When the frequency f of the input signal and the sampling clock fs1 have a relationship represented by the equation (1), C
The PU 80 judges this and sends a switching signal to the switching circuit 60, switches the sampling clock generator 51 to 52, and supplies the sampling clock fs2 to the sample and hold circuit 30 and the A / D converter 40. As a result, the input signal is sampled at the clock fs2 and converted into a digital signal. The converted digital signal is subjected to effective value calculation by the calculator 70, and the value is displayed on the display 90.
【0012】以上の様に、本発明においては周波数の異
なるサンプリング・クロックを発生するサンプリング・
クロック発生器を複数個持たせ、入力信号の周波数によ
りサンプリング・クロックを切り換えるように構成した
為、繰り返し入力波形に対して低いサンプリング周波数
で高い周波数の入力信号まで実効値を求めることが出来
る。例えば、第一のサンプリング・クロックの周波数を
20KHzとし、第二のサンプリング・クロックの周波
数を19KHzとした場合、(1)式に照らして正しく
実効値を求められない周波数は190KHz×n(n=
1,2,3,…)付近となり、190KHz近くまでの
繰り返し入力波形に対して実効値を測定することができ
ることになる。As described above, according to the present invention, a sampling clock for generating sampling clocks having different frequencies is used.
Since a plurality of clock generators are provided and the sampling clock is switched according to the frequency of the input signal, it is possible to obtain an effective value up to an input signal of a high frequency at a low sampling frequency with respect to the repeated input waveform. For example, when the frequency of the first sampling clock is 20 KHz and the frequency of the second sampling clock is 19 KHz, the frequency at which the effective value cannot be correctly calculated according to the equation (1) is 190 KHz × n (n =
1, 2, 3, ...), and the effective value can be measured for a repetitive input waveform up to near 190 KHz.
【0013】なお、上述した実施例では実効値測定につ
いて説明したが、図1の装置において演算器70として
平均値整流を求める機能を持つものを用いるようにすれ
ば、図1の装置は入力信号の平均値整流形測定装置とす
ることができる。In the above embodiment, the effective value measurement is explained. However, if the arithmetic unit 70 having the function of obtaining the average value rectification is used in the apparatus of FIG. 1, the apparatus of FIG. The average value rectification type measuring device can be used.
【0014】[0014]
【発明の効果】本発明によれば、高い周波数の入力波形
の実効値或いは平均値整流を測定することの出来る装置
を得ることができる。According to the present invention, it is possible to obtain an apparatus capable of measuring the effective value or average value rectification of a high frequency input waveform.
【図1】本発明に係わる測定装置の一実施例を示した回
路構成図である。FIG. 1 is a circuit configuration diagram showing an embodiment of a measuring apparatus according to the present invention.
【図2】本発明に係わる測定装置の動作を説明する為の
フローチャートである。FIG. 2 is a flowchart for explaining the operation of the measuring device according to the present invention.
【図3】従来の測定装置の一例の回路構成図である。FIG. 3 is a circuit configuration diagram of an example of a conventional measuring device.
30 サンプル・ホールド回路 40 A/D変換器 51,52 サンプリング・クロック発生器 60 切換回路 70 演算器 80 マイクロプロセッサ 90 表示器 100 周波数測定回路 30 sample and hold circuit 40 A / D converter 51, 52 sampling clock generator 60 switching circuit 70 arithmetic unit 80 microprocessor 90 display unit 100 frequency measurement circuit
Claims (2)
り返し波形の入力信号をサンプル・ホールドするサンプ
ル・ホールド回路、このサンプル・ホールド回路の出力
をデジタル信号に変換するA/D変換器、及びこのA/
D変換器の出力から入力信号の実効値を求める演算器を
備えた装置に於いて、前記サンプル・クロックを発生す
るサンプリング・クロック発生器を複数個持たせ、◇印
を比例を表す記号とした場合入力信号の周波数fとサン
プリング・クロックfsとが f◇(1/2)・fs・n(n=1,2,3,…) の関係にならないように前記複数個のサンプリング・ク
ロック発生器を選択切り換えてなるデジタル・サンプリ
ング式測定装置。1. A sample and hold circuit for sampling and holding an input signal having a repetitive waveform in synchronization with a sampling clock fs, an A / D converter for converting an output of the sample and hold circuit into a digital signal, and the A /
In a device provided with an arithmetic unit for obtaining an effective value of an input signal from the output of a D converter, a plurality of sampling clock generators for generating the sample clock are provided, and a symbol ⋄ is used as a symbol representing proportionality. In this case, the plurality of sampling clock generators are arranged so that the frequency f of the input signal and the sampling clock fs are not in the relationship of f ◇ (1/2) .fs.n (n = 1, 2, 3, ...) Digital sampling type measuring device that is selectively switched.
り返し波形の入力信号をサンプル・ホールドするサンプ
ル・ホールド回路、このサンプル・ホールド回路の出力
をデジタル信号に変換するA/D変換器、及びこのA/
D変換器の出力から入力信号の整流波形図の平均値を求
める演算器を備えた装置に於いて、前記サンプリング・
クロックを発生するサンプリング・クロック発生器を複
数個持たせ、◇印を比例を表す記号とした場合入力信号
の周波数fとサンプリング・クロックfsとが f◇(1/2)・fs・n(n=1,2,3,…) の関係にならないように前記複数個のサンプリング・ク
ロック発生器を選択切り換えてなるデジタル・サンプリ
ング式測定装置。2. A sample and hold circuit for sampling and holding an input signal having a repetitive waveform in synchronization with a sampling clock fs, an A / D converter for converting the output of the sample and hold circuit into a digital signal, and the A / D converter. /
In a device equipped with an arithmetic unit for obtaining an average value of a rectified waveform diagram of an input signal from the output of a D converter,
When a plurality of sampling clock generators for generating a clock are provided and the symbol ⋄ is used as a symbol representing proportionality, the frequency f of the input signal and the sampling clock fs are f ◇ (1/2) ・ fs ・ n (n = 1, 2, 3, ...) A digital sampling type measuring device in which the plurality of sampling clock generators are selectively switched so that the relationship of (1, 2, 3, ...) Is not established.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6392693A JPH06273452A (en) | 1993-03-23 | 1993-03-23 | Digital sampling-type measuring apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6392693A JPH06273452A (en) | 1993-03-23 | 1993-03-23 | Digital sampling-type measuring apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06273452A true JPH06273452A (en) | 1994-09-30 |
Family
ID=13243442
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6392693A Pending JPH06273452A (en) | 1993-03-23 | 1993-03-23 | Digital sampling-type measuring apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06273452A (en) |
-
1993
- 1993-03-23 JP JP6392693A patent/JPH06273452A/en active Pending
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