JPH0627203A - 半導体集積回路、及びマイクロコンピュータ - Google Patents
半導体集積回路、及びマイクロコンピュータInfo
- Publication number
- JPH0627203A JPH0627203A JP4207354A JP20735492A JPH0627203A JP H0627203 A JPH0627203 A JP H0627203A JP 4207354 A JP4207354 A JP 4207354A JP 20735492 A JP20735492 A JP 20735492A JP H0627203 A JPH0627203 A JP H0627203A
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- JP
- Japan
- Prior art keywords
- module
- functional
- semiconductor integrated
- integrated circuit
- functional module
- Prior art date
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Abstract
(57)【要約】
【目的】 本発明の目的は、複数の機能モジュールを備
えた半導体集積回路において、異常検出率の向上、及び
テスト時間の短縮を図るための技術を提供することにあ
る。 【構成】 外部から与えられる信号によって特定される
機能モジュールのみを選択的に動作可能状態とすること
によって機能モジュールの単独動作試験モードを形成す
るためのモジュール動作制御回路４０を設け、ＤＭＡＣ
５や、ＭＳＣＩ６を個別的に動作可能とすることによっ
て、各機能モジュールを単体で論理デバッグしたときの
論理シミュレーションパターンをそのまま利用可能とす
る。
えた半導体集積回路において、異常検出率の向上、及び
テスト時間の短縮を図るための技術を提供することにあ
る。 【構成】 外部から与えられる信号によって特定される
機能モジュールのみを選択的に動作可能状態とすること
によって機能モジュールの単独動作試験モードを形成す
るためのモジュール動作制御回路４０を設け、ＤＭＡＣ
５や、ＭＳＣＩ６を個別的に動作可能とすることによっ
て、各機能モジュールを単体で論理デバッグしたときの
論理シミュレーションパターンをそのまま利用可能とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に含ま
れる複数の機能モジュールを個別的に動作させるための
技術に関し、例えば、例えば通信プロトコルプロセッサ
に適用して有効な技術に関するものである。
れる複数の機能モジュールを個別的に動作させるための
技術に関し、例えば、例えば通信プロトコルプロセッサ
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】シングルチップマイクロコンピュータの
ような汎用マイクロコンピュータや通信プロトコルプロ
セッサのような専用マイクロコンピュータは、中央処理
装置（ＣＰＵと略記する）のほかに各種周辺回路を搭載
している。
ような汎用マイクロコンピュータや通信プロトコルプロ
セッサのような専用マイクロコンピュータは、中央処理
装置（ＣＰＵと略記する）のほかに各種周辺回路を搭載
している。
【０００３】例えば昭和６３年７月に株式会社日立製作
所から発行された「ＨＤ６４１８０Ｓ ＮＰＵユーザー
ズマニュアル」に記載されている通信プロトコルプロセ
ッサは、ＣＰＵを中心に、シリアルコミュニケーション
インタフェースやクロック同期式Ｉ／Ｏポートの他に、
ＤＭＡＣ(ダイレクト・メモリ・アクセス・コントロー
ラ）やタイマ、さらにはリフレッシュコントローラなど
を内蔵する。この通信プロトコルプロセッサは、内蔵Ｃ
ＰＵを用いて、通信プロトコル処理やシステムに付随す
るアプリケーション処理を行うことができるが、その内
蔵ＣＰＵの処理能力が主として通信プロトコル処理に占
有されてしまう場合にはホストとなるその他のＣＰＵが
システムのアプリケーション処理を行うことになる。
所から発行された「ＨＤ６４１８０Ｓ ＮＰＵユーザー
ズマニュアル」に記載されている通信プロトコルプロセ
ッサは、ＣＰＵを中心に、シリアルコミュニケーション
インタフェースやクロック同期式Ｉ／Ｏポートの他に、
ＤＭＡＣ(ダイレクト・メモリ・アクセス・コントロー
ラ）やタイマ、さらにはリフレッシュコントローラなど
を内蔵する。この通信プロトコルプロセッサは、内蔵Ｃ
ＰＵを用いて、通信プロトコル処理やシステムに付随す
るアプリケーション処理を行うことができるが、その内
蔵ＣＰＵの処理能力が主として通信プロトコル処理に占
有されてしまう場合にはホストとなるその他のＣＰＵが
システムのアプリケーション処理を行うことになる。
【０００４】
【発明が解決しようとする課題】ＮＰＵでは、１個の機
能モジュールを単独で動作させるための回路が設けられ
ていない。このため、機能モジュール単体で論理デバッ
グしたときの論理シミュレーションパターンは、ＮＰＵ
全体のシミュレーションやデバッグには流用することが
できず、それ専用のテストパターンを作成しなければな
らない。また、内部機能モジュール間でやりとりされる
信号は、ＮＰＵの外部で観測することができず、しか
も、機能モジュールへの信号入力設定のための手順が複
雑であり、そのことが、異常検出率の向上、テスト時間
の短縮を阻害する主たる要因とされるのが、本発明者に
よって明らかとされた。
能モジュールを単独で動作させるための回路が設けられ
ていない。このため、機能モジュール単体で論理デバッ
グしたときの論理シミュレーションパターンは、ＮＰＵ
全体のシミュレーションやデバッグには流用することが
できず、それ専用のテストパターンを作成しなければな
らない。また、内部機能モジュール間でやりとりされる
信号は、ＮＰＵの外部で観測することができず、しか
も、機能モジュールへの信号入力設定のための手順が複
雑であり、そのことが、異常検出率の向上、テスト時間
の短縮を阻害する主たる要因とされるのが、本発明者に
よって明らかとされた。
【０００５】本発明の目的は、複数の機能モジュールを
備えた半導体集積回路において、異常検出率の向上、及
びテスト時間の短縮を図るための技術を提供することに
ある。
備えた半導体集積回路において、異常検出率の向上、及
びテスト時間の短縮を図るための技術を提供することに
ある。
【０００６】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、外部から与えられる信号によっ
て特定される機能モジュールのみを選択的に動作可能状
態とすることによって機能モジュールの単独動作試験モ
ードを形成するための機能モジュール動作制御手段を設
けるものである。その場合において、外部から与えられ
る信号によって特定される機能モジュールのみが選択的
に動作可能状態とされるとき、それ以外の機能モジュー
ルをリセット状態とすることができる。また、半導体集
積回路の内部信号の観測を可能とするため、通常動作時
において、機能モジュール間でのみやりとりされる制御
信号を半導体集積回路の外部に出力又は外部から取込む
ための制御論理回路を設けることができる。
て特定される機能モジュールのみを選択的に動作可能状
態とすることによって機能モジュールの単独動作試験モ
ードを形成するための機能モジュール動作制御手段を設
けるものである。その場合において、外部から与えられ
る信号によって特定される機能モジュールのみが選択的
に動作可能状態とされるとき、それ以外の機能モジュー
ルをリセット状態とすることができる。また、半導体集
積回路の内部信号の観測を可能とするため、通常動作時
において、機能モジュール間でのみやりとりされる制御
信号を半導体集積回路の外部に出力又は外部から取込む
ための制御論理回路を設けることができる。
【０００９】
【作用】上記した手段によれば、上記モジュール動作制
御手段は、外部から与えられる信号によって特定される
機能モジュールのみを選択的に動作可能状態とすること
によって機能モジュールの単独動作試験モードを形成
し、このことが、半導体集積回路の異常検出率の向上、
及びテスト時間の短縮を達成する。
御手段は、外部から与えられる信号によって特定される
機能モジュールのみを選択的に動作可能状態とすること
によって機能モジュールの単独動作試験モードを形成
し、このことが、半導体集積回路の異常検出率の向上、
及びテスト時間の短縮を達成する。
【００１０】
【実施例】第２図には本発明に係るマイクロコンピュー
タの一実施例である通信プロトコルプロセッサのブロッ
ク図が示される。
タの一実施例である通信プロトコルプロセッサのブロッ
ク図が示される。
【００１１】この通信プロトコルプロセッサ１は、特に
制限されないが、公知の半導体集積回路製造技術によっ
てシリコンのような１個の半導体基板に形成されてい
る。
制限されないが、公知の半導体集積回路製造技術によっ
てシリコンのような１個の半導体基板に形成されてい
る。
【００１２】通信プロトコルプロセッサ１は、特に制限
されないが、その全体の制御を司るＣＰＵ２を中心に、
メモリマネージメントユニット(以下単に「ＭＭＵ」と
記す）３、バスコントローラ４、ＤＭＡＣ５、ＭＳＣＩ
(マルチプロトコル・シリアル・コミュニケーション・
インタフェース）６、ＡＳＣＩ(調歩同期式・シリアル
・コミュニケーション・インタフェース）７、タイマ
８、そしてリフレッシュコントローラ９などを含み、そ
れらは内部データバス１０、内部アドレスバス１１、及
び内部コントロールバス１２に共通接続されている。
されないが、その全体の制御を司るＣＰＵ２を中心に、
メモリマネージメントユニット(以下単に「ＭＭＵ」と
記す）３、バスコントローラ４、ＤＭＡＣ５、ＭＳＣＩ
(マルチプロトコル・シリアル・コミュニケーション・
インタフェース）６、ＡＳＣＩ(調歩同期式・シリアル
・コミュニケーション・インタフェース）７、タイマ
８、そしてリフレッシュコントローラ９などを含み、そ
れらは内部データバス１０、内部アドレスバス１１、及
び内部コントロールバス１２に共通接続されている。
【００１３】上記内部データバス１０及び内部アドレス
バス１１はそれぞれ双方向型のデータ入出力バッファ１
３，アドレス入出力バッファ１４を介して外部とインタ
フェース可能にされている。
バス１１はそれぞれ双方向型のデータ入出力バッファ１
３，アドレス入出力バッファ１４を介して外部とインタ
フェース可能にされている。
【００１４】上記ＭＳＣＩ６は、特に制限されないが、
全二重１チャンネルを内蔵し、調歩同期，バイシンクな
どのバイト同期、そしてＨＤＬＣ(ハイレベルデータリ
ンクコントロール）系のビット同期を選択可能になって
おり、送信データＴＸＤＭ，受信データＲＸＤＭ、送信
クロックＴＸＣＭ，並びに受信クロックＲＸＣＭを外部
とやりとりする。上記ＡＳＣＩ７は全二重１チャンネル
を内蔵し、調歩同期又はクロック同期を選択可能になっ
ており、送信データＴＸＤＡ，受信データＲＸＤＡ、送
信クロックＴＸＣＡ，並びに受信クロックＲＸＣＡを外
部とやりとりする。上記ＭＳＣＩ６，ＡＳＣＩ７はそれ
ぞれ送受信データの並直変換や送受信のクロック同期制
御、そしてエラー検出などを行い、上位プロトコル処理
は上記ＣＰＵ２によって行うことができる。このＭＳＣ
Ｉ６，ＡＳＣＩ７のそれぞれには、送信データを格納す
るトランスミットデータレジスタや、受信データを格納
するレシーブデータレジスタ、そしてステータスレジス
タ並びにコントロールレジスタなどのＩ／Ｏレジスタ群
が含まれている。
全二重１チャンネルを内蔵し、調歩同期，バイシンクな
どのバイト同期、そしてＨＤＬＣ(ハイレベルデータリ
ンクコントロール）系のビット同期を選択可能になって
おり、送信データＴＸＤＭ，受信データＲＸＤＭ、送信
クロックＴＸＣＭ，並びに受信クロックＲＸＣＭを外部
とやりとりする。上記ＡＳＣＩ７は全二重１チャンネル
を内蔵し、調歩同期又はクロック同期を選択可能になっ
ており、送信データＴＸＤＡ，受信データＲＸＤＡ、送
信クロックＴＸＣＡ，並びに受信クロックＲＸＣＡを外
部とやりとりする。上記ＭＳＣＩ６，ＡＳＣＩ７はそれ
ぞれ送受信データの並直変換や送受信のクロック同期制
御、そしてエラー検出などを行い、上位プロトコル処理
は上記ＣＰＵ２によって行うことができる。このＭＳＣ
Ｉ６，ＡＳＣＩ７のそれぞれには、送信データを格納す
るトランスミットデータレジスタや、受信データを格納
するレシーブデータレジスタ、そしてステータスレジス
タ並びにコントロールレジスタなどのＩ／Ｏレジスタ群
が含まれている。
【００１５】上記ＤＭＡＣ５は、特に制限されないが、
２チャンネルを内蔵し、転送要求信号に応じてメモリを
アドレシングすると同時にその転送要求信号に応ずるＩ
／Ｏデバイスを選択してデータ転送を行うシングルアド
レシングモードや、リードサイクルを起動してメモリと
メモリとの間でのデータ転送を行うデュアルアドレシン
グモード、さらにはメモリと上記ＭＳＣＩ６との間のチ
ェインブロック転送モードなどをサポートする。このＤ
ＭＡＣ５には、ＤＭＡ転送時のメモリアドレスを指定す
るメモリアドレスレジスタ、転送先又は転送元になる入
出力回路のアドレスを指定するＩ／Ｏアドレスレジス
タ、転送語数を指定するバイトカウントレジスタ、モー
ドレジスタなどのＩ／Ｏレジスタ群が含まれる。尚、Ｄ
ＭＡＣ５はそれぞれのチャンネルに対応して転送要求信
号ＤＲＥＱ0，ＤＲＥＱ1が入力されると共に、転送終了
信号ＴＥＮＤ0，ＴＥＮＤ1を出力する。
２チャンネルを内蔵し、転送要求信号に応じてメモリを
アドレシングすると同時にその転送要求信号に応ずるＩ
／Ｏデバイスを選択してデータ転送を行うシングルアド
レシングモードや、リードサイクルを起動してメモリと
メモリとの間でのデータ転送を行うデュアルアドレシン
グモード、さらにはメモリと上記ＭＳＣＩ６との間のチ
ェインブロック転送モードなどをサポートする。このＤ
ＭＡＣ５には、ＤＭＡ転送時のメモリアドレスを指定す
るメモリアドレスレジスタ、転送先又は転送元になる入
出力回路のアドレスを指定するＩ／Ｏアドレスレジス
タ、転送語数を指定するバイトカウントレジスタ、モー
ドレジスタなどのＩ／Ｏレジスタ群が含まれる。尚、Ｄ
ＭＡＣ５はそれぞれのチャンネルに対応して転送要求信
号ＤＲＥＱ0，ＤＲＥＱ1が入力されると共に、転送終了
信号ＴＥＮＤ0，ＴＥＮＤ1を出力する。
【００１６】上記タイマ８は、特に制限されないが、２
チャンネルを内蔵し、リロード方式カウンタや、外部イ
ベントのカウンタ機能などを有し、外部クロックやトリ
ガ信号ＴＩＮ0，ＴＩＮ1が外部から与えられ、これに応
じたタイマ出力ＴＯＵＴ0，ＴＯＵＴ1を得る。このタイ
マ８には、計数初期値などが設定されるタイマデータレ
ジスタやそのタイマデータレジスタにリロードすべきデ
ータが設定されるタイマリロードレジスタ、そしてコン
トロールレジスタなどのＩ／Ｏレジスタ群が含まれてい
る。
チャンネルを内蔵し、リロード方式カウンタや、外部イ
ベントのカウンタ機能などを有し、外部クロックやトリ
ガ信号ＴＩＮ0，ＴＩＮ1が外部から与えられ、これに応
じたタイマ出力ＴＯＵＴ0，ＴＯＵＴ1を得る。このタイ
マ８には、計数初期値などが設定されるタイマデータレ
ジスタやそのタイマデータレジスタにリロードすべきデ
ータが設定されるタイマリロードレジスタ、そしてコン
トロールレジスタなどのＩ／Ｏレジスタ群が含まれてい
る。
【００１７】上記リフレッシュコントローラ９は、特に
制限されないが、ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）をリフレッシュするためのＤＲＡＭ
アクセス制御機能を有し、リフレッシュサイクルの挿入
の有無やリフレッシュサイクル間の間隔、そしてリフレ
ッシュサイクルの長さなどを指定するためのＩ／Ｏレジ
スタ群を含む。
制限されないが、ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）をリフレッシュするためのＤＲＡＭ
アクセス制御機能を有し、リフレッシュサイクルの挿入
の有無やリフレッシュサイクル間の間隔、そしてリフレ
ッシュサイクルの長さなどを指定するためのＩ／Ｏレジ
スタ群を含む。
【００１８】４０は、本実施例プロセッサ１に含まれる
各種モジュールの単独動作を制御するためのモジュール
動作制御回路であり、このモジュール動作制御回路４０
には、制御信号Ａ、制御信号Ｂ、制御信号Ｃ、及びリセ
ット信号ＲＳが、当該プロセッサ１の外部から供給さ
れ、それに基づいて各モジュールを単独動作させるため
の各種制御信号が生成されるようになっている。
各種モジュールの単独動作を制御するためのモジュール
動作制御回路であり、このモジュール動作制御回路４０
には、制御信号Ａ、制御信号Ｂ、制御信号Ｃ、及びリセ
ット信号ＲＳが、当該プロセッサ１の外部から供給さ
れ、それに基づいて各モジュールを単独動作させるため
の各種制御信号が生成されるようになっている。
【００１９】図１には、本実施例プロセッサ１における
主要部の詳細な構成が示される。
主要部の詳細な構成が示される。
【００２０】尚、説明の便宜上、図１においては、機能
モジュールとしてＣＰＵ２，ＤＭＡＣ５，ＭＳＣＩ６が
代表的に示され、ＤＭＡＣ５，ＭＳＣＩ６の単独動作を
可能とする場合の構成例が示される。各機能モジュール
の単独動作を外部から指示するための制御信号のビット
数は、単独動作の対象となるモジュールの数によって決
定され、例えば、図１に示される場合のように、ＤＭＡ
Ｃ５，ＭＳＣＩ６の単独動作を可能とするには、制御信
号Ａ，Ｂとリセット信号ＲＳを供給するようにする。
モジュールとしてＣＰＵ２，ＤＭＡＣ５，ＭＳＣＩ６が
代表的に示され、ＤＭＡＣ５，ＭＳＣＩ６の単独動作を
可能とする場合の構成例が示される。各機能モジュール
の単独動作を外部から指示するための制御信号のビット
数は、単独動作の対象となるモジュールの数によって決
定され、例えば、図１に示される場合のように、ＤＭＡ
Ｃ５，ＭＳＣＩ６の単独動作を可能とするには、制御信
号Ａ，Ｂとリセット信号ＲＳを供給するようにする。
【００２１】モジュール動作制御回路４０は、制御信号
Ａとリセット信号ＲＳとのオア論理を得るオアゲート２
０と、制御信号Ｂとリセット信号ＲＳとのオア論理を得
るオアゲート２１と、制御信号Ａ，Ｂのエクスクルージ
ブオア論理を得るエクスクルージブオアゲート２２と、
このゲート２２の論理出力とリセット信号ＲＳとのオア
論理を得るオアゲート２３とを含む。リセット信号ＲＳ
がハイレベルのとき、オアゲート２０，２１，２３の論
理出力がハイレベルとなり、それによって、ＣＰＵ２，
ＤＭＡＣ５，ＭＳＣＩ６は、同時にリセット状態とされ
る。また、制御信号Ａ，Ｂ、及びリセット信号ＲＳがロ
ーレベルの場合に、ＣＰＵ２，ＤＭＡＣ５，ＭＳＣＩ６
は通常動作状態とされる。
Ａとリセット信号ＲＳとのオア論理を得るオアゲート２
０と、制御信号Ｂとリセット信号ＲＳとのオア論理を得
るオアゲート２１と、制御信号Ａ，Ｂのエクスクルージ
ブオア論理を得るエクスクルージブオアゲート２２と、
このゲート２２の論理出力とリセット信号ＲＳとのオア
論理を得るオアゲート２３とを含む。リセット信号ＲＳ
がハイレベルのとき、オアゲート２０，２１，２３の論
理出力がハイレベルとなり、それによって、ＣＰＵ２，
ＤＭＡＣ５，ＭＳＣＩ６は、同時にリセット状態とされ
る。また、制御信号Ａ，Ｂ、及びリセット信号ＲＳがロ
ーレベルの場合に、ＣＰＵ２，ＤＭＡＣ５，ＭＳＣＩ６
は通常動作状態とされる。
【００２２】制御信号Ａ，Ｂ、及びリセット信号ＲＳが
ローレベルの場合において、ＤＭＡＣ５，ＭＳＣＩ６が
受信モードに設定され、シリアル形式の受信データＲＸ
ＤＭが入力されると、ＭＳＣＩ６はそれをパラレルデー
タに変換し、それを外部に転送するため、リクエスト信
号ＲＥＱをアサートする。この転送リクエスト信号ＲＥ
Ｑがアサートされると、ＤＭＡＣ５は、転送処理を行う
ためアクノリッジ信号ＡＣＫをアサートする。これを受
けてＭＳＣＩ６は上記パラレルデータを内部データバス
１０に出力する。
ローレベルの場合において、ＤＭＡＣ５，ＭＳＣＩ６が
受信モードに設定され、シリアル形式の受信データＲＸ
ＤＭが入力されると、ＭＳＣＩ６はそれをパラレルデー
タに変換し、それを外部に転送するため、リクエスト信
号ＲＥＱをアサートする。この転送リクエスト信号ＲＥ
Ｑがアサートされると、ＤＭＡＣ５は、転送処理を行う
ためアクノリッジ信号ＡＣＫをアサートする。これを受
けてＭＳＣＩ６は上記パラレルデータを内部データバス
１０に出力する。
【００２３】また、ＣＰＵ２，ＤＭＡＣ５，ＭＳＣＩ６
が送信モードに設定された場合、ＭＳＣＩ６には送信デ
ータが無いので、リクエスト信号ＲＥＱをアサートす
る。これを受けてＤＭＡＣ５は、外部からの送信データ
を転送し、アクノリッジ信号ＡＣＫをアサートする。そ
れを受けてＭＳＣＩ６は、ＤＭＡＣ５によって転送され
た送信データをシリアルデータに変換し、それを送信デ
ータＴＸＤＭとして外部に出力する。
が送信モードに設定された場合、ＭＳＣＩ６には送信デ
ータが無いので、リクエスト信号ＲＥＱをアサートす
る。これを受けてＤＭＡＣ５は、外部からの送信データ
を転送し、アクノリッジ信号ＡＣＫをアサートする。そ
れを受けてＭＳＣＩ６は、ＤＭＡＣ５によって転送され
た送信データをシリアルデータに変換し、それを送信デ
ータＴＸＤＭとして外部に出力する。
【００２４】ここで、従来技術に従えば、例えばＭＳＣ
Ｉ６のデバッグを行う場合、当該ＭＳＣＩ６のみなら
ず、それと密接に関係するＤＭＡＣ５も所定の設定を行
って動作させる必要があるため、先に機能モジュール単
体で行ったデバッグパターンを、そのまま使うことがで
きず、どうしても、それ専用のテストパターンを新たに
作成しなければならない。また、そのようなテストパタ
ーンを作成したとしても、例えばＤＭＡＣ５が故障して
いた場合には、そのようなテストパターンによるテスト
は不可能となる。
Ｉ６のデバッグを行う場合、当該ＭＳＣＩ６のみなら
ず、それと密接に関係するＤＭＡＣ５も所定の設定を行
って動作させる必要があるため、先に機能モジュール単
体で行ったデバッグパターンを、そのまま使うことがで
きず、どうしても、それ専用のテストパターンを新たに
作成しなければならない。また、そのようなテストパタ
ーンを作成したとしても、例えばＤＭＡＣ５が故障して
いた場合には、そのようなテストパターンによるテスト
は不可能となる。
【００２５】そに対して、上記モジュール動作制御回路
４０を設けた場合には、以下のようにして、各機能モジ
ュールの個別的な動作試験が可能とされる。
４０を設けた場合には、以下のようにして、各機能モジ
ュールの個別的な動作試験が可能とされる。
【００２６】リセット信号ＲＳがローレベルとされた状
態で、制御信号Ａがローレベル、制御信号Ｂがハイレベ
ルとされた場合には、ＣＰＵ２，ＭＳＣＩ６はリセット
状態とされ、図１においてＤＭＡＣ５のみが動作可能状
態とされる。このとき、本来ＭＳＣＩ６から伝達される
べきリクエスト信号ＲＥＱは、マルチプレクサＭＰＸ３
によって、受信データＲＸＤＭ端子が選択されることに
より、当該端子を介して外部から供給可能とされる。す
なわち、上記のようにＭＳＣＩ６のリセット状態におい
て、少なくとも受信データＲＸＤＭ端子は不使用であ
り、これを、外部からＤＭＡＣ５に対するリクエスト信
号入力端子として積極的に利用し、上記モジュール動作
制御回路４０のオアゲート２１の出力に基づいてマルチ
プレクサＭＰＸ３の選択動作を制御することによって、
本来ＭＳＣＩ６から伝達されるべきリクエスト信号ＲＥ
Ｑを擬似的に外部から供給可能とする。マルチプレクサ
ＭＰＸ３は、２入力を択一的に選択可能とする種々の論
理構成を採用することができるが、本実施例では、２入
力アンドゲート３３，３４と、この２入力アンドゲート
３３，３４の後段に配置されることによって、それらの
オア論理を得る２入力オアゲート３２とによって構成さ
れたものが適用される。そしてナンドゲート３３の一方
の入力端子には、上記オアゲート２１の論理出力を反転
するインバータ２５が設けられることによって、ＭＳＣ
Ｉ６からのリクエスト信号ＲＥＱと、受信データＲＸＤ
Ｍ端子を介して外部から擬似的に入力されるリクエスト
信号ＲＥＱとの選択が可能とされる。それにより、上記
ＭＳＣＩ６がリセット状態であるにもかかわらず、外部
からＤＭＡＣ５に対して擬似的にリクエスト信号ＲＥＱ
を与えることができる。また、ＤＭＡＣ５から出力され
るアクノリッジ信号ＡＣＫは、本来ＭＳＣＩ６に供給さ
れ、プロセッサ１の外部に出力されることはないが、本
実施例では、ＭＰＸ４の選択動作により、送信データＴ
ＸＤＭ端子を介してプロセッサ１の外部に出力可能とさ
れる。つまり、ＭＳＣＩ６がリセット状態の場合、送信
データＴＸＤＭ端子は不使用であるから、これを上記ア
クノリッジ信号ＡＣＫの外部出力用として積極的に利用
し、当該アクノリッジ信号ＡＣＫの外部モニタを可能と
する。上記マルチプレクサＭＰＸ４は、特に制限されな
いが、上記マルチプレクサＭＰＸ３と同様に、２入力ア
ンドゲート３５，３６と、この２入力アンドゲート３
５，３６の後段に配置されることによって、それらのオ
ア論理を得る２入力オアゲート３７とによって構成され
たものが適用される。ナンドゲート３５，３６には、上
記モジュール動作制御回路４０のオアゲート２１の出
力、及びそれがインバータ２５で反転されたものがそれ
ぞれ伝達され、オアゲート２１の論理出力がハイレベル
となった場合、アンドゲート３５が活性化されることに
よって上記アクノリッジ信号ＡＣＫの外部出力が可能と
される。
態で、制御信号Ａがローレベル、制御信号Ｂがハイレベ
ルとされた場合には、ＣＰＵ２，ＭＳＣＩ６はリセット
状態とされ、図１においてＤＭＡＣ５のみが動作可能状
態とされる。このとき、本来ＭＳＣＩ６から伝達される
べきリクエスト信号ＲＥＱは、マルチプレクサＭＰＸ３
によって、受信データＲＸＤＭ端子が選択されることに
より、当該端子を介して外部から供給可能とされる。す
なわち、上記のようにＭＳＣＩ６のリセット状態におい
て、少なくとも受信データＲＸＤＭ端子は不使用であ
り、これを、外部からＤＭＡＣ５に対するリクエスト信
号入力端子として積極的に利用し、上記モジュール動作
制御回路４０のオアゲート２１の出力に基づいてマルチ
プレクサＭＰＸ３の選択動作を制御することによって、
本来ＭＳＣＩ６から伝達されるべきリクエスト信号ＲＥ
Ｑを擬似的に外部から供給可能とする。マルチプレクサ
ＭＰＸ３は、２入力を択一的に選択可能とする種々の論
理構成を採用することができるが、本実施例では、２入
力アンドゲート３３，３４と、この２入力アンドゲート
３３，３４の後段に配置されることによって、それらの
オア論理を得る２入力オアゲート３２とによって構成さ
れたものが適用される。そしてナンドゲート３３の一方
の入力端子には、上記オアゲート２１の論理出力を反転
するインバータ２５が設けられることによって、ＭＳＣ
Ｉ６からのリクエスト信号ＲＥＱと、受信データＲＸＤ
Ｍ端子を介して外部から擬似的に入力されるリクエスト
信号ＲＥＱとの選択が可能とされる。それにより、上記
ＭＳＣＩ６がリセット状態であるにもかかわらず、外部
からＤＭＡＣ５に対して擬似的にリクエスト信号ＲＥＱ
を与えることができる。また、ＤＭＡＣ５から出力され
るアクノリッジ信号ＡＣＫは、本来ＭＳＣＩ６に供給さ
れ、プロセッサ１の外部に出力されることはないが、本
実施例では、ＭＰＸ４の選択動作により、送信データＴ
ＸＤＭ端子を介してプロセッサ１の外部に出力可能とさ
れる。つまり、ＭＳＣＩ６がリセット状態の場合、送信
データＴＸＤＭ端子は不使用であるから、これを上記ア
クノリッジ信号ＡＣＫの外部出力用として積極的に利用
し、当該アクノリッジ信号ＡＣＫの外部モニタを可能と
する。上記マルチプレクサＭＰＸ４は、特に制限されな
いが、上記マルチプレクサＭＰＸ３と同様に、２入力ア
ンドゲート３５，３６と、この２入力アンドゲート３
５，３６の後段に配置されることによって、それらのオ
ア論理を得る２入力オアゲート３７とによって構成され
たものが適用される。ナンドゲート３５，３６には、上
記モジュール動作制御回路４０のオアゲート２１の出
力、及びそれがインバータ２５で反転されたものがそれ
ぞれ伝達され、オアゲート２１の論理出力がハイレベル
となった場合、アンドゲート３５が活性化されることに
よって上記アクノリッジ信号ＡＣＫの外部出力が可能と
される。
【００２７】このように、上記モジュール動作制御回路
４０の制御下で、外部からのリクエスト信号ＲＥＱ取込
み、及びアクノリッジ信号ＡＣＫの外部出力が可能とさ
れることによって、ＤＭＡＣ５の単独動作テストが可能
とされるので、ＤＭＡＣ５を単体で論理デバッグしたと
きの論理シミュレーションパターンをそのまま利用する
ことができ、専用のテストパターンを新たに形成する必
要がないので、テスト時間の短縮が可能とされる。
４０の制御下で、外部からのリクエスト信号ＲＥＱ取込
み、及びアクノリッジ信号ＡＣＫの外部出力が可能とさ
れることによって、ＤＭＡＣ５の単独動作テストが可能
とされるので、ＤＭＡＣ５を単体で論理デバッグしたと
きの論理シミュレーションパターンをそのまま利用する
ことができ、専用のテストパターンを新たに形成する必
要がないので、テスト時間の短縮が可能とされる。
【００２８】次に、リセット信号ＲＳがローレベルとさ
れた状態で、制御信号Ａがハイレベル、制御信号Ｂがロ
ーレベルとされた場合について説明する。
れた状態で、制御信号Ａがハイレベル、制御信号Ｂがロ
ーレベルとされた場合について説明する。
【００２９】ＣＰＵ２，ＤＭＡＣ５はリセット状態とさ
れ、図１においてＭＳＣＩ６のみが動作可能状態とされ
る。ＭＳＣＩ６が動作可能状態とされることによって当
該ＭＳＣＩ６から出力されるリクエスト信号ＲＥＱは、
マルチプレクサＭＰＸ２を介して、送信終了信号ＴＥＮ
Ｄ0端子から当該プロセッサ１の外部に出力可能とされ
る。すなわち、上記のように、ＤＭＡＣ５がリセット状
態の場合、基本的に送信終了信号ＴＥＮＤ0端子は不使
用であるから、これをＭＳＣＩ６からのリクエスト信号
ＲＥＱの外部出力用として積極的に利用し、当該リクエ
スト信号ＲＥＱの外部モニタを可能としている。マルチ
プレクサＭＰＸ２は、他のマルチプレクサと同様に、２
入力を択一的に選択可能とする種々の論理構成を採用す
ることができるが、本実施例では、２入力アンドゲート
２９，３０と、この２入力アンドゲート２９，３０の後
段に配置されることによって、それらのオア論理を得る
２入力オアゲート３１とによって構成されたものが適用
される。ナンドゲート３０の一方の入力端子には上記オ
アゲート２０の論理出力がそのまま入力され、また、ナ
ンドゲート２９の一方の入力端子には、上記オアゲート
２０の論理出力を反転するインバータ２４の論理出力が
入力されることによって、当該アンドゲート２９，３０
は、上記モジュール動作制御回路４０の出力に応じて相
補的に活性化される。そのようなマルチプレクサＭＰＸ
２の選択動作により、上記オアゲート２０の論理出力が
ハイレベルとなった場合には、ＭＳＣＩ６からのリクエ
スト信号ＲＥＱが選択的に送信終了信号ＴＥＮＤ0端子
に伝達され、当該端子を介して当該信号の外部モニタが
可能とされる。
れ、図１においてＭＳＣＩ６のみが動作可能状態とされ
る。ＭＳＣＩ６が動作可能状態とされることによって当
該ＭＳＣＩ６から出力されるリクエスト信号ＲＥＱは、
マルチプレクサＭＰＸ２を介して、送信終了信号ＴＥＮ
Ｄ0端子から当該プロセッサ１の外部に出力可能とされ
る。すなわち、上記のように、ＤＭＡＣ５がリセット状
態の場合、基本的に送信終了信号ＴＥＮＤ0端子は不使
用であるから、これをＭＳＣＩ６からのリクエスト信号
ＲＥＱの外部出力用として積極的に利用し、当該リクエ
スト信号ＲＥＱの外部モニタを可能としている。マルチ
プレクサＭＰＸ２は、他のマルチプレクサと同様に、２
入力を択一的に選択可能とする種々の論理構成を採用す
ることができるが、本実施例では、２入力アンドゲート
２９，３０と、この２入力アンドゲート２９，３０の後
段に配置されることによって、それらのオア論理を得る
２入力オアゲート３１とによって構成されたものが適用
される。ナンドゲート３０の一方の入力端子には上記オ
アゲート２０の論理出力がそのまま入力され、また、ナ
ンドゲート２９の一方の入力端子には、上記オアゲート
２０の論理出力を反転するインバータ２４の論理出力が
入力されることによって、当該アンドゲート２９，３０
は、上記モジュール動作制御回路４０の出力に応じて相
補的に活性化される。そのようなマルチプレクサＭＰＸ
２の選択動作により、上記オアゲート２０の論理出力が
ハイレベルとなった場合には、ＭＳＣＩ６からのリクエ
スト信号ＲＥＱが選択的に送信終了信号ＴＥＮＤ0端子
に伝達され、当該端子を介して当該信号の外部モニタが
可能とされる。
【００３０】また、本来ＤＭＡＣ５からＭＳＣＩ６に供
給されるアクノリッジ信号ＡＣＫは、ＤＭＡＣ５のリセ
ット状態においては、マルチプレクサＭＰＸ１の選択動
作により、転送要求信号ＤＲＥＱ0端子を介して当該プ
ロセッサ１の外部より入力可能とされる。つまり、ＤＭ
ＡＣ５がリセット状態の場合、転送要求信号ＤＲＥＱ0
端子は基本的に不使用であるから、この端子を、上記Ｍ
ＳＣＩ６に対してプロセッサ１の外部から擬似的に供給
するための端子として積極的に利用することによって、
ＤＭＡＣ５がリセット状態であるのもかかわらず、ＭＳ
ＣＩ６へのアクノリッジ信号ＡＣＫの供給を可能として
いる。上記マルチプレクサＭＰＸ１は、特に制限されな
いが、他のマルチプレクサと同様に、２入力アンドゲー
ト２６，２８と、この２入力アンドゲート２６，２８の
後段に配置されることによって、それらのオア論理を得
る２入力オアゲート２７とによって構成されたものが適
用される。ナンドゲート２６，２８には、上記モジュー
ル動作制御回路４０のオアゲート２０の出力、及びそれ
がインバータ２４で反転されたものがそれぞれ伝達さ
れ、オアゲート２０の論理出力がハイレベルとなった場
合、アンドゲート２６が活性化されることによって転送
要求信号ＤＲＥＱ0端子が選択され、上記アクノリッジ
信号ＡＣＫが外部から擬似的に供給可能とされる。
給されるアクノリッジ信号ＡＣＫは、ＤＭＡＣ５のリセ
ット状態においては、マルチプレクサＭＰＸ１の選択動
作により、転送要求信号ＤＲＥＱ0端子を介して当該プ
ロセッサ１の外部より入力可能とされる。つまり、ＤＭ
ＡＣ５がリセット状態の場合、転送要求信号ＤＲＥＱ0
端子は基本的に不使用であるから、この端子を、上記Ｍ
ＳＣＩ６に対してプロセッサ１の外部から擬似的に供給
するための端子として積極的に利用することによって、
ＤＭＡＣ５がリセット状態であるのもかかわらず、ＭＳ
ＣＩ６へのアクノリッジ信号ＡＣＫの供給を可能として
いる。上記マルチプレクサＭＰＸ１は、特に制限されな
いが、他のマルチプレクサと同様に、２入力アンドゲー
ト２６，２８と、この２入力アンドゲート２６，２８の
後段に配置されることによって、それらのオア論理を得
る２入力オアゲート２７とによって構成されたものが適
用される。ナンドゲート２６，２８には、上記モジュー
ル動作制御回路４０のオアゲート２０の出力、及びそれ
がインバータ２４で反転されたものがそれぞれ伝達さ
れ、オアゲート２０の論理出力がハイレベルとなった場
合、アンドゲート２６が活性化されることによって転送
要求信号ＤＲＥＱ0端子が選択され、上記アクノリッジ
信号ＡＣＫが外部から擬似的に供給可能とされる。
【００３１】このように、上記モジュール動作制御回路
４０の制御下で、リクエスト信号ＲＥＱの外部出力、及
び外部からアクノリッジ信号ＡＣＫ供給が可能とされる
ことによって、ＭＳＣＩ６の単独動作テストが可能とさ
れるので、ＭＳＣＩ６を単体で論理デバッグしたときの
論理シミュレーションパターンをそのまま利用すること
ができ、専用のテストパターンを新たに形成する必要が
ないので、テスト時間の短縮が可能とされる。
４０の制御下で、リクエスト信号ＲＥＱの外部出力、及
び外部からアクノリッジ信号ＡＣＫ供給が可能とされる
ことによって、ＭＳＣＩ６の単独動作テストが可能とさ
れるので、ＭＳＣＩ６を単体で論理デバッグしたときの
論理シミュレーションパターンをそのまま利用すること
ができ、専用のテストパターンを新たに形成する必要が
ないので、テスト時間の短縮が可能とされる。
【００３２】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００３３】（１）上記のように、外部から与えられる
信号によって特定される機能モジュールのみを選択的に
動作可能状態とすることによって機能モジュールの単独
動作試験モードを形成するためのモジュール動作制御回
路４０を設けることによって、ＤＭＡＣ５や、ＭＳＣＩ
６を個別的に動作させて、それらの動作試験を行うこと
ができるので、各機能モジュールを単体で論理デバッグ
したときの論理シミュレーションパターンをそのまま利
用することができ、専用のテストパターンを新たに形成
する必要がないから、テストパターン作成の工数が低減
され、設計時間を短縮することができる。
信号によって特定される機能モジュールのみを選択的に
動作可能状態とすることによって機能モジュールの単独
動作試験モードを形成するためのモジュール動作制御回
路４０を設けることによって、ＤＭＡＣ５や、ＭＳＣＩ
６を個別的に動作させて、それらの動作試験を行うこと
ができるので、各機能モジュールを単体で論理デバッグ
したときの論理シミュレーションパターンをそのまま利
用することができ、専用のテストパターンを新たに形成
する必要がないから、テストパターン作成の工数が低減
され、設計時間を短縮することができる。
【００３４】（２）また、上記モジュール動作制御回路
４０によって制御されるマルチプレクサＭＰＸ１，ＭＰ
Ｘ２，ＭＰＸ３，ＭＰＸ４などの論理回路を設けること
により、本来機能モジュール間でのみやりとりされる制
御信号の外部入出力が可能とされ、機能モジュールの故
障検出効率を向上させることができる。
４０によって制御されるマルチプレクサＭＰＸ１，ＭＰ
Ｘ２，ＭＰＸ３，ＭＰＸ４などの論理回路を設けること
により、本来機能モジュール間でのみやりとりされる制
御信号の外部入出力が可能とされ、機能モジュールの故
障検出効率を向上させることができる。
【００３５】（３）また、動作テストの結果、機能モジ
ュールの故障が発見された場合において、他の機能モジ
ュールが例え一つでも正常動作することが上記単独テス
トで確認された場合には、この正常モジュールのみを搭
載する半導体集積回路として救済可能であり、それによ
り、半導体集積回路の歩留りを向上させることができ
る。
ュールの故障が発見された場合において、他の機能モジ
ュールが例え一つでも正常動作することが上記単独テス
トで確認された場合には、この正常モジュールのみを搭
載する半導体集積回路として救済可能であり、それによ
り、半導体集積回路の歩留りを向上させることができ
る。
【００３６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３７】例えば、図１では通信プロトコルプロセッ
サ１における主要機能ブロックが示され、その他の機能
ブロックについては省略されたが、当該他の機能ブロッ
クについても、同様に機能モジュールの単独動作試験モ
ードを形成することができる。その場合において、単独
動作の対象となるモジュールの数に応じて、外部から、
モジュール動作制御回路４０に与える制御信号のビット
数を決定すれば良く、また、それに対応してモジュール
動作制御回路４０の内部論理構成も適宜に変更可能であ
る。
サ１における主要機能ブロックが示され、その他の機能
ブロックについては省略されたが、当該他の機能ブロッ
クについても、同様に機能モジュールの単独動作試験モ
ードを形成することができる。その場合において、単独
動作の対象となるモジュールの数に応じて、外部から、
モジュール動作制御回路４０に与える制御信号のビット
数を決定すれば良く、また、それに対応してモジュール
動作制御回路４０の内部論理構成も適宜に変更可能であ
る。
【００３８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である通信プ
ロトコルプロセッサに適用した場合について説明した
が、本発明はそれに限定されず、シングルチップマイク
ロコンピュータなど各種マイクロコンピュータや、その
他の半導体集積回路に広く適用することができる。
なされた発明をその背景となった利用分野である通信プ
ロトコルプロセッサに適用した場合について説明した
が、本発明はそれに限定されず、シングルチップマイク
ロコンピュータなど各種マイクロコンピュータや、その
他の半導体集積回路に広く適用することができる。
【００３９】本発明は、少なくとも複数の機能モジュー
ルを含むことを条件に適用することができる。
ルを含むことを条件に適用することができる。
【００４０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４１】すなわち、モジュール動作制御手段を設け
ることにより、外部から与えられる信号によって特定さ
れる機能モジュールのみが選択的に動作可能状態とさ
れ、機能モジュールの単独動作試験モードが形成される
ので、半導体集積回路の異常検出率の向上、及びテスト
時間の短縮が可能とされる。
ることにより、外部から与えられる信号によって特定さ
れる機能モジュールのみが選択的に動作可能状態とさ
れ、機能モジュールの単独動作試験モードが形成される
ので、半導体集積回路の異常検出率の向上、及びテスト
時間の短縮が可能とされる。
【図１】本発明の一実施例である通信プロトコルプロセ
ッサの主要部の構成ブロック図である。
ッサの主要部の構成ブロック図である。
【図２】上記通信プロトコルプロセッサの全体的な構成
ブロック図である。
ブロック図である。
１ 通信プロトコルプロセッサ ２ ＣＰＵ ３ ＭＭＵ ４ バスコントローラ ５ ＤＭＡＣ ６ ＭＳＣＩ ７ ＡＳＣＩ ８ タイマ ９ リフレッシュコントローラ １０ 内部データバス １１ 内部アドレスバス １２ 内部データバス １３ データ入出力バッファ １４ アドレス入出力バッファ ４０ モジュール動作制御回路
Claims (6)
- 【請求項１】 複数の機能モジュールを含む半導体集積
回路において、外部から与えられる信号によって特定さ
れる機能モジュールのみを選択的に動作可能状態とする
ことによって機能モジュールの単独動作試験モードを形
成するためのモジュール動作制御手段を含むことを特徴
とする半導体集積回路。 - 【請求項２】 外部から与えられる信号によって特定さ
れる機能モジュールのみが選択的に動作可能状態とされ
るとき、それ以外の機能モジュールがリセット状態とさ
れる請求項１記載の半導体集積回路。 - 【請求項３】 通常動作時において機能モジュール間で
のみやりとりされる制御信号を外部に出力又は外部から
取込むための制御論理回路を含む請求項１又は２記載の
半導体集積回路。 - 【請求項４】 機能モジュールとしての中央処理装置、
及びそれの各種周辺回路とが一つの半導体基板に形成さ
れたマイクロコンピュータにおいて、外部から与えられ
る信号によって特定される機能モジュールのみを選択的
に動作可能状態とすることによって機能モジュールの単
独動作試験モードを形成するためのモジュール動作制御
手段を含むことを特徴とするマイクロコンピュータ。 - 【請求項５】 外部から与えられる信号によって特定さ
れる機能モジュールのみが選択的に動作可能状態とされ
るとき、それ以外の機能モジュールがリセット状態とさ
れる請求項４記載のマイクロコンピュータ。 - 【請求項６】 通常動作時において機能モジュール間で
のみやりとりされる制御信号を外部に出力又は外部から
取込むための制御論理回路を含む請求項４又は５記載の
マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207354A JPH0627203A (ja) | 1992-07-10 | 1992-07-10 | 半導体集積回路、及びマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207354A JPH0627203A (ja) | 1992-07-10 | 1992-07-10 | 半導体集積回路、及びマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0627203A true JPH0627203A (ja) | 1994-02-04 |
Family
ID=16538348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4207354A Withdrawn JPH0627203A (ja) | 1992-07-10 | 1992-07-10 | 半導体集積回路、及びマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0627203A (ja) |
-
1992
- 1992-07-10 JP JP4207354A patent/JPH0627203A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |