JPH06267701A

JPH06267701A - 電気抵抗器

Info

Publication number: JPH06267701A
Application number: JP5049234A
Authority: JP
Inventors: Takahiro Hayashi; 貴弘林
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1993-03-10
Filing date: 1993-03-10
Publication date: 1994-09-22

Abstract

(57)【要約】【目的】集積度を向上させることが可能な電気抵抗器
の提供を目的とする。【構成】基板１の表面に酸化膜を形成し、Ｓｂ又はＡ
ｓを拡散させ、バリッドレイヤー１５を形成する。この
基板１をエピタキシャル成長させ、エピタキシャル成長
層上に酸化膜を形成し、Ｎ型の不純物を拡散させコレク
タウォール１６を形成する。エピタキシャル成長させた
基板の一部にウェル２０を形成し、トランジスタ６０を
形成する。トランジスタ６０形成後、ウェル領域とそれ
以外の領域との間にリアクティブイオンエッチング（Ｒ
ＩＥ）によって抵抗溝を掘り、溝内部に酸化膜７１を形
成し、酸化膜７１の底部だけをエッチングによって除去
する。酸化膜除去後の抵抗溝に、ポリシリコン８０をプ
ラズマＣＶＤ法により溝中に充満するよう堆積させ、エ
ッチバックして電気抵抗器５を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気抵抗器に関し、特
に縮小化に関する。

【０００２】

【従来の技術】一般に、電気抵抗器は、ガラス、磁器等
の絶縁物の管の表面に金属、炭素被膜を付け構成されて
いる。このような電気抵抗器は、種々の電気回路におい
て保護あるいは制御の為の回路素子として用いられてい
る。

【０００３】ところで、電気抵抗器と組合されて用いら
れる電気回路の一つに半導体装置があり、スイッチン
グ、増幅及びメモリーデバイス等の用途に用いられてい
る。通常、半導体装置に電気抵抗器を組合せて用いる場
合は、半導体装置と同一基板上に抵抗を組込んでいる。
これは、回路組み立ての際の便宜と電気回路の小型化の
ために、所定の半導体装置と所定の値の電気抵抗器を予
め組合せておくものである。

【０００４】図８Ａに半導体装置と同一基板上に抵抗を
組込んだ場合の一例を示す。半導体基板１０には、トラ
ンジスタＴｒ５０が形成されて、抵抗Ｒ１が基板１０上
にパターンとして形成されている。図８Ａに示した半導
体基板１０の断面構造図を図８Ｂに掲げる。半導体基板
１０内にはトランジスタＴｒ５０が形成され、基板１０
上には抵抗Ｒ１がポリシリコン膜によってパターンとし
て設けられている。

【０００５】この抵抗Ｒ１の抵抗値を調整するには、ポ
リシリコン膜の不純物濃度、抵抗Ｒ１のパターンの長さ
Ｌ、幅Ｗ及び厚みＨを調整していた（図８Ａ、図８
Ｂ）。すなわち、例えば抵抗Ｒ１の抵抗値を高くする場
合には、パターンの厚みＨを薄く、幅Ｗを狭し、長さＬ
を長くする。したがって、上記要素を相互に調節するこ
とで所望の抵抗値を得ることが可能となるので、半導体
装置と同一基板上に電気抵抗器を組込む場合等に便利で
ある。

【０００６】

【発明が解決しようとする課題】しかし、従来の電気抵
抗器には、次のような問題があった。上記で説明したよ
うに、高い抵抗値を得ようとする場合は、図８Ｂに示す
抵抗Ｒ１のパターンを厚みＨを薄く、幅Ｗを狭く、図８
Ａに示す長さを長くする等の調節を行なう必要がある。
すなわち、高い抵抗値を得るためには、図８Ａに示す半
導体基板１０上の抵抗パターンを長くしなければなら
ず、基板１０上での実装面積が大きくなってしまうとい
う問題があった。

【０００７】また、抵抗Ｒ１の抵抗値を変更しようとす
る場合は、基板１０上での抵抗Ｒ１のパターンをその都
度変更しなければならず手間がかかる。特に、半導体装
置と同一基板上に電気抵抗器を組込む場合は、半導体装
置が全く同じであるにも拘らず、抵抗値を調整するため
だけにパターン（マスク）を変えなければならないの
で、手間がかかる。

【０００８】そこで、本発明は、集積度を向上させるこ
とが可能な電気抵抗器の提供を目的とする。

【０００９】

【課題を解決するための手段】請求項１の電気抵抗器
は、基板表面に対し垂直方向に形成され、底面以外の内
部に絶縁膜が設けられた抵抗溝、電気抵抗を有し抵抗溝
内に設けられた抵抗体、抵抗体の表面と底面に設けられ
た接続端子、を備えたことを特徴としている。

【００１０】請求項２の電気抵抗器を有する半導体装置
は、基板に形成された素子形成領域、素子形成領域の片
側に隣接して設けられた電極取り出し領域、素子形成領
域下方に電極取り出し領域の一端と接続するよう形成さ
れた埋め込み領域、埋め込み領域の他端と請求項１の電
気抵抗器の底面に設けられた接続端子を接続するように
したこと、を特徴としている。

【００１１】

【作用】請求項１の電気抵抗器においては、抵抗溝は基
板表面に対し垂直方向に形成され、底面以外の内部に絶
縁膜が設けられている。また、電気抵抗を有する抵抗体
が抵抗溝内に設けられ、接続端子は抵抗体の表面と底面
に設けられている。

【００１２】したがって、抵抗値の変更を行なう場合、
基板表面に対し垂直方向に設けられた抵抗溝及び抵抗体
を調節することにより抵抗値の変更を行なうことが出来
る。請求項２の電気抵抗器を有する半導体装置において
は、素子形成領域は基板に形成され、電極取り出し領域
は素子形成領域の片側に隣接して設けられている。ま
た、埋め込み領域は、素子形成領域下方に電極取り出し
領域の一端と接続するよう形成され、埋め込み領域の他
端と請求項１の電気抵抗器の底面に設けられた接続端子
を接続する。

【００１３】したがって、電気抵抗器の抵抗値の変更は
基板内に設けられた電気抵抗器を調節することによって
可能となる。

【００１４】

【実施例】本発明に係る一実施例を示す断面図を図１に
掲げる。図１Ａは、本発明に係る電気抵抗器を有する半
導体装置をＣＭＯＳに適用した場合の図である。ここで
用いられている電気抵抗器５の構造は、図８に示したよ
うな平面的なものではなく、溝状で、周囲が絶縁膜７１
に覆われており、絶縁膜７１間に抵抗体８０が充填され
ている。また、電気抵抗器５の両端の端子を取り出す為
に、底面に絶縁膜７１は設けられておらず、抵抗体８０
が露出している。

【００１５】この電気抵抗器５を適用したＣＭＯＳの構
造を図１Ａに基づき説明する。Ｐ基板１内には、埋め込
み層であるバリッドレイヤー１５が形成されており、バ
リッドレイヤー１５上に形成されたＰウェル２０内には
トランジスタ６０が形成されている。前述の電気抵抗器
５は、トランジスタ６０のコレクタ側に形成されてお
り、底面での端子取り出しの為にバリッドレイヤー１５
と接続している。さらに、このバリッドレイヤー１５
は、電極取り出し領域であるコレクタウォール１６の底
面と接続し、電気抵抗器５の底面からの端子をトランジ
スタ６０のコレクタ側で取り出す役割を果している。

【００１６】また、この電気抵抗器５は溝状であり、絶
縁もされているので、抵抗器としての役割だけでなく、
隣接するトランジスタ６１との素子分離も同時に行な
う。なお、電気抵抗器５の底面部からの端子取り出しの
為に設けられているバリッドレイヤー１５によって、後
述するラッチアップの防止をも図ることが可能である。
図１Ａに示すＣＭＯＳの製造方法を以下に説明する。ま
ず、Ｐ型シリコン基板１の表面に熱酸化によって酸化膜
を形成し、この酸化膜マスクに用いてＳｂ又はＡｓを拡
散して、バリッドレイヤー１５を形成する（図３Ａ）。
次にバリッドレイヤー１５を形成した基板１上にＮ型の
シリコン層をエピタキシャル成長させる（図３Ｂ）。こ
のエピタキシャル成長工程は高温で行なわれるため、工
程中にバリッドレイヤー１５はエピタキシャル成長層１
７内にも拡散して広がる。

【００１７】次に、エピタキシャル成長層１７上に熱酸
化によって酸化膜１８を形成し、所定の箇所に穴を開け
てＮ型の不純物を拡散させる。すると、このＮ型の不純
物は、コレクタウォール１６となり、バリッドレイヤー
１５と接続する（図３Ｃ）。エピタキシャル成長層１７
上の酸化膜１８にリソグラフィ工程によってウェル形成
領域だけに穴を開けたレジストパターンを形成する。こ
こで、レジスト３０をマスクにして、エッチングにより
酸化膜１８を除去し、ホウ素（Ｂ）をイオン注入する
（図４Ａ）。

【００１８】レジスト３０及び酸化膜１８をエッチング
によって除去した後、イオン注入したホウ素（Ｂ）を熱
拡散によって拡散させてＰウェル２０を形成する（図４
Ｂ）。

【００１９】Ｐウェル２０形成後の基板１全面に希釈酸
化によって薄い酸化膜（ゲート酸化膜）２５を形成する
（図４Ｃ）。ゲート酸化膜２５上にＣＶＤ法によってポ
リシリコン膜を成長させ、エッチングによってゲート膜
５０を形成する。レジストでＰウェル領域及びそれ以外
の領域を交互に覆い、Ｐウェル領域にはヒ素（Ａｓ）
を、Ｐウェル領域以外にはホウ素（Ｂ）をイオン注入に
よって打込み熱拡散によって、Ｎ⁺領域、Ｐ⁺領域を形成
する（図１Ａ、図４Ｄ）。

【００２０】このようにして、トランジスタ素子の形が
形成された後、今度はゲート膜上に厚層間膜であるＢＰ
ＳＧ(Boro-Phospho-Silicate Glass)をＣＶＤ法によっ
て積層しエッチングによって形成する（図５Ａ）。

【００２１】図５Ａに示すトランジスタのＰウェル領域
２０とそれ以外の領域との間の領域（電気抵抗器を設け
る領域）に対し、レジストによってマスキングを施し、
基板１に達するまでリアクティブイオンエッチング（Ｒ
ＩＥ）を行ない図５Ａに示す幅Ｗ２の抵抗溝７０を掘
る。

【００２２】このリアクティブイオンエッチング（ＲＩ
Ｅ）では、他のエッチング方法と異なり異方性と選択性
を有するエッチングが可能となる。このリアクティブイ
オンエッチングは、被加工物をエッチングする際に反応
性ガスを用い、さらに反応性ガスを活性化する方法とし
てイオンを用いる。

【００２３】リアクティブイオンエッチング（ＲＩＥ）
の概念を示す図を図６Ａに掲げ説明する。ＲＦプラズマ
６０から被加工物（エピタキシャル成長させたｎ型基
板）である基板１に対して正イオンが加速され打込まれ
ると、その衝撃で表面に非常に反応し易い欠陥層４５が
作られる。欠陥層４５は周囲との結合が弱く、反応性イ
オンと非常によく反応し、基板１に対して垂直方向への
エッチングが進む。したがって、垂直方向へのエッチン
グが可能となり図５Ａに示すような抵抗溝７０を形成す
ることが可能となる。なお、リアクティブイオンエッチ
ングのエッチング速度は通常の化学エッチングに比べて
非常に速い。

【００２４】このようにして形成した抵抗溝７０の内部
に酸化膜７１を形成し、抵抗溝７０の底面部の酸化膜７
１だけをエッチングによって除去する（図５Ｂ）。酸化
膜７１除去後の抵抗溝７０に対し、抵抗体であるポリシ
リコン８０をプラズマＣＶＤ法によって抵抗溝７０内に
充満するよう堆積させる。この堆積の際に、ポリシリコ
ン８０は基板表面にも広がるので、隣接する素子形成領
域に接触しないようにエッチバックする。ポリシリコン
８０をエッチバックした後の状態を図５Ｃに示す。こう
して、図１Ａに示すような電気抵抗器を有する半導体装
置が形成される。

【００２５】以上の方法で形成された電気抵抗器の抵抗
値の変更を行なう場合は、図５Ａに示す抵抗溝７０の幅
Ｗ２（図５Ａ参照）及び抵抗体の比抵抗を調節すること
により行なうことができ、基板上での実装面積が小さく
なる。したがって、製造工程において抵抗値変更のため
だけに、従来行なわれていたマスクパターンを変える必
要がなく手間がかからない。また、図１Ａに示すよう
に、電気抵抗器５及びコレクタウォール１６によって燐
接するトランジスタとの素子分離が確実に行なわれる。

【００２６】また、図１Ａのように、電気抵抗器５を設
けない半導体装置と他の半導体装置との素子分離を行な
う場合には、次のようにする。上記と同様の方法（リア
クティブイオンエッチング）で形成した溝の全面に酸化
膜７１を形成した後で絶縁物を充填し、さらにエッチバ
ックを行ない、素子分離溝４の形成を行なうさらに、本
実施例にかかる電気抵抗器５を図１Ａに示すＣＭＯＳに
適用した場合は、電気抵抗器５の端子取り出しの為に設
けられたバリッドレイヤー１５により、基板１の抵抗が
低下する。したがって、ＣＭＯＳ特有の問題であったラ
ッチアップの防止を図る事が可能となる。ここで、ラッ
チアップとは、ＣＭＯＳにおいて基板抵抗が高いことに
よってノイズが発生し、このノイズがきっかけとなりＶ
ＤＤ（電源ライン）とＶＳＳ（アース）間の基板内の寄
生トランジスタがｏｎ状態となり、ＶＤＤとＶＳＳが導
通状態になってしまい、結果的に過大な電流が流れる事
をいう（図７参照）。このラッチアップによって回路が
正常な働きをしなくなったり、回路が破壊されてしまう
場合もある。

【００２７】本実施例の基板１内に形成されている抵抗
及び寄生トランジスタの接続状態を示す回路図を図７に
示す。本実施例のように、基板１内にバリッドレイヤー
１５を設けると、基板１内に抵抗Ｒ１０及びＲ２０が新
たに接続されたと同じことになる。したがって、基板抵
抗が低下し、寄生トランジスタがｏｎ状態にならず、ラ
ッチアップを防止することが可能となる。

【００２８】ところで、図１Ｂに示すように、抵抗体８
０の底面を絶縁膜７１で形成することによってトランジ
スタ６１とトランジスタ６２を分離する素子分離帯４と
することが出来る。このことから、素子分離帯４と電気
抵抗器５は製造工程において、同時に形成することが可
能である。したがって、プロセスの簡素化を図ることが
出来る。

【００２９】なお、実施例においては、ＣＭＯＳに本発
明に係る電気抵抗を適用する場合について説明したが、
図２に示すように他の型のトランジスタに適用してもよ
い。また、本実施例においては、抵抗体としてポリシリ
コンを用いたが、他の材質のもの、例えば、Ｓｉｐｏｓ
(Semi-insulating-poluycrystalline silicon)を用いて
もよい。

【００３０】

【発明の効果】請求項１の電気抵抗器においては、抵抗
溝は基板表面に対し垂直方向に形成され、底面以外の内
部に絶縁膜が設けられている。また、電気抵抗を有する
抵抗体が抵抗溝内に設けられ、接続端子は抵抗体の表面
と底面に設けられている。

【００３１】すなわち、抵抗値の調整は、基板表面に垂
直に設けられた抵抗溝及び抵抗体を調節することにより
行なうことが出来る。

【００３２】したがって、基板表面において抵抗値を調
節する必要がなく、基板上での実装面積が小さくなる。

【００３３】請求項２の電気抵抗器を有する半導体装置
においては、素子形成領域は基板に形成され、電極取り
出し領域は素子形成領域の片側に隣接して設けられてい
る。また、埋め込み領域が、素子形成領域下方に電極取
り出し領域の一端と接続するよう形成され、埋め込み領
域の他端と請求項１の電気抵抗器の底面に設けられた接
続端子を接続するようにした。

【００３４】すなわち、基板内に設けられた電気抵抗器
を調節することによって電気抵抗器の抵抗値の変更を行
なうことが可能となる。

【００３５】したがって、製造工程において抵抗値変更
のためだけにマスクパターンを変える必要がなく手間が
かからない。

【図面の簡単な説明】

【図１】本発明の一実施例における電気抵抗器を有する
半導体装置を示す図である。

【図２】図１に示す電気抵抗器を他の半導体装置に適用
した場合の図である。

【図３】図１Ａに示す電気抵抗器を有する半導体装置の
製造方法を示す図である。

【図４】図１Ａに示す電気抵抗器を有する半導体装置の
製造方法を示す図である。

【図５】図１Ａに示す電気抵抗器を有する半導体装置の
製造方法を示す図である。

【図６】リアクティブイオンエッチングの概念図及び基
板内の抵抗及び寄生トランジスタの接続状態を示す回路
図である。

【図７】本実施例の基板内に形成されている抵抗及び寄
生トランジスタの接続状態を示す回路図である。

【図８】従来の電気抵抗器を有する半導体装置の実装状
態及び実装面積を示す図である。

【符号の説明】

１・・・・・基板４・・・・・素子分離溝５・・・・・電気抵抗器１５・・・・・バリッドレイヤー１６・・・・・コレクタウォール

Claims

【特許請求の範囲】

【請求項１】基板表面に対し垂直方向に形成され、底面
以外の内部に絶縁膜が設けられた抵抗溝、電気抵抗を有し抵抗溝内に設けられた抵抗体、抵抗体の表面と底面に設けられた接続端子、を備えたことを特徴とする電気抵抗器。
【請求項２】基板に形成された素子形成領域、素子形成領域の片側に隣接して設けられた電極取り出し
領域、素子形成領域下方に電極取り出し領域の一端と接続する
よう形成された埋め込み領域、埋め込み領域の他端と請求項１の電気抵抗器の底面に設
けられた接続端子を接続するようにしたこと、を特徴とする電気抵抗器を有する半導体装置。