JPH06266610A - 処理の中断が可能な排他制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 処理ユニットでの実効的な性能を向上させる
とともに、処理ユニットで実行させる処理の記述（プロ
グラム）の生産性を向上させる排他制御方式を提供する
こと。 【構成】 キャッシュメモリの各エントリは、アドレス
情報部２１１、ブロックデータ部２１２、各処理ユニッ
トのタスク識別バスの信号線と同一のビット数からな
り、アクセスを行ったタスクに対応するビットに値
「１」を設定するタスク識別情報部２１３、処理ユニッ
トで実行が終了（確定指示を出力）していないタスクが
アクセスしたことを示す中間状態情報部２１４、バリッ
ド部２１５、モディファイ部２１６、アドレスを比較す
る比較器２１７、タスク識別情報を比較する比較器２１
８、比較器２１７から一致信号が出力し、かつバリッド
部の内容が「１（有効）」である場合に信号線２１Ｂに
「オン」信号を出力するアンドゲート２１９から構成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、処理ユニットのプロセ
ッサで実行する処理（タスク）を分割して実行する方法
において、各処理（タスク）が並列にアクセスするデー
タの無矛盾性保証制御を行うための排他制御方式に関す
るものである。

【０００２】

【従来の技術】処理ユニットで複数の処理（以下、処理
の単位をタスクという）を交互に実行するマルチタスク
方式において、各タスクが共通にアクセスする共通デー
タの読みだしおよび書き換えを行う場合、他のタスクと
の間に矛盾が発生することがある。例えば、タスクＡと
タスクＢがメインメモリのアドレスＸに格納している値
「ｘ」にそれぞれ１０、１００を加算する場合を考え
る。本来、タスクＡおよびタスクＢの処理が矛盾なく行
われるとアドレスＸの値は「ｘ＋１１０」となる。しか
し、タスクＡがアドレスＸの値「ｘ」を読みだしてから
アドレスＸに値「ｘ＋１０」を書き込む前に、処理ユニ
ットで実行されるタスクがタスクＢに切り替わると、タ
スクＢがアドレスＸの値「ｘ」を読みだし、タスクＢは
アドレスＸを「ｘ＋１００」に書き換え、タスクＡが再
開されるとアドレスＸを「ｘ＋１０」に書き換える。こ
のような矛盾が生じないように、従来は、共通データに
アクセスする前に共通データへのアクセス権の獲得を行
い、共通データへのアクセス終了後にアクセス権を解放
するようにしている。この場合、アクセス権は共通デー
タ毎に設けられ、かつ、同時に１つのタスクにのみアク
セス権が与えられるように制御されている。

【０００３】以上述べたように、マルチタスクにおける
排他制御においては、共通データにアクセスする前にア
クセス権を獲得し、他のタスクからの共通データへのア
クセスを抑止し、アクセス終了後にアクセス権を解放す
る排他制御、または共通データにアクセスしている間は
処理ユニットで実行中のタスクの切り替えを抑止する制
御が必要である。一般に、排他制御では、対象となるデ
ータを以下の３つの状態で管理している。 リードロック状態：１つ以上のタスクによって読みだし
中であり、他タスクからの書き換えアクセスを抑止する
必要がある状態。 ライトロック状態：１つのタスクによって書き換え中で
あり、他タスクからの読みだしアクセスおよび書き換え
アクセスを抑止する必要がある状態。 アンロック状態 ：何れのタスクからも全てのアクセス
が可能である状態。

【０００４】

【発明が解決しようとする課題】上記の方式では、タス
クが並列にアクセスする共通データについてアクセス権
の確保を行う必要があるため、以下の欠点が生じる。 （１）各タスクが並列にアクセスする全ての共通データ
へのアクセスの前後にアクセス権の確保／解放を行う処
理を予め組み込む必要があるため複雑になる。 （２）本来、矛盾が発生する確率が少ないにもかかわら
ず、共通データへのアクセスの前後にアクセス権の確保
／解放を行う処理を行う処理が必要となるため、処理ユ
ニットの実効的な処理能力が低下する。 （３）新規に追加した処理によって、従来は並列にアク
セスされなかったデータが複数のタスク間で並列にアク
セスされる共通データになった場合、既存のタスクに当
該データに対するアクセス権の確保／解放を行う処理を
追加する必要がある。

【０００５】従来は、上記問題を解決するために、並列
にアクセスしないデータと共通データとを厳密に分けず
に、アクセス権の確保／解放を複数の共通データに対し
て一括して行うことによって、アクセス権の確保／解放
回数を減らす手法が採られていた。しかし、複数の共通
データに対して一括してアクセス権の確保／解放を行う
と、共通データのうちアクセス要求のないデータに対し
てまで不要な排他制御を行うことになり、アクセス権の
確保期間が必要以上に長くなるため、複数のタスクで並
列化が可能な処理の実行が阻害される確率が大きくなる
欠点が生じる。

【０００６】また、タスクの切り替えを抑止する制御で
は、共通データへのアクセスを頻繁に行うタスクの実行
が優先される（タスクによっては、開始から終了まで切
り替えが行われなくなる）こととなり、タスクを分割す
ることによって、限られた処理ユニット数でタスクの割
り当てを行い、「より優先度の高いタスクに処理ユニッ
トを使用させる」という自由度が失われるとともに、タ
スクを相互に切り替えて分割処理することで、処理時間
の均一化を図るためのマルチタスク方式の制御が複雑に
なってしまう欠点が生じる。

【０００７】さらに、本発明の発明者が先に出願した特
願平４−２８７２４５号「マルチプロセッサシステムに
おける排他制御方式」は、複数の処理ユニット間で必要
となる排他制御に関して、上記（１）ないし（３）の欠
点を解消するものであるが、各処理ユニットでの処理
（タスク）の中断は許されず、タスク間での排他制御を
可能とするものではない。本発明の目的は、上記の全て
の欠点を解消した排他制御方式を提供することにある。

【０００８】

【課題を解決するための手段】本発明は、上記欠点を解
消するために、タスクが最初にアクセスしてから処理が
終了するまでにアクセスするデータを含むブロックを処
理ユニット内のキャッシュメモリで中間状態として管理
するとともに、当該ブロックに対するアクセス元のタス
クの識別情報を管理し、他のタスクが中間状態としたブ
ロックに対する抑止が必要なアクセスが発生した場合、
実行中のタスクまたは当該ブロックをロックしたタスク
を中断または無効化（中止）することによって排他制御
を行うものである。

【０００９】

【作用】本発明は、上記の手段を設けたことによって、
タスクが分割して実行される場合、各タスクが並列にア
クセスする共通データのアクセス権の確保／解放の処理
を行うための処理量の増加による処理ユニットでの実効
的な処理性能の低下が生じることなく、また、新たにタ
スクを追加することによって共通データとなったデータ
に対する排他制御を行うために従来の処理を変更するこ
ともなく、タスクの切り替えを抑止する制御も不要にな
る。

【００１０】

【実施例】図１は本発明の実施例を説明するための情報
処理装置の構成図である。図１において、１ないし３は
処理ユニット、４はシステムバス、５はメインメモリ、
６はバスマスタコントローラ、１０、２０および３０は
プロセッサ、１１、２１および３１はキャッシュメモ
リ、４１はアドレスバス、４２はデータバス、４３はリ
ード／ライトバス、４４はアクセス種別バス、４５は転
送応答バス、４６は矛盾応答バス、１００、２００およ
び３００はプロセッサバス、１００１、２００１および
３００１はタスク識別情報バスである。

【００１１】タスク識別情報バス１００１、２００１お
よび３００１は複数の信号線からなり、各信号線には、
処理ユニットで並列して実行するタスクが重複しないよ
うに予め割り当てられており、処理ユニットで実行中の
タスクはキャッシュメモリにアクセスする際に割り当て
られている信号線のみに値「１」を出力し、他の信号線
には値「０」を出力するものである。

【００１２】メインメモリ５は同じ大きさに分割され、
キャッシュメモリ１１、２１および３１との間ではブロ
ック単位にメモリ内容の転送を行う。キャッシュメモリ
１１、２１および３１は、図２に示すように複数のエン
トリ＃１、エントリ＃２、・・・、エントリ＃ｅから構
成されている。図２にはエントリ＃１の内部構成だけを
詳細に示してあるが、他のエントリ＃２、・・・、＃ｅ
も全て同一の構成を有している。エントリ＃１、・・
・、エントリ＃ｅ（内部の詳細な構成は省略）は、ブロ
ックのアドレスを格納するアドレス情報部２１１、・・
・、２ｅ１（図示せず）、ブロックを格納するブロック
データ部２１２、・・・、２ｅ２（図示せず）、各処理
ユニットのタスク識別バス１００１、２００１、３００
１の信号線と同一のビット数からなり、アクセスを行っ
たタスクが値「１」を出力した信号線に対応するビット
に値「１」を設定するタスク識別情報部２１３、・・
・、２ｅ３（図示せず）、処理ユニットで実行が終了
（確定指示を出力）していないタスクがアクセスしたこ
とを示す中間状態（値「１」）を格納する中間状態情報
部２１４、・・・、２ｅ４（図示せず）、エントリに格
納されている内容が有効（値「１」）であるか無効（値
「０」）であるかを示すバリッド部２１５、・・・、２
ｅ５（図示せず）、メインメモリ５の内容は書き換えず
にキャッシュメモリのブロックデータ部の内容のみを書
き換えたことを示す（値「１」）モディファイ部２１
６、・・・、２ｅ６（図示せず）、各アドレス情報部の
内容と信号線２Ａの内容とを比較する比較器２１７、・
・・、２ｅ７（図示せず）、各タスク識別情報部の内容
と信号線２Ｂの内容を比較する比較器２１８、・・・、
２ｅ８（図示せず）、比較器２１７、・・・、２ｅ７
（図示せず）から一致信号が出力し、かつバリッド部の
内容が「１（有効）」である場合に信号線２１Ｂ、・・
・、２ｅＢ（図示せず）に「オン」信号を出力するアン
ドゲート２１９、・・・、２ｅ９（図示せず）から構成
される。なお、タスク識別情報部、中間状態情報部、バ
リッド部、モディファイ部はブロックの状態を表してお
り、これらをもとめてブロック状態情報部という。

【００１３】確定指示信号２Ｅから確定が指示される
と、アンドゲート２１Ｅ、・・・、２ｅＥ（図示せず）
はタスク識別情報部の内容と確定指示を行ったタスクの
タスク識別情報との比較結果およびモディファイ部の内
容を入力し、そのアンド出力により中間状態部の値を
「０」とする。無効化指示信号２Ｄを介して無効化が指
示されると、アンドゲート２１Ｄ、・・・、２ｅＤ（図
示せず）はタスク識別情報部の内容と無効化を行ったタ
スクのタスク識別情報との比較結果信号、中間状態部の
内容およびモディファイ部の内容を入力し、そのアンド
出力によりバリッド部を「０（無効）」とする。

【００１４】ここで、メインメモリ５のアドレスａで指
定されるデータを含むブロックをＢａとし、プロセッサ
１０がブロックＢａをアクセスする場合の本発明の実施
例の動作を図３ないし図５を用いて説明する。図３ない
し図５は、自プロセッサからアクセスされた場合のキャ
ッシュメモリでの処理を、プロセッサ１０からアクセス
された場合のキャッシュメモリ１１の処理を例にして説
明するフローチャートであり、この処理の各部分は論理
回路を用いることによって同時並列的に実行することが
できる。

【００１５】図３において、プロセッサ１０が、プロセ
ッサバス１００を介して、アドレスａで指定されるデー
タの読みだしまたは書き換えを要求する場合（ステップ
５１）、タスク識別情報バス１００１にはプロセッサ１
０で実行中のタスクに予め割り当てられたタスク識別情
報を出力する。処理ユニット１のキャッシュメモリ１１
は、プロセッサ１０が出力したアドレス情報ａを信号線
２Ａに、タスク識別情報を信号線２Ｂに入力し（ステッ
プ５２）、ステップ５３において、キャッシュメモリ１
１にプロセッサ１０が出力したアドレス情報ａで指定さ
れるデータを含むブロックＢａが存在（信号線２１Ｂ、
・・・、２ｅＢ（図示せず）の出力が「オン」となるエ
ントリが存在）するか否かを判定する。キャッシュメモ
リ１１にブロックＢａが存在しないときには下記（イ）
の処理を、キャッシュメモリ１１にブロックＢａが存在
するときには下記（ロ）の処理を行う。

【００１６】（イ）キャッシュメモリ１１にブロックＢ
ａが存在しない(信号線２１Ｂ、・・・、２ｅＢ(図示せ
ず)の出力が「オン」となるエントリが存在しない)場
合：キャッシュメモリ１１はブロックＢａを格納するエ
ントリを以下の方法で確保する。キャッシュメモリ１１
はバリッド部が「０（無効）」または中間状態部２１
４、・・・、２ｅ４（図示せず）が「０（確定状態）」
であるエントリから予め定められた手続き（例えば、最
近最も使用されなかったものを選択するＬＲＵアルゴリ
ズムなど）によってエントリ（このエントリをエントリ
Ｅと記述し、エントリＥはアドレス情報部２ｘ１、ブロ
ックデータ部２ｘ２、タスク識別情報部２ｘ３、中間状
態情報部２ｘ４、バリッド部２ｘ５、モディファイ部２
ｘ６、・・・で構成されているとする）を選択する（ス
テップ５４）。

【００１７】つぎのステップ５５で、エントリＥのバリ
ッド部２ｘ５が「１（有効）」かつモディファイ部２ｘ
６が「１（ブロックデータ部のＢａとメインメモリのＢ
ａが不一致）」であるか否かをチェックする。チェック
の結果、ＹＥＳ、すなわちエントリＥのバリッド部２ｘ
５が「１（有効）」かつモディファイ部２ｘ６が「１
（ブロックデータ部のＢａとメインメモリのＢａが不一
致）」であれば、キャッシュメモリ１１は信号線１０１
を介してシステムバス４の使用要求をバスマスタコント
ローラ６に知らせる。バスマスタコントローラ６は、予
め定められた手続きにしたがって１つのキャッシュメモ
リにのみシステムバス４の使用許可を与える。信号線１
０２を介してシステムバス４の使用許可がキャッシュメ
モリ１１に与えられたとき、アドレスバス４１上にアド
レス情報部２ｘ１に格納されているアドレスを出力し、
リード／ライトバス４３に書き換え指示を出力し、デー
タバス４２にブロックデータ部２ｘ２に格納されている
ブロックを出力する。メインメモリ５はアドレスバス４
１に出力されているアドレスで指定されるブロックの内
容をデータバス４２に出力されている内容に書き換える
（以上ステップ５６）。

【００１８】ステップ５５のチェックの結果、ＮＯ、す
なわちエントリＥのバリッド部２ｘ５が「１（有効）」
かつモディファイ部２ｘ６が「１（ブロックデータ部の
ＢａとメインメモリのＢａが不一致）」でなかった場
合、または、上記ステップ５６の処理を終了した場合
に、キャッシュメモリ１１はブロックＢａをエントリＥ
に以下の方法で格納する。キャッシュメモリ１１は信号
線１０１を介してシステムバス４の使用要求をバスマス
タコントローラ６に知らせる。バスマスタコントローラ
６は、予め定められた手続きにしたがって１つのキャッ
シュメモリにのみシステムバス４の使用許可を与える。
信号線１０２を介してシステムバス４の使用許可がキャ
ッシュメモリ１１に与えられたとき、アドレスバス４１
上にアドレスａを出力し、リード／ライトバス４３に読
み出し指示を出力し、アクセス種別バス４４にプロセッ
サ１０が出力したアクセス種別（読みだしまたは書き換
え）を出力する（ステップ５７）。

【００１９】このときの他のプロセッサのキャッシュメ
モリ２１および３１の動作は図７に示されている。図７
は他の処理ユニットがシステムバス４に出力したアクセ
スをチェックする処理を説明するための図であり、この
処理の各部分は論理回路を用いることによって同時並列
的に実行することができる。処理ユニットが１台の場合
にはこの処理は不要である。図７において、キャッシュ
メモリ２１および３１は、アドレスバス４１に出力され
ているアドレスａを入力し（ステップ８２）、アドレス
ａのデータを含むブロックＢａが内部に格納されている
エントリ（このエントリをｅとし、エントリｅはアドレ
ス情報部２ｙ１、ブロックデータ部２ｙ２、タスク識別
情報部２ｙ３、中間状態情報部２ｙ４、バリッド部２ｙ
５、モディファイ部２ｙ６、・・・で構成されていると
する）が存在し、かつエントリｅのバリッド部２ｙ５が
「１」か否かのチェックを行う（ステップ８３）。

【００２０】ステップ８３におけるチェックの結果、Ｎ
Ｏであれば下記（イ−ａ）の処理を行い、ＹＥＳであれ
ばステップ８４において、エントリｅが中間状態情報部
２ｙ４の値が「１（中間状態）」であるか否かチェック
し、その結果、ＹＥＳであれば下記（イ−ｂ）に、ＮＯ
であれば下記（イ−ｃ）の処理を行う。

【００２１】（イ−ａ）キャッシュメモリ２１および３
１が有効なブロックＢａを内部に格納していない場合：
キャッシュメモリ２１、３１はなにもせずに終了する。
メインメモリ５はブロックＢａをデータバス４２に出力
し、転送応答バス４５を介してキャッシュメモリ１１に
応答を出力したことを通知する（図示せず）。

【００２２】（イーｂ）キャッシュメモリ２１または３
１がブロックＢａを格納するエントリｅが存在し、かつ
ブロックＢａを格納するエントリの中間状態情報部２ｙ
４が「１（中間状態）」の場合：ブロックＢａを格納す
るエントリのモディファイ部２ｙ６が「１（ブロックデ
ータ部のＢａとメインメモリのＢａが不一致）」（ステ
ップ８５）またはキャッシュメモリ１１がアドレス種別
バス４４に書き換えを出力していれば（ステップ８
６）、キャッシュメモリ１１に矛盾応答バス４６を介し
て矛盾が発生したことを通知する（ステップ８７）。

【００２３】このとき、キャッシュメモリ１１は、処理
ユニット２または３のキャッシュメモリから矛盾応答バ
ス４６を介して矛盾が発生した旨の通知を受ける（図４
のステップ５８）と下記（ハ）に示す矛盾解消処理（ス
テップ６４）を行う。メインメモリ５はキャッシュメモ
リ２１または３１が矛盾応答バス４６に矛盾が発生した
旨の信号を出力しなければブロックＢａをデータバス４
２に出力し、転送応答バス４５を介してキャッシュメモ
リ１１に応答を出力したことを通知する（図示せず）。

【００２４】（イ−ｃ）キャッシュメモリ２１または３
１がブロックＢａを格納するエントリｅが存在し、かつ
ブロックＢａを格納するエントリの中間状態部が「０
（確定状態）」の場合：ブロックＢａを格納するエント
リのモディファイ部２ｙ６が「１（ブロックデータ部の
ＢａとメインメモリのＢａが不一致）」であるか否かを
チェックする（図７のステップ８８）。ステップ８８で
のチェックの結果、ＹＥＳであればステップ８９に進
み、ＮＯであればステップ９１に進む。ＹＥＳの場合
は、ブロックＢａの最新の内容はキャッシュメモリ２１
または３１に存在する（以下キャッシュメモリ２１に存
在したと仮定して説明する）ので、キャッシュメモリ２
１はブロックＢａをデータバス４２に出力し、転送応答
バス４５を介してキャッシュメモリ１１に応答を出力し
たことを通知し（ステップ８９）、モディファイ部を
「０（ブロックデータ部のＢａとメインメモリのＢａが
一致）」とする（ステップ９０）。このとき、メインメ
モリ５はデータバス４２にキャッシュメモリ２１が出力
したブロックＢａをキャッシュメモリ１１とともに受信
してメインメモリ５に格納されている内容を最新の内容
に更新する（図示せず）。

【００２５】ステップ８９およびステップ９０の処理が
終了するか、またはステップ８８のチェックの結果、Ｎ
Ｏ、すなわちブロックＢａを格納するエントリのモディ
ファイ部が「０（ブロックデータ部のＢａとメインメモ
リのＢａが一致）であれば、以下の処理を行う。キャッ
シュメモリ１１がアクセス種別バス４４に「書き換え」
を出力していれば（ステップ９１）、ブロックＢａを格
納するエントリのバリッド部２ｙ５を「０（無効）」と
して当該エントリの無効化を行って（ステップ９２）終
了する。これによって、プロセッサ１０からのブロック
Ｂａへのアクセスが書き換えの場合に、書き換え前の内
容が他のキャッシュメモリに存在することがなくなりデ
ータの無矛盾性を保証できる。なお、キャッシュメモリ
１１がアクセス種別バス４４に「書き換え」を出力して
いなければ（ステップ９１）そのまま終了する。

【００２６】再び図４に戻って説明する。キャッシュメ
モリ１１は、以上のようにして、他の処理ユニットのキ
ャッシュメモリ（２１、３１）またはメインメモリ５か
ら、ブロック転送応答バス４５を介して要求したブロッ
クＢａがデータバス４２上に出力されたことを知り、デ
ータバス４２上に出力されたブロックＢａをエントリＥ
のブロックデータ部２ｘ２に格納し、アドレスａの情報
をアドレス情報部２ｘ１に格納し、エントリＥのバリッ
ド部２ｘ５を「１（有効）」、中間状態部２ｘ４を「１
（中間状態）」、タスク識別情報部２ｘ３にタスク識別
バス１００１に出力されている値を格納する（ステップ
５９）。

【００２７】ステップ６０において、プロセッサ１０か
らのブロックＢａに対するアクセス種別が書き換えか読
みだしかを判定する。プロセッサ１０からのブロックＢ
ａに対するアクセス種別が書き換えであればエントリＥ
のモディファイ部２ｘ６を「１（ブロックデータ部のＢ
ａとメインメモリのＢａが不一致）」とするとともにプ
ロセッサ１０からプロセッサバス１００を介して指示さ
れた内容でエントリＥのブロックデータ部２ｘ２に格納
されているブロックＢａのアドレスａで指定されるデー
タを書き換える（ステップ６１）。プロセッサ１０から
のブロックＢａに対するアクセス種別が読みだしであれ
ばエントリＥのブロックデータ部２ｘ２に格納されてい
るブロックＢａのアドレスａで指定されるデータをプロ
セッサ１０に転送する（ステップ６２）。キャッシュメ
モリ１１は信号線１０１を介してシステムバス４の使用
を終了したことをバスマスタコントローラ６に知らせる
（ステップ６３）。

【００２８】（ロ）ブロックＢａを格納する有効なエン
トリＥがキャッシュメモリ１１に存在する（信号線２１
Ｂ、・・・、２ｅＢ（図示せず）の出力が「オン」とな
るエントリが存在する）場合（図５参照）：この場合、
確定状態（ロ−ａ）と中間状態（ロ−ｂ）とに分けて説
明する（ステップ６５）。 （ロ−ａ）エントリＥの中間状態部２ｘ４が「０（確定
状態）」の場合：ステップ６６でエントリＥのモディフ
ァイ部が「１（ブロックデータ部のＢａとメインメモリ
のＢａが不一致）」かどうかチェックする。その結果、
ＮＯ、すなわちモディファイ部が「０（ブロックデータ
部のＢａとメインメモリのＢａが一致）」であればエン
トリＥの中間状態部を「１（中間状態）」とし（ステッ
プ６７）、タスク識別情報部２ｘ３にタスク識別バス１
００１に出力されているタスク識別情報を設定し（ステ
ップ６８）、キャッシュメモリ１１は信号線１０１を介
してシステムバス４の使用要求をバスマスタコントロー
ラ６に知らせる。

【００２９】バスマスタコントローラ６は、予め定めら
れた手続きに従い１つのキャッシュメモリにのみシステ
ムバス４の使用要求を与える。信号線１０２を介してシ
ステムバス４の使用許可がキャッシュメモリ１１に与え
られたとき、アドレスバス４１上にアドレスａを出力
し、リード／ライトバス４３に読みだし指示を出力し、
アクセス種別バス４４にプロセッサ１０が出力している
アクセス種別を出力し（図６のステップ７６）、矛盾応
答バス４６に矛盾が発生した旨の出力が行われなければ
（ステップ７７）、キャッシュメモリ１１は、自ら、転
送応答バス４５に応答を出力した旨の信号を出力し、メ
インメモリ５からのデータ転送を中止させる（ステップ
７８；キャッシュメモリ１１にブロックＢａは既に存在
するので、ブロックをメインメモリ５から読み出す必要
はない）。

【００３０】プロセッサ１０が出力したアクセス種別が
「読みだし」の場合にはエントリＥのモディファイ部２
ｘ６を「０（ブロックデータ部のＢａとメインメモリの
Ｂａが一致）」に、エントリＥのブロックデータ部２ｘ
２に格納されているブロックＢａのアドレスａで指定さ
れるデータをプロセッサ１０に転送する（図４のステッ
プ６２）。プロセッサ１０からのブロックＢａに対する
アクセス種別が「書き換え」であれば、エントリＥのモ
ディファイ部２ｘ６を「１（ブロックデータ部のＢａと
メインメモリのＢａが不一致）」とするとともにプロセ
ッサ１０からプロセッサバス１００を介して指示された
内容でエントリＥのブロックデータ部２ｘ２に格納され
ているブロックＢａのアドレスａで指定されるデータを
書き換え（ステップ６１）、プロセッサバス１００を介
してアクセスが完了したことをプロセッサに通知し、信
号線１０１を介してシステムバス４の使用が終了したこ
とをバスマスタコントローラ６に通知する（ステップ６
３）。

【００３１】図５のステップ６６のチェックの結果、Ｙ
ＥＳ、すなわちエントリＥのモディファイ部が「１（ブ
ロックデータ部のＢａとメインメモリのＢａが不一
致）」であれば、キャッシュメモリ１１は信号線１０１
を介してシステムバス４の使用要求をバスマスタコント
ローラ６に知らせる。バスマスタコントローラ６は、予
め定められた手続きに従い１つのキャッシュメモリにの
みシステムバス４の使用許可を与える。信号線１０２を
介してシステムバス４の使用許可がキャッシュメモリ１
１に与えられたとき、アドレスバス４１上にアドレスａ
を出力し、リード／ライトバス４３に書き換え指示を出
力し、データバス４２にエントリＥのブロックデータ部
２ｘ２に格納されているブロックＢａを出力して、メイ
ンメモリ５のブロックＢａをデータバス４２に出力され
ている内容で更新する（ステップ６９）。

【００３２】エントリＥの中間状態部２ｘ４を「１（中
間状態）」に、エントリＥのタスク識別情報部２ｘ３に
タスク識別情報バス１００１に出力されているタスク識
別情報を設定し、プロセッサ１０が出力したアクセス種
別（ステップ７０）が「読みだし」の場合にはエントリ
Ｅのモディファイ部２ｘ６を「０（ブロックデータ部の
ＢａとメインメモリのＢａが一致）」にして（ステップ
７１）、エントリＥのブロックデータ部２ｘ２に格納さ
れているブロックＢａのアドレスａで指定されるデータ
をプロセッサ１０に転送（図４のステップ６２）して、
ステップ６３に進む。プロセッサ１０からのブロックＢ
ａに対するアクセス種別（ステップ７０）が「書き換
え」であれば、エントリＥのモディファイ部２ｘ６を
「１（ブロックデータ部のＢａとメインメモリのＢａが
不一致）」とするとともにプロセッサ１０からプロセッ
サバス１００を介して指示された内容でエントリＥのブ
ロックデータ部２ｘ２に格納されているブロックＢａの
アドレスａで指定されるデータを書き換えて（図４のス
テップ６１）、ステップ６３に進む。ステップ６３でキ
ャッシュメモリ１１は、プロセッサバス１００を介して
アクセスが完了したことをプロセッサ１０に通知し、信
号線１０１を介してシステムバス４の使用が終了したこ
とをバスマスタコントローラ６に通知する。

【００３３】（ロ−ｂ）エントリＥの中間状態部２ｘ４
が「１（中間状態）」の場合（図６参照）：ステップ７
３でエントリＥのタスク識別情報部２ｘ３の値がタスク
識別バス１００１に出力されている値と一致（信号線２
ｘＣの出力が「オン」）かどうかチェックする。その結
果、ＮＯ、すなわちエントリＥのタスク識別情報部２ｘ
３の値がタスク識別バス１００１に出力されている値と
不一致（信号線２ｘＣの出力が「オフ」）のとき、プロ
セッサ１０からのブロックＢａに対するアクセス種別が
「書き換え」（ステップ７９）、またはプロセッサ１０
からのブロックＢａに対するアクセス種別が「読みだ
し」かつエントリＥのモディファイ部２ｘ６が「１（ブ
ロックデータ部のＢａとメインメモリのＢａが不一
致）」であれば（ステップ８０）、キャッシュメモリ１
１は下記（ハ）に示す矛盾解消処理を行い、プロセッサ
１０で実行中の処理は中断または無効化（中止）され、
実行待ちのタスクから予め定められた方法で選択された
タスクが実行される。

【００３４】ステップ７３のチェックの結果、ＹＥＳ、
すなわちエントリＥのタスク識別情報部２ｘ３の値がタ
スク識別バス１００１に出力されている値と一致（信号
線２ｘＣの出力が「オン」）しているとき、プロセッサ
１０からのブロックＢａに対するアクセス種別が「書き
換え」（ステップ７４）、かつエントリＥのモディファ
イ部２ｘ６が「０（ブロックデータ部のメインメモリの
Ｂａが一致）」であれば（ステップ７５）、キャッシュ
メモリ１１は信号線１０１を介してシステムバス４の使
用要求をバスマスタコントローラ６に知らせる。バスマ
スタコントローラ６は、予め定められた手続きに従い１
つのキャッシュメモリにのみシステムバス４の使用許可
を与える。信号線１０２を介してシステムバス４の使用
許可がキャッシュメモリ１１に与えられたとき、アドレ
スバス４１上にアドレスａを出力し、リード／ライトバ
ス４３に読みだし指示を出力し、アクセス種別バス４４
にプロセッサ１０が出力したアクセス種別「書き換え」
を出力する（ステップ７６）。

【００３５】キャッシュメモリ２１および３１は、アド
レスバス４１に出力されているアドレスａを入力し、ア
ドレスａのデータを含むブロックＢａが内部に格納され
ているか否かのチェックを図５に示したフローチャート
に従って行い、ステップ８７の状態になった場合に矛盾
応答バス４６を介して矛盾が発生した旨の通知を出力す
る。キャッシュメモリ１１は、処理ユニット２または３
のキャッシュメモリから矛盾応答バス４６を介して矛盾
が発生した旨の通知を受ける（ステップ７７）と、下記
（ハ）に示す矛盾解消処理を行う。

【００３６】矛盾応答バス４６を介して矛盾が発生した
旨の通知がない場合には、キャッシュメモリ１１は、自
ら、転送応答バス４５に応答を出力した旨の信号を出力
し、メインメモリ５からのデータ転送を中止させ（ステ
ップ７８；キャッシュメモリ１１にブロックＢａは既に
存在するので、ブロックをメインメモリ５から読み出す
必要はない）、図４に戻り、この場合は書き換えである
からステップ６０からステップ６１に進み、エントリＥ
のモディファイ部２ｘ６を「１（ブロックデータ部のＢ
ａとメインメモリのＢａが不一致）」とし、プロセッサ
１０からプロセッサバス１００を介して指示された内容
でエントリＥのブロックデータ部２ｘ２に格納されてい
るブロックＢａのアドレスａで指定されるデータを書き
換え、プロセッサバス１００を介してアクセスが完了し
たことをプロセッサ１０に通知し、信号線１０１を介し
てシステムバス４の使用を終了したことをバスマスタコ
ントローラ６に知らせる（ステップ６３）。

【００３７】エントリＥのタスク識別情報部２ｘ３の値
がタスク識別バス１００１に出力されている値と不一致
（信号線２ｘＣの出力が「オフ」）のとき、プロセッサ
１０からのブロックＢａに対するアクセス種別（図６の
ステップ７９）が「読みだし」かつエントリＥのモディ
ファイ部２ｘ６が「０（ブロックデータ部のＢａとメイ
ンメモリのＢａが一致）」（ステップ８０）であれば、
タスク識別情報部２ｘ３にタスク識別情報部２ｘ３の値
とタスク識別情報バス１００１に出力されている値との
論理和を設定し（ステップ８１：例えば、タスク識別情
報部２ｘ３に値「０１１０１０１０」が設定されてお
り、タスク識別バス１００１に値「０００００１００」
が出力されている場合、タスク識別情報部２ｘ３には値
「０１１０１１１０」が設定される）、読みだしである
から図４のステップ６０を通過し、エントリＥのブロッ
クデータ部２ｘ２に格納されているブロックＢａのアド
レスａで指定されるデータをプロセッサ１０に転送し
（ステップ６２）、プロセッサバス１００を介してアク
セスが完了したことをプロセッサ１０に、信号線１０１
を介してシステムバス４の使用を終了したことをバスマ
スタコントローラ６に知らせる（ステップ６３）。

【００３８】プロセッサ１０からのブロックＢａに対す
るアクセス種別が「書き換え」またはエントリＥのモデ
ィファイ部２ｘ６が「１（ブロックデータ部のＢａとメ
インメモリのＢａが不一致）」であれば、キャッシュメ
モリ１１は下記（ハ）に示す矛盾解消処理を行い、プロ
セッサ１０で実行中の処理は中断または無効化（中止）
され、実行待ちのタスクから予め定められた方法で選択
されたタスクが実行される。

【００３９】（ハ）他の処理ユニットから矛盾応答バス
４６を介して矛盾が発生した旨の通知を受信した場合ま
たはプロセッサ１０からのアクセスに対して矛盾が発生
した場合：キャッシュメモリ１１はプロセッサ１０で実
行中のタスクを中止し、実行中のタスクが書き換えたメ
インメモリの内容をタスクが実行を開始する以前の状態
にするために、図２の無効化指示信号２Ｃを「オン」と
し、キャッシュメモリ１１の中間状態情報部に値「１
（中間状態）」がセットされ、かつモディファイ情報部
に値「１」がセットされている全てのエントリのバリッ
ド情報部を「０（無効）」とし、その後に図８に示す中
間状態解除処理を行い、キャッシュメモリ２への矛盾し
たアクセスを行ったタスクによって設定された中間状態
を解除する。これによって、プロセッサ１０が書き換え
たブロックの内容は中断したタスクの実行を開始した時
点の内容になり、リードロック状態（中間状態であるが
モディファイ部は「０」である状態）も解除される。キ
ャッシュメモリ１１はプロセッサ１０で実行中のタスク
を中止させるとともに、プロセッサバス１００を介して
矛盾が発生したことをプロセッサ１０に通知する。プロ
セッサ１０で実行中のタスクは無効化（中止）され、実
行待ちのタスクから予め定められた方法で選択されたタ
スクが実行される。上記では、矛盾発生時にアクセス元
で実行中のタスクを中止する方法について述べたが、実
行中のタスクを中断し、予め定められた時間が経過した
後に中断点から再開させる方法もある。

【００４０】キャッシュメモリ１１からの全てのアクセ
スに対して他の処理ユニットが矛盾の発生を通知するこ
となく、プロセッサ１０からの全てのアクセスに対して
矛盾が発生せず、プロセッサ１０で実行中の処理が正常
に終了したとき、プロセッサ１０からの指示によって、
図２の確定指示信号２Ｄを「オン」とし、キャッシュメ
モリ１１の中間状態情報部に値「１（中間状態）」がセ
ットされ、かつモディファイ情報部に値「１」がセット
されている全てのエントリの中間状態情報部を「０（確
定状態）」とし、その後に以下（ニ）に示す中間状態解
除処理を行い、キャッシュメモリ２の処理が終了したタ
スクによって設定された中間状態を解除する。これによ
って、プロセッサ１０で実行したタスクの書き換えが確
定し、プロセッサ１０で実行したタスクがアクセスした
全てのブロックは他のプロセッサで実行される処理から
読みだしおよび書き換えが可能になる。

【００４１】（ニ）中間状態解除処理 プロセッサ１０の指示またはプロセッサ１０からの矛盾
したアクセスが行われた場合、キャッシュメモリ１１
は、中間状態を解除するタスクのタスク識別情報（この
情報は、タスク識別情報バス１００１を介して与えられ
るとする）を用いて以下の処理を行う。キャッシュメモ
リ１１は図８に示すロック解除の処理を行う。ここで、
図８は処理ユニットからの中間状態解除指示に対するキ
ャッシュメモリでの処理を説明するための図であり、論
理回路を用いることによって、この処理の各部分を同時
並列的に実行することができる。キャッシュメモリ１１
内にエントリを順次指定するためのカウンタ２５を設
け、タスク識別情報を信号線２Ｂに入力する。カウンタ
２５の値を初期値（ここでは「１」とする）に設定し
（ステップ９３）、カウンタ値がキャッシュメモリ２内
のエントリの総数ｅになるまで（これはステップ９９で
判断する）、カウンタ２５の値が＋１される毎に以下の
処理を繰り返す。ここで、カウンタ２５の値「ｃ］で指
定されるエントリをエントリＥｃとし、エントリＥｃは
アドレス情報部２ｃ１、ブロックデータ部２ｃ２、タス
ク識別情報部２ｃ３、・・・で構成されているとする。

【００４２】エントリＥｃのバリッド部２ｃ５の値が
「０（無効）」（ステップ９４）または中間状態情報部
２ｃ４の値が「０（確定状態）」（ステップ９５）の場
合、カウンタ２５の値を＋１する（ステップ１００）。
エントリＥｃのバリッド部２ｃ５の値が「１（有効）」
（ステップ９４）かつ中間状態情報部２ｃ４の値が「１
（中間状態）」（ステップ９５）の場合、タスク識別情
報部２ｘ３にタスク識別情報部２ｘ３の値と中間状態を
解除するタスク識別情報の０／１を反転した値との論理
積（例えば、タスク識別情報部２ｘ３に値「０１１０１
１１０」が設定されており、中間状態情報を解除するタ
スク識別情報が「０００００１００」である場合、タス
ク識別情報部２ｘ３には値「０１１０１０１０」が設定
される。この中に１のビットがあるということは、中間
状態を解除しないタスクがあることを意味する）を設定
し（ステップ９６）、その結果、タスク識別情報部２ｘ
３の全てのビットが「０」（すなわち、「００００００
００」）となったときには中間状態情報部２ｘ４に値
「０（確定状態）」を設定し（ステップ９８）、カウン
タ２５の値を＋１する（ステップ９９）。ステップ９９
において、カウンタ２５の値がエントリ数ｅになってい
なければステップ９４に戻り、エントリ数ｅになった
ら、中間状態解除処理を終了する。

【００４３】これにより、処理ユニットで分割して実行
される複数のタスクおよび各処理ユニットが並列にアク
セスするブロックに対するアクセス権の確保／解放の処
理を各プロセッサで実行する処理に予め組み込む必要が
なく、処理ユニットで分割して実行される複数のタスク
および複数のプロセッサが同一のブロックに対して並列
にアクセスする際の無矛盾性を保証する排他制御が行わ
れる。

【００４４】

【本発明の効果】以上説明したように、本発明は、各処
理ユニットで分割して実行されるタスクが並列にアクセ
スする共通データへのアクセスを行う際にアクセス権の
確保／解放の処理を各処理ユニットで実行する処理に予
め組み込むことが不要になり、アクセス権の確保および
解放による処理ユニットのオーバヘッドも生じず、新た
に処理を追加することによって共通データとなったデー
タに対する排他制御を行うために従来の処理を変更する
必要も不要になるため、処理ユニットでの実効的な性能
を向上させるとともに、処理ユニットで実行させる処理
の記述（プログラム）の生産性も大幅に向上させること
が可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本発明のキャッシュメモリのエントリの構成図
を説明するための図である。

【図３】本発明のプロセッサからのアクセスに対するキ
ャッシュメモリの動作を説明するためのフローチャート
（その１）である。

【図４】本発明のプロセッサからのアクセスに対するキ
ャッシュメモリの動作を説明するためのフローチャート
（その２）である。

【図５】本発明のプロセッサからのアクセスに対するキ
ャッシュメモリの動作を説明するためのフローチャート
（その３）である。

【図６】本発明のプロセッサからのアクセスに対するキ
ャッシュメモリの動作を説明するためのフローチャート
（その４）である。

【図７】本発明の他の処理ユニットによるアクセスをチ
ェックするためのフローチャートである。

【図８】本発明の中間状態を解除する処理を説明するた
めのフローチャートである。

【符号の説明】

１、２および３ 処理ユニット ４ システムバス ５ メインメモリ ６ バスマスタコントローラ １０、２０および３０ プロセッサ １１、２１および３１ キャッシュメモリ ４１ アドレスバス ４２ データバス ４３ リード／ライトバス ４４ アクセス種別バス ４５ 転送応答バス ４６ 矛盾応答バス １００、２００および３００ プロセッサバス １０１、１０２、２０１、２０２、３０１および３０２
信号線 １００１、２００１および３００１ タスク識別情報バ
ス

Claims (1)

【特許請求の範囲】
1. 【請求項１】 １台以上の処理ユニット、メインメモリ
   およびシステムバスからなり、上記処理ユニットおよび
   上記メインメモリは上記システムバスで相互に接続され
   て構成される情報処理装置において、上記メインメモリ
   のアドレス空間は複数のブロックに分割され、上記処理
   ユニットはプロセッサおよびキャッシュメモリからな
   り、上記キャッシュメモリはそれぞれがブロックデータ
   部およびブロック状態情報部からなる複数のエントリか
   らなり、上記プロセッサは、ブロックにアクセスする際
   に、プロセッサで実行中の処理（タスク）を識別する情
   報であるタスク識別情報を出力する手段を有し、上記キ
   ャッシュメモリはプロセッサからのブロックへのアクセ
   スに対して、当該ブロックをブロックデータ部に格納す
   るエントリのブロック状態情報部に中間状態であること
   を示す情報、プロセッサからのアクセスに応じた状態お
   よびタスク識別情報を設定する手段を有し、プロセッサ
   からの指示によってエントリのブロック状態情報部に格
   納されている中間状態を解除する手段を有し、プロセッ
   サがブロックへアクセスを行ったとき、当該アドレスで
   指定されるブロックが格納されているエントリのブロッ
   ク状態情報部に中間状態であることを示す情報が設定さ
   れており、さらに、当該エントリのブロック状態情報部
   に設定されている状態およびタスク識別情報とプロセッ
   サが出力したアクセス種別およびタスク識別情報とが予
   め定められた組み合わせの場合、アクセスを行ったプロ
   セッサに対して中間状態のブロックに対してアクセスを
   行った旨を通知することを特徴とする処理の中断が可能
   な排他制御方式。