JPH0626337U - バースト波発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 入力データに完全に同期したバースト波を発
生させる。 【構成】 シリアル／パラレル変換部１１は入力データ
ａ_K を第１ビットＡ_K と第２ビットＢ_K に分ける。Ｉ／
Ｑマッピッグコード化部１２は第１，第２ビットＡ_K ，
Ｂ_K とバースト情報を入力し、３ビットのベースバンド
信号Ｉ_K ，Ｑ_K を出力する。シフトレジスタ１３₁ ，１
３₂ はベースバンド信号Ｉ_K ，Ｑ_K を順次入力し、２０
ビットのパラレルデータＩ_P ，Ｑ_P とする。ＲＯＭ１４
₁ ，１４₂はパラレルデータＩ_P １０ビットとサンプル
データをアドレス入力とし、加算器１５₁ はＲＯＭ１４
₁ と１４₂ の出力を加算し、Ｄ／Ａ変換器１６₁ と出力
する。ＲＯＭ１４₃ ，１４₄ はパラレルデータＩ_Q １０
ビットとサンプルデータをアドレス入力とし、加算器１
５₂ はＲＯＭ１４₃ ，１４₄ を加算し、Ｄ／Ａ変換器１
６₂ に出力する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は移動体通信におけるバースト波発生装置に関する。

【０００２】

【従来の技術】

図５はバースト波発生装置の従来例のブロック図、図６はそのタイミング図で ある。

【０００３】 このバースト波発生装置は、入力データをベースバンド信号発生・余弦フィル ター部３１を通してベースバンド信号Ｉ，Ｑとし、ベースバンド信号Ｉ，Ｑと、 それぞれミキサー２８₁ ，２８₂ で搬送波ｆ_C ，９０°移相器２７により移相を ９０°シフトした搬送波ｆ_C と乗算し、両者を加算器２９で加算して、バースト 信号ｆ_O をアンテナ３０に出力する。このとき、バースト情報によりスイッチ３ ２がオフされ、出力が切られる。

【０００４】

【考案が解決しようとする課題】

上述した従来のバースト波発生装置では、図６に示すように、入力データがベ ースバンド信号Ｉ，Ｑに変換され、出力されるまでの遅延によりバースト情報と 信号ｆの間に時間的なずれが生じ、正常なバースト信号ｆ_O が得られないという 欠点があった。

【０００５】 本考案の目的は、入力データに完全に同期したバースト波を出力するバースト 波発生装置を提供することである。

【０００６】

【課題を解決するための手段】

本考案のバースト波発生装置は、 入力データを第１ビットＡ_K と第２ビットＢ_K とに分けるシリアル／パラレル 変換部と、 前記シリアル／パラレル変換部から出力された第１ビットＡ_K 、第２ビットＢ _K の各々に１ビットのバースト情報を加え、変調モードに応じたビット数のベー スバンド信号Ｉ_K ，Ｑ_K を出力するＩ／Ｑマッピングコード化部と、 前記Ｉ／Ｑマッピングコード化部から順次出力されたベースバンド信号Ｉ_K を ＦＩＲフィルター型余弦フィルターのタップ数だけシフトし、データ圧縮を行な い、パラレルデータとする第１のデータ圧縮回路付シフトレジスタと、 前記Ｉ／Ｑマッピングコード化部から順次、出力されたベースバンド信号Ｑ_K をＦＩＲフィルター型余弦フィルターのタップ数だけシフトし、データ圧縮を行 ない、パラレルデータとする第２のデータ圧縮回路付シフトレジスタと、 サンプリングレートと、第１のデータ圧縮回路付シフトレジスタから出力され たパラレルデータをアドレス入力とし、ベースバンド信号Ｉ_(t) を出力する、前 記ＦＩＲフィルター型余弦フィルターを実現する第１のＲＯＭと、 サンプリングレートと、第２のデータ圧縮回路付シフトレジスタから出力され たパラレルデータをアドレス入力とし、ベースバンド信号Ｑ_(t) を出力する、前 記ＦＩＲフィルター型余弦フィルターを実現する第２のＲＯＭと、 第１，第２のＲＯＭの出力をそれぞれディジタル／アナログ変換する第１，第 ２の変換器と、 第１のＲＯＭの出力と搬送波を乗算する第１の乗算器と、 第２のＲＯＭの出力と、前記搬送波を９０°移相した搬送波を乗算する第２の 乗算器と、 第１の乗算器の乗算結果と、第２の乗算器の乗算結果を加算し、出力する加算 器とを有する。

【０００７】

【作用】

入力データとバースト情報から、デジタル処理によりベースバンド信号を生成 するので、バースト信号は入力データに完全に同期したものとなる。

【０００８】

【実施例】

次に、本考案の実施例について図面を参照して説明する。

【０００９】 図１は本考案の第１の実施例のバースト波発生装置のブロック図、図２はベー スバンド信号Ｉ_K ，Ｑ_K の組合せとベクトルの関係を示す図、図３は信号のタイ ミング図である。

【００１０】 本実施例は変調モードがπ／４ＤＱＰＳＫの場合である。シリアル／パラレル 変換部１１は入力データａ_K を第１ビットＡ_K と第２ビットＢ_K とに分ける。Ｉ ／Ｑマッピングコード化部１２は第１ビットＡ_K 、第２ビットＢ_K 、バースト情 報そして前回のベースバンド信号Ｉ_K-1 ，Ｑ_K-1 を入力し、ベースバンド信号Ｉ _K ，Ｑ_K を出力する。π／４ＤＱＰＳＫの場合、図２に示すように、９個所のベ クトルが必要となるため、ベースバンド信号Ｉ_K ，Ｑ_K は５値必要であり、ベー スバンド信号Ｉ_K ，Ｑ_K は３ビットとなる。ベースバンド信号Ｉ_K ，Ｑ_K ３ビッ トを８タップのＦＩＲフィルターに使用する場合、３×８ビット＝２４ビットの パラレルデータとするが、ベースバンド信号Ｉ_K ，Ｑ_K は５値必要であるため、 データの圧縮が可能となる。５値，８タップでは５⁸ ＝３９０６２５＜２¹⁹＝５ ２４２８８となり、１９ビットに圧縮可能である。しかし、アドレス１９ビット のメモりは８Ｍビットとなり、実現性がない。そのため、８タップを前後４タッ プずつに分ける。５値４タップでは、５⁴ ＝６２５＜２¹⁰＝１６２４となり、１ ０ビットに圧縮可能となる。よって、データ圧縮回路付シフトレジスタ１３₁ ， １３₂ はそれぞれ２４ビットのベースバンド信号Ｉ_K ，Ｑ_K を２０ビットに圧縮 する。ＲＯＭ１４₁ ，１４₂ と、ＲＯＭ１４₃ ，１４₄ と加算器１５₁ ，１５₂ は８タップ１６サンプリングＦＩＲフィルター型余弦フィルターを実現している 。 ＦＩＲフィルターの公式

【００１１】

【数１】 は下記のように分割される。

【００１２】

【数２】 （１）式をＲＯＭ化する場合、Ｉ_P ２０ビット＋サンプリングレート４ビット＝ ２４ビットのアドレスを持つメモリが必要となり、実現性がない。そこで、（３ ）式を用い、Ｉ_P の上位１０ビット（Ｉ₄ ，Ｉ₅ ，Ｉ₆ ，Ｉ₇ ）と下位１０ビッ ト（Ｉ₀ ，Ｉ₁ ，Ｉ₂ ，Ｉ₃ ）に分け、１０ビットのアドレスを持つメモり空間 （２５６Ｋビット）で可能となる。すなわち、ＲＯＭ１４₁ は

【００１３】

【数３】 を実現し、ＲＯＭ１４₂ は

【００１４】

【数４】 を実現している。同様に、ＲＯＭ１４₃ は

【００１５】

【数５】 を実現し、ＲＯＭ１４₄ は

【００１６】

【数６】 を実現している。

【００１７】 加算器１５₁ はＲＯＭ１４₁ と１４₂ の出力を加算し、ベースバンド信号Ｉ_{(t )} を出力する。加算器１５₂ はＲＯＭ１４₃ と１４₄ の出力を加算し、ベースバ ンド信号Ｑ_(t) を出力する。ベースバンド信号Ｉ_(t) ，Ｑ_(t) はそれぞれＤ／Ａ 変換器１６₁ ，１６₂ でアナログ信号に変換された後、従来と同様に、乗算器１ ８₁ ，１８₂ で搬送波と乗算され、加算器１９で加算され、バースト波としてア ンテナ２０から出力される。

【００１８】 本実施例は下記のような利点がある。 （１）ベースバンド信号Ｉ_(t) ，Ｑ_(t) をデジタル処理により生成するので、入 力データに完全に同期したバースト信号が得られる。 （２）ベースバンド信号Ｉ_K ，Ｑ_K の３ビット情報を、ＦＩＲフィルターのタッ プ数に依存しシフトレジスタによりパラレルデータに変換する時、３ビット値の うち５値を使用し、データ圧縮するので、ＲＯＭ化した余弦フィルターのメモり 容量を削減することができる。８タップ１６サンプリングの余弦フィルターを実 現する場合、データを圧縮しないときメモり量は１Ｍビット×４個となるが、デ ータを圧縮すると、メモり量２５６Ｋビット×４個となり、メモり量は１／４と なる。 （３）従来装置におけるスイッチが不要となる。

【００１９】 図４は本考案の第２の実施例のバースト波発生装置のブロック図である。

【００２０】 本実施例は第１の実施例と、Ｉ／Ｏマッピングコード化部２１とＲＯＭ２２₁ 〜２２₄ のみが異なっている。Ｉ／Ｏマッピングコード化部２１は、２ビットの 変調モード切換ビットを入力し、π／４ＤＱＰＳＫ，ＤＱＰＳＫ，ＱＰＳＫ，Ｏ ＱＰＳＫの各変調モードに切換可能になっている。８タップ１６サンプリングＦ ＩＲフィルター型余弦フィルターを実現するＲＯＭ２２₁ 〜２２₄ はアドレス１ ６ビット、データ１６ビットの１ＭビットのＲＯＭで、フィルターの形を決める ロールオフ率を４段階に可変できるようになっている。

【００２１】

【考案の効果】

以上説明したように本考案は、ベースバンド信号を入力データとバースト情報 からデジタル処理により生成することにより、入力データに完全に同期したバー スト信号が得られるという効果がある。

【図面の簡単な説明】

【図１】本考案の第１の実施例のバースト波発生装置の
ブロック図である。

【図２】ベースバンド信号Ｉ_K ，Ｑ_K の組合せとベクト
ルの関係を示す図である。

【図３】図１の実施例における信号のタイミング図であ
る。

【図４】本考案の第２の実施例のバースト波発生装置の
ブロック図である。

【図５】バースト波発生装置の従来例のブロック図であ
る。

【図６】図６の従来例における信号のタイミング図であ
る。

【符号の説明】

１１ シリアル／パラレル変換部 １２，２１ Ｉ／Ｑマッピングコード化部 １３₁ ，１３₂ データ圧縮回路付シフトレジスタ １４₁ 〜１４₄ ，２２₁ 〜２２₄ ＲＯＭ １５₁ ，１５₂ 加算器 １６₁ ，１６₂ Ｄ／Ａ変換器 １７ ９０°移相器 １８₁ ，１８₂ 乗算器 １９ 加算器 ２０ アンテナ

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 入力データを第１ビットＡ_K と第２ビッ
   トＢ_K とに分けるシリアル／パラレル変換部と、 前記シリアル／パラレル変換部から出力された第１ビッ
   トＡ_K 、第２ビットＢ _K の各々に１ビットのバースト情
   報を加え、変調モードに応じたビット数のベースバンド
   信号Ｉ_K ，Ｑ_K を出力するＩ／Ｑマッピングコード化部
   と、 前記Ｉ／Ｑマッピングコード化部から順次出力されたベ
   ースバンド信号Ｉ_K をＦＩＲフィルター型余弦フィルタ
   ーのタップ数だけシフトし、データ圧縮を行ない、パラ
   レルデータとする第１のデータ圧縮回路付シフトレジス
   タと、 前記Ｉ／Ｑマッピングコード化部から順次、出力された
   ベースバンド信号Ｑ_KをＦＩＲフィルター型余弦フィル
   ターのタップ数だけシフトし、データ圧縮を行ない、パ
   ラレルデータとする第２のデータ圧縮回路付シフトレジ
   スタと、 サンプリングレートと、第１のデータ圧縮回路付シフト
   レジスタから出力されたパラレルデータをアドレス入力
   とし、ベースバンド信号Ｉ_(t) を出力する、前記ＦＩＲ
   フィルター型余弦フィルターを実現する第１のＲＯＭ
   と、 サンプリングレートと、第２のデータ圧縮回路付シフト
   レジスタから出力されたパラレルデータをアドレス入力
   とし、ベースバンド信号Ｑ_(t) を出力する、前記ＦＩＲ
   フィルター型余弦フィルターを実現する第２のＲＯＭ
   と、 第１，第２のＲＯＭの出力をそれぞれデジタル／アナロ
   グ変換する第１，第２の変換器と、 第１のＲＯＭの出力と搬送波を乗算する第１の乗算器
   と、 第２のＲＯＭの出力と、前記搬送波を９０°移相した搬
   送波を乗算する第２の乗算器と、 第１の乗算器の乗算結果と、第２の乗算器の乗算結果を
   加算し、出力する加算器とを有するバースト波発生装
   置。
2. 【請求項２】 前記Ｉ／Ｑマッピングコード化部は変調
   モードをさらに入力し、前記第１および第２のＲＯＭは
   ロールオフ率を可変できるようになっている請求項１記
   載のバースト波発生装置。