JPH0624396B2 - ディジタルデータ用迅速決定フィールドバックデコーダ - Google Patents

ディジタルデータ用迅速決定フィールドバックデコーダ

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JPH0624396B2
JPH0624396B2 JP2220176A JP22017690A JPH0624396B2 JP H0624396 B2 JPH0624396 B2 JP H0624396B2 JP 2220176 A JP2220176 A JP 2220176A JP 22017690 A JP22017690 A JP 22017690A JP H0624396 B2 JPH0624396 B2 JP H0624396B2
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/061Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
    • H04L25/063Setting decision thresholds using feedback techniques only

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  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、一般的に信号チャンネルを介して伝送された
ディジタルデータの検出に関し、特定すると高速度で動
作する決定フィードバックデコーダに関する。
[従来技術、発明の課題] ディジタルデータが、信号チャンネルを介して伝送され
るとき、データは特定チャンネルのレスポンスおよび入
力データパターンに依存する符号間干渉を受けることが
知られている。ディジタルデータ伝送の例は、マイクロ
ウェーブおよびサテライト伝送チャンネル、電話通信ラ
イン、またはディジタルデータの磁気記録/再生であ
る。上述の形式のチャンネルにおいて、信号パルスに対
する時間領域における振幅レスポンスは、リンギング特
性を有する。リンギング特性は、そうでない場合無関係
の別個の入力パルスの重畳をもたらす。上述の望ましく
ない効果は、振幅の変動をもたらし、これがサンプル時
に不正確な振幅の検出を引き起こし、検出されたデータ
ビットにエラーを惹起する。
斯界において周知のように、伝送チャンネルから受信さ
れる信号は、予定されたサンプル間隔でサンプルされ
る。各サンプルの被検出信号は、ディジタル化され、ス
レッショルドに比較される。ディジタル化振幅値がスレ
ッショルドを越すと、信号は二進1として検出され、デ
ィジタル化振幅値がスレッショルド以下であると、信号
は二進0として検出される。しかしながら、シンボル間
干渉に起因して、サンプルされた波形はパルスの重畳を
表わす。それゆえ、既知の振幅レスポンスを有する所与
のチャンネルに対して、各サンプル時の振幅は、解読さ
れつつある特定のデータパターンとともに変わる。決定
データデコーダが、下記のように符号間干渉を補償する
ように開発された。これらの周知のデコーダは、デコー
ダにより得られる予定された数の先に検出されたビット
値(一般に決定と称される)を記憶する。これらの記憶
された決定は、デコーダ論理回路にフィードバックさ
れ、そして該デコーダ論理回路は、先行の決定値および
特定のチャンネル特性を考慮しながら特定のサンプル値
について次の決定をなす。詳述すると、周知の決定フィ
ードバックデコーダは、各被検出ビットに対して修正値
を提供し、そしてスレッショルド値を相応に調節し、そ
れにより符号間干渉を補償する。
既存の決定フィードバックデコーダの動作速度は、決定
をなす論理回路により達成され得る動作速度に制限され
る。周知のこれらの決定フィードバックデコーダは、1
クロックサイクル内において1つの決定をなすことがで
きる、すなわち伝送された伝送信号の1サンプルを解読
する。それゆえ、現在入手できるこれらの周知のデコー
ダは、ある種のデータ伝送の応用に対しては十分に容易
に検出できない。
本発明は、1クロックサイクル内に2または複数の決定
をなすことができ、したがって決定プロセスを加速し、
各データビットに解読するに必要な時間をクロックサイ
クルの端数に減ずる決定フィードバックデコーダを提供
することである。
[課題を解決するための手段] 本発明に従う決定フィードバックデコーダは、2つの並
列信号路を有する。第1および第2信号路は、入力デー
タ流を逐次的に受信するが、入力データ流の1つ置きの
データビットのみが、第1の信号路の第1の論理回路に
入力され、それにより解読される。第1論理回路は、受
信されたビットの値をスレッショルドに比較することに
よって、その値について決定をなす。第1の信号路は、
予定された数の先行の決定、すなわち第1の論理回路に
より先に解読されたビット値を記憶する第1の記憶手段
を有する。第1の論理回路は、先に記憶された決定値お
よび既知のチャンネルレスポンスに基づいて、新しい決
定をなす前にスレッショルドを調節する。第2の信号路
は、第2の論理回路を有するが、該回路は、第1の論理
回路と同時に同じ入力データビットを受信し、そして第
2の後続のデータビットを受信する。第2のデータ路
は、第2論理回路によりなされる予定された数の先行の
決定を記憶するための第2の記憶手段を有する。両論理
回路は、両第1および第2記憶手段によりフィードバッ
クされる記憶された決定を受信する。第2論理回路は、
それによりなされた各第2の決定を出力するが、この決
定は、第1論理回路により受信された入力データビット
と交番する入力データビットの値を決定する。
動作において、入力ビット列の一つ置きのビットを受信
する第1論理回路は、1クロックサイクル内の特定の入
力ビットについて第1の決定をなし、その決定を出力す
る。同時に2つの相続く入力ビットを受信する第2の論
理回路は、同じクロックサイクル内に2つの相続く決定
をなし、第2の決定を出力する。第2論理回路は、第2
の決定を提供するため、そのクロックサイクル内におい
てなされた第1の決定を内部的に利用する。第2論理回
路が、同じクロックビット内に2つの相続く決定を提供
すること、および第2決定プロセス中先行の決定として
第1の決定を考慮することは、本発明の特定の利点であ
る。このようにして検出されたデータビットは、第1お
よび第2論理回路のそれぞれの出力から交互に取り出さ
れるが、この際クロックサイクル内の各第1の決定は第
1論理回路から取り出され、同じクロック内の各第2の
決定は、第2論理回路から取り出される。決定サイクル
に利用されるスレッショルドは、先行の決定値および特
定のチャンネルレスポンス特性に依存して、各決定に対
して連続的に調節される。
本発明の好ましい実施例において、第2論理回路は、比
較的大容量のRAMにより実施され、第1の論理回路は比
較的小容量のRAMにより実施される。例えば、第2論理
回路RAMの容量は16Kビットであり、第1論理回路RAMの
容量は512ビットである。伝送ラインからの入力信号
は、記憶媒体にディジタル信号を記憶し該記憶媒体から
ディジタル信号をプレイバックすることにより得られる
プレイバック信号である。第1信号路は、第1アナログ
−ディジタル(A/D)コンバータを有しており、そして
該コンバータは、プレイバック信号を受信し、それを第
1クロック信号でサンプルする。第2信号路は第2のA/
Dコンバータを有しており、該コンバータは、第2のク
ロック信号でプレイバック信号をサンプルする。この第
2クロック信号は、1/2クロックサイクルだけ第2クロ
ック信号に関して遅延される。かくして、各A/Dコンバ
ータ出力は、両信号路に合成の相続くサンプリングが得
られる結合サンプル速度の1/2でサンプルをディジタル
化する。代りに、論理回路は、結合的論理回路によって
実施してもよい。この場合、第2論理回路は、第1論理
回路により利用される論理素子の数の約2倍の論理素子
数を有することになろう。
[実施例] 本発明の実施例である決定フィードバックデコーダの後
続の説明を容易にするため、入力パルス対して既知の振
幅レスポンスを有する伝送チャンネルの例について先ず
記述する。その特定の伝送チャンネルは、デコーダによ
り解読されるべきデータを伝送するのに利用される。先
に言及したように、このようにチャンネルレスポンス
は、それにより伝送される入力データビットの符号間干
渉を引き起こす。一般の決定フィードバック検出器、お
よび特に本発明の検出器は、解読データ上の符号間干渉
の影響を減ずる。
第1A図を参照すると、該図には、二進1を表わす単一
の正入力パルスIK=+1対する時間領域における伝送チャ
ンネルの特定の振幅レスポンスの例が示されている。第
IB図は、二進0を表わす単一の負入力パルスIK=-1に
対するレスポンスを示している。時間軸に沿って、ある
時間間隔にて起こ時点T0ないしTnにおいて特定の点がプ
ロットされている。しかして、時間間隔は、好ましい実
施例においては、下記の説明から分かるように、デコー
ダの動作を同期させるのに利用されるクロックサイクル
の1/2に対応している。
第1A図から分かるように、正のパルスIK=+1が時点T0
にて伝送チャンネルに印加されると、該パルスは、T0
おけるC0=0から時点T1におけるピークC1=4まで増大
する振幅を提供する。その後、振幅は、時点T2における
C2=0に減じ、時点T3まで減じ続ける。そして、時点T3
において、振幅は負のピークC3=-3を有する。その後、
振幅はより少ない負値に向かって増大し、時点T4にてC4
=-1に、そしてT5にてC5=0に達し、その後信号は0に
留まる。負入力パルスIK=-1に対するチャンネルレスポ
ンスは、第1B図に示されている。図示されるように、
第1B図の振幅値は、同じ大きさを有するが、反対の符
号を有する。すなわち、振幅値は、第1A図に示される
値に関して反転されている。さらに説明を容易にするた
めに、第1A図に示されるIK=+1に対するチャンネルレ
スポンスに対するそれぞれ時点T0乃至T5におけるそれぞ
れの振幅値C0ないしC5が、表Aに示されている。
第1A図、第1B図および表Aから分かるように、伝送
チャンネルの入力および出力間には1タイミング遅延が
あり、T1における各振幅ピークC1=4またはC1=-4は、
それぞれ入力パルスIK=+1またはIK=-1に対応する。技
術上周知のように、理想的レスポンスを有する伝送チャ
ンネルは、各入力パルスを不変更のままで伝送するであ
ろう。したがって、理想的チャンネルにおいては、符号
間干渉はなく、如何なる伝送パルスもチャンネルパルス
に対応するであろう。このような理想的出力からの変更
は、第1A、第1B図に示されるように、いわゆるリン
ギング効果に起因するものであり、これが望ましくない
シンボル間干渉を生じさせる。
次に、第2図および以下の表Bを参照して、既知の一連
の入力パルスIK=I0に対する上述の伝送チャンネルによ
り提供されるレスポンスの例について説明する。符号間
干渉に起因して、任意の時点TK=T0〜T8における振幅値
SVk=SV0〜SV8は、チャンネルにより先に伝送されたパ
ルスに対する先に記述されたチャンネルレスポンス値に
より影響される。それゆえ、各時点Tkにおいて、生ずる
振幅SVkは、チャンネルにより先に伝送された特定のパ
ルスに対する特定のチャンネルレスポンスから得られる
振幅Ckの重畳として得られる。以下の説明から明らかな
ように、好ましい実施例の決定フィードバックデコーダ
は、値Ckを補償するスレッショルド調節を可能にする。
第2図の例に示されるチャンネルレスポンスの説明を容
易にするために、表Aからの種々の振幅レスポンス値C0
ないしC4が、各時点Tkにおける重畳された振幅値SVkに
寄与する(ないし影響を及ぼす)ものとして表Bに示さ
れている。表Bに与えられるすべての特定の値は、第2
図の例に示される対応する値と関連づけられている。
表Bを参照すると、水平列1は、行2に指示される入力
パルスI0〜I8が逐次的に受信される時間間隔T0〜T8を示
している。すなわち、パルスI0=+1は時点T0に受信さ
れ、パルスI1=+1は時点T1に受信され、パルスI2は時点
T2に受信されるというようになるが、これは第2図にも
示されるごとくである。先に指示されたように、各入力
パルスIk=+1は、チャンネルにより伝送された入力デー
タの二進1に対応し、IK=-1は二進0に対応する、上に
示される入力パルス列に対する第2図に指示される振幅
応答は、上述の符号間干渉から生じる。これは、追って
詳細に示されるように、各それぞれの入力パルスに対し
て第1A図および第1B図に示されるレスポンスのそれ
ぞれの影響度を重畳した結果から得られる。
表Bの行3〜行7は、現在の受信パルスならびに先に受
信したパルスからそれぞれの振幅レスポンスの影響度を
描いたものである。比較から明らかなように、表Bの行
3〜7行は表Aの行1〜5に対応している。現在記述さ
れる実施例においては、入力パルスに対して1間隔遅延
のレスポンスがあるから、時点Tkに受信れるパルスに対
応するその時点Tkにおける振幅の影響度C0は、C0=0で
ある。C1は、時点T(k-1)にて、すなわちTkよりも1時間
間隔進んだ時点において受信される入力パルスに応答し
て得られるそれぞれの振幅の影響度を示しており、+4ま
たは-4を有している。C2は、T(k-2)にてすなわちTkより
も2時間間隔進んだ時点において受信されるパルスに応
答して得られるそれぞれの振幅の影響度を示しており、
値C2=0を有する。後続の振幅は、値-3または+3を有
し、C4は-1または+1を有する。第1A図、第1B図およ
び表Aに示されるチャンネルレスポンスの例から分かる
ように、各先行のパルスは、4つの連続する間隔中のみ
振幅レスポンスに影響する。これはまた表Bの振幅値C0
ないしC4によっても示されている。
特定の入力パルス列IKに応答しての各時点Tkおける実際
の振幅値SVkは、下記のように得られる。表Bにおける
行3〜7の値は、代数的に加算される。得られた和SVk
は行8に示されており、上に指示された時点における第
2図のレスポンス曲線のそれぞれの値に対応する実際の
ディジタルデータ値を表わしている。
例示として第2図および表Bを参照すると、例えばT5に
おける振幅値SVkは、下記のように得られる。T5におい
て受信される入力パルスI5=-1の影響度は、C0=0であ
り、T4において受信される直前のパルスの影響度は、C1
=-4であり、T3において受信されるパルスI3=+1の影響
度は、C2=0であり、T2において受信されるパルスI2=
-1の影響度はC3=+3であり、そしてT1において受信され
るパルスI1=+1の影響度は、C4=-1である。かくして、
時点T5において、表Bの行8および第2図から分かるよ
うに、SV5=-4+3-3-1=-2である。
次に、本発明に従う決定フィードバックデコーダの好ま
しい実施例のブロック図について説明する。第3図のデ
コーダは、並列信号路12,14を有する。第1信号路
12は、第1のアナログ−ディジタル(A/D)コンバー
タ16を有しており、その入力は入力線10に接続さ
れ、出力は線18を介して第1論理回路24の第1入力
J1に接続される。第1クロック信号CLK1を印加するク
ロック線46は、コンバータ16から出力されるディジ
タルデータをクロックするように接続されており、第2
のクロック信号CLK2を印加するクロック線48は、コン
バータ32から出力されるディジタルデーをクロックす
るように接続されている。論理回路回路24の出力は、
線25を介して第1の直列Dフリップフロップ26a乃
至26mに接続され、そのうち2つのフリップフロップ
26aおよび26bがここに記述される実施例に利用さ
れる。第1の直列全フリップフロップのそれぞれの出力
は、共通のバス30に接続されている。第2信号路14
は、第2のA/Dコンバータ32を有しており、その入力
は入力線10に接続されている。コンバータ32の出力
は、線33を介してDフリップフロップ34に接続さ
れ、その出力は、線35を介して、第2論理回路36の
第1入力I1に接続されている。論理回路36からの出力
は、第2の直列フリップフロップ38aないし38mに
接続されている。ここに記述される実施例においては、
2つのかかるフリップフロップ38aおよび38bが利
用される。第2の全フリップフロップのそれぞれの出力
は、共通のバス30に接続される。第2の論理回路36
の第2の入力12は、線18を介して第1信号路のA/D
の出力に接続される。第1論理回路24の第2の入力J
2、および第2論理回路36の第3入力I3は、両者と
も共通のバスに接続されている。第3図の決定フィード
バックデコーダからの第1出力データ線27は、第1並
列データ路の第1フリップフロップ26aの出力に接続
される。第2出力データ線39は、第2並列データ路の
第1フリップフロップ38aに接続される。第3図から
分かるように、CLK1は、両信号路12,14の動作を同
期するように使用され、CLK2はA/Dコンバータ32にお
ける入力信号をサンプルするためにのみ利用される。
動作において、入力信号は、例えば第1A図、第1B図
および表Aに関連して上述したように、チャンネルレス
ポンスを有するデータ伝送チャンネルから線10上に受
信される。例えば、線10上の信号は、磁気記録/プレ
イバックチャンネルから供給され得るが、この場合、デ
ィジタルデータは、磁器媒体上に記録され、該媒体から
プレイバックされた。線10上の入力信号は、クロック
信号CLK1にて、A/Dコンバータ16により、線48上の
クロック信号CLK2にてA/Dコンバータ32によりサンプ
ルされる。両クロック信号は同じ周波数を有するが、線
48上のクロック信号は、1/2サイクルだけ線46上の
クロック信号に関して遅延される。各第1および第2信
号CLK1およびCLK2の時間関係は、第4A図および第4B
図に示されている。
第4C図の時間図を参照すると、この図は、線9上のそ
れぞれのディジタルデータ値SVkを示しているが、この
データ値は、線46上に供給される第1クロックCLK1の
正縁部にてA/Dコンバータ16からクロック送出され
る。第4D図は、線33上のそれぞれのデータ値SVkを
示しているが、このデータ値は、第2クロックCLK2の正
縁部にてA/Dコンバータ32からクロック送出される。
第4C図および第4D図から分かるように、線9上のデ
ータSVkの発生は、線33上のデータの発生より時間的
に1/2サイクルだけ進んでいる。かくして、線9上の発
生は、線33上のデータの発生と交番する。線33上の
データは、線35上のデータを示す第4F図の時間図に
描かれるように、フリップフロップ34においてクロッ
クサイクルの1/2だけ遅延される。線9上のデータは、
線18上のデータを示す第4E図の時間図に描かれるよ
うに、フリップフロップ8において全1クロックサイク
ル遅延される。第4C図ないし第4F図の時間図におい
て、データ値SVkは、各線9,3318および35上に
生ずるものとして指示されており、そしてこれらの値は
表Bにおける値SVkに対応している。
第3図のブロック図をさらに参照すると、線18上のデ
ータSVkは、線18および35上のデータが第2論理回
路36に供給されるのと同時に、第1論理回路24に供
給される。論理回路24は、受信される逐次のデータ値
SVkはを逐次解読し、線25上にデータ値を決定する決
定を出力する。決定は、+1または-1である。すなち、特
定の解読されたデータ値が二進1であるか二進0を表わ
すかを指示する。線25上の各決定は、1クロックサイ
クルの間各直列のフリップフロップ26ないし26mに
記憶される。先に説明したように、両論理回路34,3
6、および両信号路12,14の全直列フリップフロッ
プの動作は、線46上のCLK1により同期される。このよ
うにして記憶された決定は、バス30を介して第1およ
び第2論理回路24,36に供給され、そして追って説
明されるように決定プロセスで利用される。好ましい実
施例において、第1論理回路24は、512ビットランダ
ムアクセスメモリ(RAM)によって実施され、そして線
18を介して5本のアドレス線により、および線30を
介して4アドレス線によりアドレスされる。論理回路
は、1つの出力線を有する。第2論理回路36は、少な
くとも14のアドレス線を備える16KビットRAMにより実
施され、14のアドレス線の内、5アドレス線は線35
に対応し、5アドレス線は線18に対応し、4アドレス
線は線30に対応する。RAM24、36は、周知のよう
にマイクロプロセッサ(図示せず)により制御される。
上述したように、第2の論理回路36は、線18上の信
号値SVkが第1論理回路24により受信されるのと同時
に、2つの相続く入力信号、すなわち線18上のSVKお
よび線35上のSV(k+1)を受信する。各クロックサイク
ル中、論理回路24は決定D+1をなしそれを線25上に
出力する。同じクロックサイクル中、論理回路36は2
つの相続く決定をなし、そしてこの決定のうち、第1の
決定は線25上の決定に対応するが、これとは独立にな
される。論理回路36は、同じクロックサイクル内のお
いて後続の決定をなすため最初の決定を内部的に利用す
るが、その後続の決定のみが線37上に論理回路から出
力される。両論理回路24,36による決定動作につい
ては、第5図および第6図に示されるフローチャートを
参照して後述する。
例示の目的のため、すでになされたもっとも最新の決定
は、信号路14の第1の直列フリップフロップ38の出
力線39上の決定Dとして指示されている。決定の直前
の決定D-1は、信号路12の最初の直列フリップフロッ
プ26aの出力線27上に存する。決定D-1直前の決定D
-2は、信号路14内の第2の直列フリップフロップから
の出力線40上に存する。論理回路24からの出力線2
5上の決定D+1は、将になされつつあるもっとも最新の
決定であり、第2論理回路36の出力の線37上の決定
D+2は、決定D+1に続き将になされるつつある決定で
ある。
論理回路により提供されるそれぞれの相続く決定は、各
直列フリップフロップ38a〜38mに1クロックサイ
クルの間記憶され、共通バス30を介して両論理回路2
4,36に出力され、決定プロセスにおいて利用され
る。第2図および表Bを参照しての上述の説明から明ら
かなように、この例において、線18および35上にそ
れぞれ受信される特定の一連のディジタル信号値SVk
は、表B行8に描かれるように、0,+4,+4,-7,0,-2,-6,+
6および0である。また、第3図を参照しての上述の開
示および第4A〜4E図の時間図から明らかなように、
第1の論理回路24には1つおきの逐次のデータ値SVk
が供給されるが、第2の論理回路36にはすべての逐次
のデータ値が供給される。第2論理回路36のメモリ容
量はずっと大きいから、回路は相当迅速に動作し得、1
クロックサイクル中入力データに関して2つの相続く決
定をなし得る。第1論理回路は、相当小さいメモリ容量
を有しており、論理回路36に比して約1/2の速度で動
作する。
第1および第2論理回路により出力される相続く決定
は、第1データ路12の第1直列フリップフロップ26
aの出力線27、もよび第2データ路14の第1直列フ
リップフロップ38aの出力線39から交互に取り出さ
れる。かくして、決定D+1を出力するために、論理回路
24は線18上の入力信号値SVkおよびバス30上に受
信される2mの先行の決定を利用する。好ましい実施例に
おいては、4つの先行の決定D,D-1,D-2,およびD-3が利
用される。第3図から分かるように、また第4F〜4I
図の時間図に描かれるように、もっとも最新の決定Dは
フリップフロップ38aの線39上に供給され、決定D-
1はフリップフロップ26aの線27上に供給され、決
定D-2は、フリップフロップ38bの線40上に供給さ
れ、そして決定D-3はフリップフロップ26bの線28
上に供給される。特定の時点Tkにおいて線18または3
3上に現われる各SVkに関係するこれらの先行の決定の
値+1または-1は、第4F〜4I図の括弧に示されてい
る。
次に、第3図の第1論理回路24の動作を第5図に示さ
れるフローチャートを参照して、続いて第2論理回路3
6の動作を第6図のフローチャートを参照して説明す
る。前述したように、論理回路24は、第1信号路12
のA/Dのコンバータ16からの線18上に逐次受信され
る入力信号値SVkのビット値+1または-1を決定する相続
く決定D+1を提供する。第5図のフローチャートは、決
定D+1を得るため論理回路24により遂行される一連の
ステップを示している。第3図を参照して上述したよう
に、論理回路24は、その決定に対応する値+1または-1
を線25上に出力する。
第5図をさらに説明すると、イニシャライズ後、回路2
4は、前述のようにデータ値と比較のために利用される
スレッショルド値TH値をTH=0にリセットする。フロー
チャートから分かるように、回路に、もっとも最新の決
定Dで開始して、Dが値+1または-1を有するか否かをス
テップ式に決定する。もしもD=+1であれば、現在のス
レッショルド値THは、表Aから対応する調節値Ckを加え
ることによって調節される。もしもD=-1であれば、対
応する調節値CkがスレッショルドTHから減算される。表
Aは、正の入力パルスIK=+1に対応して得られる値Ckを
示していることが理解される。前述したように、IK=-1
に応答して得られる値Ckは、表Aに示されるものに関し
て反転される。それゆえ、補償の目的のため、先行の入
力パルスIK=+1に応答して得られるこれらの調節値Ck
は、スレッショルドに加算され、先行の入力パルスIK=
-1を補償するときには、同じ値Ckがスレッショルドから
減算されることが理解されよう。
例えば表Bから分かるように、任意の時点Tkにてなさる
べき決定は、C0またはC1により影響されない。例えば、
時点T5においてなさるべき決定D+1は、T4において受信
される入力パルスに関係づけられる。この例のいて、こ
のパルスはI4=-1である。さらに第5図を参照すると、
ブロック51により示されるように、論理回路はもっと
も最新の決定がD=+1であるか否かを決定する。もしも
イエスであれば、スレッショルド値は、値C2を加えるこ
とにより調節される(ブロック52)。もしノーであれ
ば、スレッショルドTHからC2が減算される(ブロック5
3)。表Bの例において、時点T5におけるC2の影響度は
C2=0である。
上述のプロセスは、ここで、ブロック54〜56により
示されるように先行の決定D-1に対して反復される。上
に挙げた例において、すなわち表Bにおいて、決定D-1
=1が時点T3においてなされ、それが時点T2において受
信された入力パルスI2=-1に関係づけられる。時点T5に
おけるパルスI2の影響度は値C3=-(-3)=+1を有する。
かくして、ブロック56に従う新スレッショルドは、TH
=TH=TH+3=+3に調節されよう。
上述のプロセスは、第5図のブロック57〜59により
示されるように、決定D-2に対して再度反復される。か
くして、本例において、時点T2においてなされる決定D-
2は、表Bに示されるように、時点T1にて受信される入
力パルスI1=+1に対応する。時点T5におけるそのパルス
の影響度は、C4=-1である。かくして、スレッショルド
値は、ブロック58により示されるようにTH=TH-1=+3
-1=+2に調節される。この調節された値は、表B、行
8、列T5に示されている。
ブロック60に示されるように、このようにして調節さ
れた値は、時点T5において論理回路24により線18上
に受信される信号値SVkと比較される。この例において
はTHk=+2はSVk=-2より大きいから、ブロック62に示
されるように、決定D+1=-1である。
次に、第3図のブロック図の第2論理回路36の動作を
第6図のフローチャートを参照いて記述する。第6図に
示される回路動作の目的は、決定D+1にすぐ続く決定D+2
をなすことである。第5図および第6図のフローチャー
トを比較することから分かるように、この動作は類似で
ある。大きな差は、回路36が回路24の概2倍速く動
作し、したがって、回路24が1つのみの決定を提供す
る同じ期間中に2つの相続く決定を提供することであ
る。図面第6図を参照すると、回路36は、ブロック7
0により示されるように0にイニシャライズされる。そ
れゆえ、第5図のフローチャートに描かれる前述のプロ
セスは、ブロック71により示されるように、決定D+1
を得るように、ただし、回路24で提供されるよりも相
当早い速度で利用される。
その後、スレッショルド値THは、ブロック72に示され
るように0にセットされる。ブロック73により示され
るように、回路はさらに、先になされた決定がD+1=1
であるか否かを決定する。イエスであれば、スレッショ
ルド値は、ブロック74により示されるように、表Aか
ら値C2を加えることによって調節される。もしもノーな
らば、ブロック75により示されるようにC2値がTHから
減算される。
ブロック76,77および78は決定Dの値を決定し、
スレッショルドを相当に決定するための類似のステップ
を示している。
前述のステップは、先行の決定D-1の値を決定しスレッ
ショルドを調節するため、ブロック79〜81により図
示されるものにもやはり類似である。
ブロック82は、このようにして得られた調節されたス
レッショルド値Thkを時点T6にて論理回路36により受
信される線35上の信号値SVkに比較する。もしもTHkが
SVkよりも大きいと、決定D+2=+1であり、もしもTHkがS
Vkよりも小さいと、決定D+2=-1である。これらは、ブ
ロック83,84によりそれぞれ示されるごとくであ
る。
上述の説明から明らかなように、第5図および第6図の
フローチャートは、特定のチャンネル特性に依存して、
スレッショルドを他の補償値Ckにより調節できる他のス
テップを含むことができる。また、第5図および第6図
により示される上述の動作は、各RAM24,36のメモ
リ位置で記憶される各決定に対して反復されることも理
解されよう。
以上、本発明を好ましい実施例を参照して図示説明した
が、当技術に精通したものであれば、本発明の技術思想
から逸脱することなく種々の変化、変更をなし得ること
は明らかであろう。
【図面の簡単な説明】
第1A図および第1B図は正および負入力パルスに対す
る特定の伝送チャンネルレスポンスの例を示す線図、第
2図は特定の入力パルス列に対する第1A図および第1
B図の特定の伝送チャンネルによるレスポンスの例を示
す線図、第3図は本発明の決定フィードバックデコーダ
の好ましい実施例のブロック図、第4A〜4J図は第3
図に示されるデコーダの動作と関連する時間図、第5図
は第3図の第1論理回路24の動作の例を描くフローチ
ャート、第6図は第3図の第2論理回路の例を描くフロ
ーチャートである。 8,34:フリップフロップ 10:入力ライン 12,14:信号路(データ路) 24:論理回路 26a〜26m:フリップフロップ 36:論理回路 38a〜38m:フリップフロップ

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】伝送データ流の1つおきのデータビットに
    対応する逐次のディジタル値を受信して、これから前記
    各対応するデータビットの値を定める決定を提供し出力
    する第1の論理手段と、該第1論理手段により提供され
    る予定された数の連続する先行の決定を記憶するための
    第1記憶手段とを備える第1信号路と、 前記伝送データ流の各データビットに対応する逐次のデ
    ィジタル値を受信して、前記各対応するデータビットの
    値を定める決定を提供し、かつ前記第1論理手段により
    提供される前記各決定の値を定める決定を出力する第2
    倫理手段と、該第2論理手段により提供される予定され
    た数の連続する先行の決定を記憶するための第2の論理
    手段とを備える、前記第1信号路と並列な第2信号路と
    を備え、 前記第1および第2記憶手段が、該記憶手段に記憶され
    る前記の先行の決定を前記第1および第2論理手段に供
    給する ことを特徴とする信号伝送チャンネルにより伝送される
    ディジタルデータ流を解読するための決定フィードバッ
    ク装置。
  2. 【請求項2】前記第2論理手段が、前記第1論理手段に
    より提供される前記各決定の速度のほぼ2倍にて前記各
    決定を提供する特許請求の範囲第1項記載の装置。
  3. 【請求項3】前記伝送チャンネルから得られる信号が、
    同じ周波数を有する第1および第2クロック信号でそれ
    ぞれサンプルされ、前記第2クロック信号が前記第1ク
    ロック信号よりも1/2サイクル遅れており、前記第1ク
    ロック信号から得られる前記サンプルが前記第1論理手
    段により受信される前記ディジタル値に対応し、前記第
    1および第2クロック信号から得られる前記サンプル
    が、前記第2論理手段により受信される前記ディジタル
    値に対応する特許請求の範囲第1項記載の決定フィード
    バック装置。
  4. 【請求項4】前記第1論理手段が、1クロックサイクル
    内に前記各決定を提供し、前記第2論理手段が同じクロ
    ックサイクル内に2つの相続く決定を提供する特許請求
    の範囲第3項記載の決定フィードバック装置。
  5. 【請求項5】第1データ路内に結合されており、入力信
    号を第1クロックにてサンプルするための第1のディジ
    タル−アナログコンバータと、 前記第1データ路と並列な第2のデータ路に結合されて
    おり、前記第1クロックと同じ周波数を有するがクロッ
    クサイクルの1/2だけ該第1クロックより遅れた第2の
    クロックで前記入力信号をサンプルするための第2のア
    ナログ−ディジタルコンバータと、 前記第1信号路に結合されており、前記第1アナログ−
    ディジタルコンバータから相続くサンプルを受信し、該
    サンプルから、当該第1論理手段により受信される前記
    各サンプルの値を定める相続く決定を提供し出力する第
    1の論理手段と、 前記第1信号路に結合されており、前記第1論理手段に
    より提供される予定数の先行の決定を記憶するための第
    1の記憶手段と、 前記第2信号路に結合されており、前記第1および第2
    アナログ−ディジタルコンバータから相続くサンプルを
    受信し、当該第2論理手段により受信される各サンプル
    の値を定める相続く決定を提供し、前記第1論理手段に
    より受信される前記サンプルと交番する前記各受信サン
    プルの値を定める各決定を出力するための第2の論理手
    段と、 前記第2信号路に結合されており、前記第2論理手段に
    より出力される予定数の先行の決定を記憶するための第
    2の記憶手段と、 前記第1および第2記憶手段により記憶される前記の先
    行の決定を前記第1および第2論理手段に供給するため
    の手段と を備える伝送チャンネルにより伝送される入力信号をサ
    ンプルすることにより得られるディジタルデータ流を解
    読するための決定フィードバック装置。
  6. 【請求項6】論理1ビットを表わす入力パルスおよび論
    理0ビットを表わす入力パルスに対して各時間点におい
    て既知の振幅レスポンスを有する伝送チャンネルにより
    伝送される入力信号をサンプルすることにより得られる
    ディジタルデータ流を解読するための決定フィードバッ
    ク装置において、 第1信号路内に結合され、入力信号を第1クロックにて
    サンプルするための第1のディジタル−アナログコンバ
    ータと、 前記第1データ路と並列な第2の信号路に結合されてお
    り、前記第1クロックと同じ周波数を有するがクロック
    サイクルの1/2だけ該第1クロックより遅れた第2のク
    ロックで前記入力信号をサンプルするための第2のアナ
    ログ−ディジタルコンバータと、 前記第1信号路に結合されており、前記第1アナログ−
    ディジタルコンバータから相続くサンプルを受信し、該
    サンプルから、スレッショルド値との比較により前記各
    サンプルの値を定める相続く決定を提供し出力するとと
    もに、各比較に先立ち前記既知のチャンネルレスポンス
    を補償するように、前記スレッショルドを調節する第1
    の論理手段と、 前記第1信号路に結合されており、前記第1論理手段に
    より提供される予定数の先行の決定を記憶するための第
    1の記憶手段と、 前記第2信号路に結合されており、前記第1および第2
    アナログ−ディジタルコンバータから相続くサンプルを
    受信し、スレッショルド値との比較により各受信された
    サンプルの値を決定する相続く決定を提供し、前記第1
    論理手段により受信される前記サンプルと交番する前記
    各受信サンプルの値を定める各決定を出力するととも
    に、各比較に先立ち前記チャンネルレスポンスを補償す
    るように前記スレッショルドを調節するための第2の論
    理手段と、 前記第2信号路に結合されており、該第2論理手段によ
    り出力される予定数の先行の決定を記憶するための第2
    の記憶手段と、 前記第1および第2記憶手段により記憶される前記の先
    行の決定を前記第1および第2論理手段に供給するため
    の手段と を備えることを特徴とする決定フィードバック装置。
  7. 【請求項7】第1データ路内の第1の論理手段に伝送デ
    ータ流の1つおきのデータビットに対応する逐次のディ
    ジタル値を供給し、 前記各対応するデータビットの各値を定める相続く決定
    を、前記第1論理手段により提供、出力し、 前記第1論理手段により提供される予定数の連続する先
    行の決定を記憶し、 前記第1データ路と並列の第2のデータ路の第2の論理
    手段に、前記伝送データ流の前記各データビットに対応
    する逐次のディジタル値を供給し、 前記各対応するデータビットの各値を定める相続く決定
    を前記第2論理手段により提供し、 前記第2論理手段により提供される予定数の連続する先
    行の決定を記憶し、 前記第1および第2論理手段により提供される前記の記
    憶された先行の決定を前記第1および第2論理手段に供
    給する 諸段階を含むことを特徴とする、信号伝送チャンネルに
    より伝送されるディジタルデータ流の相続くデータビッ
    トを解読する方法。
JP2220176A 1989-08-24 1990-08-23 ディジタルデータ用迅速決定フィールドバックデコーダ Expired - Lifetime JPH0624396B2 (ja)

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Application Number Priority Date Filing Date Title
US398191 1989-08-24
US07/398,191 US4995106A (en) 1989-08-24 1989-08-24 Fast decision feedback decoder for digital data

Publications (2)

Publication Number Publication Date
JPH0389748A JPH0389748A (ja) 1991-04-15
JPH0624396B2 true JPH0624396B2 (ja) 1994-03-30

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ID=23574357

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0629933A1 (en) * 1993-06-15 1994-12-21 International Business Machines Corporation An auto-sequenced state machine
WO1999003241A2 (en) * 1997-07-11 1999-01-21 Cambridge Consultants Limited Data slicing using n previously decoded symbols
US6848147B2 (en) * 2002-04-08 2005-02-01 Royal Appliance Mfg. Co. Internally driven agitator

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3125727A (en) * 1959-04-24 1964-03-17 Voltage amplitude detection apparatus
US3456201A (en) * 1965-12-03 1969-07-15 Nasa System for monitoring signal amplitude ranges
US3634769A (en) * 1969-12-12 1972-01-11 Relex Corp Sequential gating circuit
JPS531008B2 (ja) * 1972-12-07 1978-01-13
US4012697A (en) * 1975-06-30 1977-03-15 Honeywell Inc. Clock signal extraction during playback of a self-clocking digital recording
US4344039A (en) * 1979-03-13 1982-08-10 Sanyo Electric Co., Ltd. Demodulating circuit for self-clocking-information
US4371975A (en) * 1981-02-25 1983-02-01 Rockwell International Corporation Sampling NRZ data phase detector
US4546394A (en) * 1982-01-29 1985-10-08 Sansui Electric Co., Ltd. Signal reconstruction circuit for digital signals
US4639792A (en) * 1982-10-21 1987-01-27 The Stypher Corporation Apparatus for decoding video address code signals
JPS5992410A (ja) * 1982-11-17 1984-05-28 Sony Corp デ−タ検出装置
FR2561055B1 (fr) * 1984-03-09 1986-09-19 Thomson Csf Demodulateur didon et decodeur de donnees comportant un tel demodulateur
US4697098A (en) * 1985-06-10 1987-09-29 Priam Corporation Composite gate generator circuit for detecting valid data signals
DK158168C (da) * 1985-06-19 1990-09-17 Risoe Forsoegsanlaeg Kobling til behandling af signaler fra en nuklear detektor
US4703282A (en) * 1985-06-29 1987-10-27 Nec Corporation Digital demodulation system
DE3579919D1 (de) * 1985-07-27 1990-10-31 Itt Ind Gmbh Deutsche Frequenzdemodulationsschaltung mit nulldurchgangszaehlung.
US4779054A (en) * 1987-08-17 1988-10-18 General Electric Company Digital inphase/quadrature product detector
JPH0750863B2 (ja) * 1987-09-25 1995-05-31 日本電気株式会社 受信器

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Publication number Publication date
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EP0414349A1 (en) 1991-02-27
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