JPH06243694A

JPH06243694A - 半導体メモリ

Info

Publication number: JPH06243694A
Application number: JP15972293A
Authority: JP
Inventors: Masahiro Konishi; 正洋小西; Masato Yoneda; 正人米田
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1992-12-25
Filing date: 1993-06-29
Publication date: 1994-09-02

Abstract

(57)【要約】（修正有）【目的】製作時に、例えばユーザからの仕様に基づい
て、メモリ部の記憶内容、および入力データとメモリ部
のアドレスとの対応関係の双方についてプログラムする
タイプの半導体メモリに関し、ＴＡＴの短縮化を図る。【構成】この半導体メモリは、デコーダ部１００とメモ
リ部２００とに大別される。デコーダ部１００には複数
のトランジスタ１０１が互いに直列に接続され、各トラ
ンジスタ１０１には、この実施例においては４本のデー
タ線１１０，１２０，１３０，１４０が延びている。こ
の４本のデータ線１１０，１２０，１３０，１４０のう
ちのどのデータ線をゲート１０１ａに接続するかがプロ
グラムされる。またメモリ部２００には多数（この図で
は２つのみ図示）のセルトランジスタ２０１が備えられ
ており、これら多数のセルトランジスタ２０１のそれぞ
れを、図の上下に延びるビット線２１０に接続するか否
かがプログラムされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、製作時に、例えばユー
ザからの仕様に基づいて、メモリ部の記憶内容、および
入力データとメモリ部のアドレスとの対応関係の双方に
ついてプログラムするタイプの半導体メモリに関する。

【０００２】

【従来の技術】従来より種々の半導体メモリが広く用い
られているが、その半導体メモリの一応用例として、本
願出願人により、外部からビットパターンを入力する第
１の入力部、およびその半導体メモリから読み出された
内容の一部を構成するビットパターンをラッチするラッ
チ回路を有し該ラッチ回路にラッチされたビットパター
ンを入力する第２の入力部を備えるとともに、これら第
１の入力部と第２の入力部との双方から入力されたビッ
トパターンをデコードすることにより、所定の多数の内
容が記憶された所定の多数のメモリ領域のなかから次に
読み出されるべき内容が記憶されたメモリ領域を選択す
るデコーダ部を備えた符号化装置が提案されている（特
願平４−８７２１９号）。

【０００３】この提案に係る符号化装置は複数のテキス
トを再出現を許容して観念的に木構造に配列しておき、
そのテキストの配列順序に応じてあらかじめ定めておい
たコード番号を求める、半導体メモリを応用した装置で
ある。以下この符号化装置に沿って、本発明の背景技術
について説明する。

【０００４】

【表１】

【０００５】

【表２】

【０００６】表１は、各テキストＴ０，Ｔ１，Ｔ２，Ｔ
３と、これらの各テキストＴ０，Ｔ１，Ｔ２，Ｔ３と同
一視される２ビットからなるテキストコードとの対応表
であり、表２は、テキストが配列されてなるテキストチ
ェインとそのテキストチェインに付されたコード番号と
の対応表である。ここで１０ビットからなるチェインコ
ードは、コード番号を２進符号で表わしたものである。

【０００７】ここでは先ず上記提案に係る符号化装置に
より取扱われるデータ構造について説明する。図４は、
木構造に配列されたテキストの一例を表わした図であ
る。この図中、かっこ内の数字は各ノードに付されたノ
ード番号を表わしている。先ず図の一番上のノード番号
（０）が付されたノード（頂点）から２本の枝が延び、
各枝の先の各ノードには各テキストＴ０，Ｔ１が配置さ
れている。このうちテキストＴ０が配置されたノード番
号（１）のノードにはコード番号Ｃ１が付されており、
一方テキストＴ１が配置されたノード番号（２）のノー
ドにはコード番号は付されていない。これらの各ノード
のうちテキストＴ０が配置されたノード番号（１）のノ
ードからはさらに３本の枝が延び、それら３本の枝の先
の各ノードにはそれぞれテキストＴ０，Ｔ１，Ｔ３が配
置されている。また、これらの各ノードにはそれぞれコ
ード番号Ｃ３，Ｃ４，Ｃ５が付されている。これらの各
ノードのうちテキストＴ０が配置されたノード番号
（３）のノードからはさらに２本の枝が延び、それら２
本の枝の先のノード番号（８）、（９）の各ノードには
それぞれテキストＴ１，Ｔ２が配置されており、こられ
の各ノードにはそれぞれコード番号Ｃ８，Ｃ９が付され
ている。またテキストＴ１が配置されたノード番号
（２）のノードからは２本の枝が延び、それら２本の枝
の先の各ノードにはそれぞれテキストＴ０，Ｔ２が配置
されており、これらの各ノードのうち、テキストＴ２が
配置されたノード番号（７）のノードにはコード番号Ｃ
７が付されている。さらに、これらテキストＴ０，Ｔ２
が配置された各ノードからはそれぞれ１本，２本の枝が
延び、テキストＴ０が配置されたノード番号（６）のノ
ードから延びる枝の先端の、ノード番号（１０）のノー
ドにはテキストＴ０が配置され、またコード番号Ｃ１０
が付されており、テキストＴ２が配置された配置された
ノード番号（７）のノードから延びる２本の枝の先端
の、ノード番号（１１），（１２）の各ノードには各テ
キストＴ１，Ｔ３が配置され、またこれらの各ノードに
はコード番号Ｃ１１，Ｃ１２が付されている。

【０００８】ここで、この木構造化されたデータを用い
た符号化の仕方を具体的に説明すると、以下のようにな
る。まず、テキストチェインＴ０→Ｔ１が入力された時
を考える。このときは、所望とする出力チェインコード
は、表２に定義されるように’０００００００１００’
である。

【０００９】この結果を得るために、まずテキストＴ０
に相当するテキストコード’００’が入力される。木構
造上のテキストＴ０は、ノード番号（０）（ノード番号
（０）は、符号化の最初のノード番号である）の枝先の
ノードに配置されている。ノード番号（０）が付された
ノードから延びる枝の先端に接続されているテキストＴ
０は１つしかないが、ノード番号（０）が付されたノー
ド以外のノードと接続された、テキストＴ０が配置され
たノードは他にもいくつか存在する。

【００１０】そこで、ここでは、この木構造データに入
力されるテキストが木構造の最初のテキストＴ０である
ことを認識するために、このテキストデータ’００’
と、それに加えてノード番号（０）（データ’０００
０’）の双方でサーチする。尚、この枝先のテキストＴ
０が配置されたノードにはコード番号Ｃ１（チェインコ
ード’０００００００００１’）が与えられているが、
今回はこれを求めるべきコード番号とはしない。

【００１１】次いで、テキストＴ１に相当するテキスト
データ’０１’が入力されると、その１つ前のテキスト
Ｔ０のノード番号（１）（データ’０００１’）と今回
入力されたテキストデータ’０１’との双方により木構
造データベースが検索される。これによって、他の枝先
にあるテキストＴ１と、ノード番号（１）の付されたノ
ードの枝先にあるテキストＴ１とを明確に区別すること
が可能となる。

【００１２】これでテキストチェインＴ０→Ｔ１の枝が
定まり、このＴ１の枝先に付されたコード番号Ｃ４（チ
ェインコード’０００００００１００’）が、求めるべ
きコード番号として出力されることになる。同様にし
て、表１で定義される任意のチェインコードＣ１，…
…，Ｃ１２を求めることができる。上記提案に係る符号
化装置は、図４に示すような木構造のデータを取扱うの
に有効な装置であり、木構造の各ノードにノード番号を
付しておき、入力されたテキストと現在位置するノード
のノード番号とに基づいて次に進むべきノードを求める
ように構成されている。このため、現在位置するノード
から多数本の枝が延びていても、これを順次サーチして
いく場合と異なり、一回の検索動作で直ちに次に進むべ
きノードが求められ、したがってテキストチェインが極
めて短時間にコード番号に変換されるという特長を有す
る。

【００１３】図５は上述の提案に係る符号化装置の一例
を示す図である。この符号化装置のデコーダ部２０に
は、テキストデータ入力端子ＴＤ０，ＴＤ１（第１の入
力部）と、ノード番号入力端子ＮＤ０，ＮＤ１，ＮＤ
２，ＮＤ３が備えられている。このノード番号入力端子
ＮＤ０，ＮＤ１，ＮＤ２，ＮＤ３から入力されるデータ
はノード番号設定回路２２に入力される。またこのノー
ド番号設定回路２２にはメモリ部２５からのノード番号
データ出力２６も接続されており、入力切換端子ＳＷに
よってその入力が切換えられる構造となっている。

【００１４】デコーダ部２０の最左端に記入された番号
は、図４に示す木構造の各ノードのノード番号（１），
（２），（３），……，（１２）を表わしている。例え
ば、最下端行のノード番号（１）は、図４の木構造デー
タの上段の、テキストＴ０が配置されたノードを表現し
ている。また、このデコーダ部２０においては、左右方
向に一致検出回路２１まで延びる、各ノードに対応する
線分と、縦方向に延びる、テキストデータ入力端子ＴＤ
０，ＴＤ１からのデータ線およびノード番号設定回路２
２からのデータ線が交差している。この交差点に、黒丸
が表示されているものはそのデータ線のデータが正転デ
ータ’１’であるとき、また黒丸がないものはそのデー
タ線のデータが反転データ’０’である時に、一致検出
回路２１の出力が’１’（アクティブ）となるように構
成されている。即ち、ノード番号（１）のものは、テキ
ストデータ入力端子ＴＤ０，ＴＤ１およびノード番号設
定回路２２からの出力の全てが’０’のときノード番号
（１）に対応する一致検出回路２１の出力が’１’とな
る。

【００１５】ここで、ノード番号設定回路２２に、図４
に示す頂点のノードのノード番号（０）（データ’００
００’）を設定し、その状態でテキストデータ入力端子
ＴＤ０，ＴＤ１からテキストＴ０のデータ’００’が入
力されると、ノード番号（１）に対応する一致検出回路
２１の出力が’１’となる。すると、同図右部のメモリ
部２５の最下端の行がアクティブとなり、白丸２７が存
在する交点に接続された出力回路２８の出力が’１’と
なる。具体的には、ノード番号データ出力２６から’０
００１’、コードバリッドビット出力２９から’１’、
およびチェインコードデータ出力３０から’０００００
００００１’が出力される。ここで、コードバリッドビ
ット出力２９は、チェインコード出力３０から出力され
たデータが有効か無効を示すものであり、即ちノード番
号データ出力２６から出力されたノード番号が付された
ノードにコード番号が付されているか否かを示すもので
ある。ここではこのコードバリッドビット出力２９は’
１’であるため、チェインコードデータ出力３０から出
力されたデータは有効ではあるが、ここではチェインコ
ード出力３０から出力されたデータは求めるべきコード
番号としては使用しない。ノード番号データ出力２６か
ら出力されたデータ’０００１’はノード番号設定回路
２２に入力される。

【００１６】次に、テキストデータ入力端子ＴＤ０，Ｔ
Ｄ１にテキストＴ１のデータ’０１’が入力されると、
ノード番号設定回路２２の出力は前回のテキストＴ０の
検索結果からの値’０００１’となっているため、デコ
ーダ部２０の入力は、今度は’０１０００１’となる。
このパターンで一致するものはテキストＴ１が配置され
たノード番号（４）である（図４参照）。この結果、ノ
ード番号（４）に対応する一致検出回路２１の出力が’
１’となり、メモリ部２５の下から４行目の行がアクテ
ィブとなる。このため、コードバリッドビット出力が’
１’、チェインコードデータ出力が’０００００００１
００’となり、最終的にこのチェインコードがコード番
号として得られる。尚、この時同時にノード番号デー
タ’０１００’を得るがここではこれは用いない。

【００１７】このように、入力データとノード番号との
双方を参照することにより、各ノードから多数の枝が分
岐している場合であっても、高速に検索，一致比較が行
われ、符号化の高速化が実現される。図６は、図５に示
す符号化装置の一部を取り出して示した回路図、図７
は、図６に示す回路をさらに具体化した回路図である。
この図６，図７は、’１１０１１１’の入力データ（テ
キストデータ’１１’およびノード番号設定回路２２か
らの出力が’０１１１’）に対して、一致検出回路２１
の出力が’１’となる、図４のノード番号（１２）に相
当する回路図である。

【００１８】図７に示すように、デコーダ部２０は、互
いにシリーズに接続された６個のトランジスタＴｒ１，
Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６の各ゲートに
各データ線ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５，
ＤＬ６もしくは各データバー線ＤＢＬ１，ＤＢＬ２，Ｄ
ＢＬ３，ＤＢＬ４，ＤＢＬ５，ＤＢＬ６のいずれかが接
続されている。また、２箇所にプリチャージ用トランジ
スタＴｒ１０，Ｔｒ１１が設けられており、これらのう
ちトランジスタＴｒ１０は、Ａ点電位のプリチャージ用
のＰチャンネルトランジスタである。またトランジスタ
Ｔｒ１１はトランジスタＴｒ１と接地線の間に設けられ
たＮチャンネルトランジスタであって、プリチャージ時
のＡ点電位のディスチャージを抑制している。また、一
致検出回路２１にはインバータ２０’と帰還型Ｐチャン
ネルトランジスタＴｒ１２が備えられている。

【００１９】また、メモリ部２５では、インバータ２
０’の出力が、メモリトランジスタＭＴｒ１，ＭＴｒ
２，ＭＴｒ３，ＭＴｒ４の各ゲートに接続されている。
この各メモリトランジスタＭＴｒ１，ＭＴｒ２，ＭＴｒ
３，ＭＴｒ４は一方が各々データ出力線ＤＯＬ３，ＤＯ
Ｌ４，ＤＯＬ５，ＤＯＬ６に、他方が接地線に接続され
ている。

【００２０】さらに、この各データ出力線ＤＯＬ１，…
…，ＤＯＬ１５の一端には、プリチャージ用チャンネル
トランジスタＴｒ１，……，ＰＴｒ１５が構成されてお
り、また他端には、インバータ２１’と帰還型Ｐチャン
ネルトランジスタＴｒ１３が各々構成されている。ここ
で、まず初期化のためのプリチャージ制御端子３１に’
０’が印加されると、Ａ点電位が’１’に設定される。
これに伴い、このＡ点電位のインバータ出力である一致
検出回路２１の出力が’０’となる。この一致検出回路
２１の出力が’０’となることにより各メモリトランジ
スタＭＴｒ１，ＭＴｒ２，ＭＴｒ３，ＭＴｒ４がオフと
なり、また、プリチャージ制御端子３１に’０’が印加
されたことによりプリチャージ用Ｐチャンネルトランジ
スタＰＴｒ１，……，ＰＴｒ１５がオンとなり、各デー
タ出力線ＤＯＬ１，……，ＤＯＬ１５は’１’の状態を
保ち、その反転出力であるインバータ２１’の出力は’
０’の状態を保つ。このとき、コードバリッドビット出
力も’０’を出力する。この信号出力によってチェイン
コードデータの出力が無効データであることを知ること
ができる。

【００２１】ついで、テキストデータ入力端子ＴＤ０，
ＴＤ１から所望の入力データが印加され、かつノード番
号設定回路２２からの出力が決定され、その後プリチャ
ージ制御端子３１に’１’が印加されると、検索状態に
入る。この初期化状態と検索状態を各入力データの印加
と同期して繰り返し行うことにより、所望のチェインコ
ードデータ、即ちコード番号を得ることができる。

【００２２】以上が上記提案に係る符号化装置の一例で
ある。

【００２３】

【発明が解決しようとする課題】上記符号化装置では、
メモリ部２５の記憶内容、およびデコーダ部２０に入力
される入力データ（テキストデータ＋ノード番号）の値
に応じてどの一致検出回路２１の出力をアクティブとす
るかという、入力データとメモリ部のアドレスとの対応
関係は、双方とも、この符号化装置を製作する際に例え
ばユーザからの仕様に基づいてプログラムされることに
なる。

【００２４】ところで、通常の半導体メモリの場合、製
造時においてメモリ部に記憶内容をプログラムする従来
から用いられている一般的な方法は、いわゆるマスクＲ
ＯＭと呼ばれる方法である。一方、通常の半導体メモリ
の場合、デコーダ部は外部からアドレスデータが入力さ
れるためその配線は固定されているのがこれまでの常識
であった。したがって、例えば上記符号化装置のような
ユーザプログラマブルなデコーダ部を有する半導体メモ
リにおいて、デコーダ部，メモリ部双方の記憶内容をど
のような手法を用いてプログラムするかというプログラ
ムの実現手段は確立されていない。

【００２５】ここで、従来のマスクＲＯＭと同様に、で
きる限り高集積化を狙ったプログラム実現手段を採用す
ることが考えられる。しかし、マスクＲＯＭに採用され
ているプログラム実現手段は、半導体メモリを製造する
際のかなり前段の工程である下地工程にまで遡る必要が
あり、このプログラム実現手段を採用すると、デコーダ
部，メモリ部双方の記憶内容は、例えばユーザからの仕
様に基づいて定められているため、ユーザからの仕様が
定まる前には下地工程すら進めておくことができず、仕
様決定から製品の完成までの期間、即ちいわゆるＴＡＴ
（ＴｕｒｎＡｒｏｕｎｄＴｉｍｅ）が長くなってし
まうとい問題がある。また、デコーダ部では外部から入
力されたデータと記憶されたデータとの一致検出を行う
必要があるため、デコーダ部の記憶内容のプログラム実
現手段は一致比較を行うことのできるものであることが
絶対的な必要条件であるが、マスクＲＯＭに採用されて
いるプログラム実現手段では一致検出そのものが不可能
であるという問題がある。

【００２６】本発明は上記事情に鑑み、製造時にデコー
ダ部とメモリ部との双方をプログラムするタイプの半導
体メモリにおいて、ＴＡＴの短縮化が図られた半導体メ
モリを提供することを目的とする。

【００２７】

【課題を解決するための手段】上記目的を達成するため
の本発明の半導体メモリは、（１）絶縁層を介して積層された複数の配線層間を接続
するコンタクト、およびトランジスタが形成された下地
層と該下地層の上に絶縁層を介して積層された第１配線
層との間を接続するコンタクトからなるコンタクト群の
中から選択された第１の所定のコンタクトにより記憶内
容がプログラムされた、所定のビット数のメモリセルか
らなるとともに各アドレスが付された多数のメモリ領域
を有するメモリ部（２）前記多数のメモリ領域それぞれに付された多数の
アドレスの中から入力データに応じた所定のアドレスを
指定する、入力データとアドレスとの対応関係が、前記
第１の所定のコンタクトと同一もしくは異なる、前記コ
ンタクト群の中から選択された第２の所定のコンタクト
によりプログラムされたデコーダ部を備えたことを特徴とするものである。

【００２８】ここで、上記第１の所定のコンタクトおよ
び上記第２の所定のコンタクトの双方が、例えば、トラ
ンジスタが形成された下地層と該下地層の上に絶縁層を
介して積層された第１配線層との間を接続する第１コン
タクトであってもよく、あるいは、上記第１の所定のコ
ンタクトおよび上記第２の所定のコンタクトの双方が、
例えば、トランジスタが形成された下地層の上に絶縁層
を介して積層された第１配線層と該第１配線層の上に絶
縁層を介して積層された第２配線層との間を接続する第
２コンタクトであってもよく、さらには、上記第１の所
定のコンタクトおよび上記第２の所定のコンタクトのう
ちいずれか一方のコンタクトおよびいずれか他方のコン
タクトが、それぞれ、トランジスタが形成された下地層
と該下地層の上に絶縁層を介して積層された第１配線層
との間を接続する第１コンタクト、および上記第１配線
層とその第１配線層の上に絶縁層を介して積層された第
２配線層との間を接続する第２コンタクトであってもよ
い。

【００２９】

【作用】本発明の半導体メモリは、上記のように、メモ
リ部およびデコーダ部について、上記コンタクト群の中
から選択された、それぞれ第１の所定コンタクトおよび
第２の所定のコンタクトによりプログラムするものであ
るため、例えばユーザからの仕様の決定を待たずに下地
工程を進めることができ、ＴＡＴの短縮化が実現する。

【００３０】ここで、メモリ部とデコーダ部の双方につ
いて、例えば第１コンタクトないし第２コンタクト等、
互いに同一のコンタクトでプログラムするようにした場
合は、例えばユーザからの仕様に応じたプログラムとす
るために変更されるマスクの枚数が最小限で済み、した
がってＴＡＴの短縮化に加え、コストもさらに低減化さ
れる。

【００３１】

【実施例】以下本発明の実施例について説明する。図１
は、本発明の一実施例に係る半導体メモリの概念図であ
る。半導体メモリ全体は例えば図５〜図７のように構成
されるが、ここでは以下の説明に必要となる部分のみが
概念的に示されている。

【００３２】この半導体メモリは、デコーダ部１００と
メモリ部２００とに大別される。デコーダ部１００には
複数のトランジスタ１０１が互いに直列に接続され、各
トランジスタ１０１には、この実施例においては４本の
データ線１１０，１２０，１３０，１４０が延びてい
る。この４本のデータ線１１０，１２０，１３０，１４
０のうちのどのデータ線をゲート１０１ａに接続するか
がプログラムされる。またメモリ部２００には多数（こ
の図１では２つのみ図示）のセルトランジスタ２０１が
備えられており、これら多数のセルトランジスタ２０１
のそれぞれを、図１の上下に延びるビット線２１０に接
続するか否かがプログラムされる。

【００３３】図２は、第１のコンタクトによりプログラ
ムを行った場合の、デコーダ部のトランジスタ（ａ），
メモリ部のセルトランジスタ（ｂ）のレイアウトを示し
た図である。デコーダ部を構成するトランジスタ１０１
は、図２（ａ）に示すような形状の拡散層１５０とポリ
シリコン層１６０により形成されており、そのポリシリ
コン層１６０が拡散層１５０の中央上部に延びてゲート
１０１ａが形成されている。

【００３４】拡散層１５０やポリシリコン層１６０から
なる下地層の上には、絶縁層（図示せず）を介して積層
された第１配線層をなす４本のデータ線１１０，１２
０，１３０，１４０が図の上下方向に延びるように形成
されており、図に矩形で示す第１コンタクトのいずれか
を打つことにより、これら４本のデータ線１１０，１２
０，１３０，１４０のうちのいずれか１本のデータ線と
ポリシリコン層１６０とが接続される。デコーダ部１０
０（図１参照）を構成する多数のトランジスタ１０１に
それぞれ延びる各４本のデータ線１１０，１２０，１３
０，１４０のどこにコンタクトを打つかによりデコーダ
部１００がプログラムされる。

【００３５】また図２（ｂ）に示すメモリ部を構成する
セルトランジスタ２０１は、図の左右方向に延びるとと
もに図の上下方向に凸の形状を有する拡散層２５０と、
セルトランジスタ２０１のゲート２０１ａとワード線の
役割を兼用する、図の左右方向に延びるポリシリコン層
２６０により形成されている。拡散層２５０のうちの図
の左右方向に帯状に延びる部分はグラウンドＧＮＤと接
続されている。拡散層２５０やポリシリコン層２６０か
らなる下地層の上には絶縁層（図示せず）を介して積層
された第１配線層をなすビット線２１０が図の上下方向
に延びるように形成されており、図に矩形で示す第１コ
ンタクトを打つか打たないかにより各セルトランジスタ
２０１に論理‘０’，論理‘１’のビット情報がプログ
ラムされる。

【００３６】図３は、第２のコンタクトによりプログラ
ムを行った場合の、デコーダ部のトランジスタ（ａ），
メモリ部のセルトランジスタ（ｂ）のレイアウトを示し
た図である。図２に示すトランジスタ等の構成要素に対
応する構成要素には、解り易さのため、形状や配線層等
の相違を越えて同一の番号を付して示す。

【００３７】デコーダ部１００（図１参照）を構成する
トランジスタ１０１は、拡散層１５０と、ゲート１０１
ａの役割を担うポリシリコン層１６０により形成されて
おり、これら拡散層１５０やポリシリコン層１６０から
なる下地層の上には、絶縁層（図示せず）を介して第１
配線層１７０が積層されている。この第１配線層１７０
とポリシリコン層１６０は図に矩形で示す第１コンタク
トにより接続されている。その第１配線層１７０の上に
絶縁層（図示せず）を介して４本のデータ線１１０，１
２０，１３０，１４０が第２配線層として形成されてい
る。これら４本のデータ線１１０，１２０，１３０，１
４０のいずれかが、プログラムに応じて第１配線層１７
０と図に丸印で示す第２コンタクトにより接続されてい
る。

【００３８】また図３（ｂ）に示す、メモリ部２００
（図１参照）を構成するセルトランジスタ２０１は、図
の左右方向に延びるとともに図の上下方向に凸の形状を
有する拡散層２５０と、セルトランジスタ２０１のゲー
ト２０１ａとワード線の役割を兼用する、図の左右方向
に延びるポリシリコン層２６０により形成されている。
拡散層２５０のうち図の左右方向に帯状に延びる部分は
グラウンドＧＮＤと接続されている。拡散層２５０やポ
リシリコン層２６０からなる下地層の上には、絶縁層
（図示せず）を介して第１配線層２７０が積層されてお
り、この第１配線層２７０と拡散層２５０は、図に矩形
で示す第１コンタクトにより接続されている。その第１
配線層２７０の上には絶縁層（図示せず）を介して図の
上下に延びるビット線２１０が第２配線層として形成さ
れており、図に丸印で示す第２コンタクトを打つか打た
ないかにより、セルトランジスタ２０１に論理‘０’，
論理‘１’のビット情報がプログラムされる。

【００３９】上記各実施例に示すようにデコーダ部１０
０とメモリ部２００の双方とも第１コンタクトないし第
２コンタクトでプログラムを行うことができ、双方とも
同一のコンタクトでプログラムを行うことにより、仕様
に応じて変更すべきマスクの枚数は最小限で済むことと
なり、コストの低減，ＴＡＴの短縮に役立つことにな
る。

【００４０】尚、上記各実施例は、デコーダ部１００と
メモリ部２００の双方とも第１コンタクトないし第２コ
ンタクトでプログラムを行った例であるが、デコーダ部
１００は第１コンタクトでプログラムを行い、メモリ部
は第２コンタクトでプログラムを行ってもよく、あるい
はそれとは逆に、デコーダ部１００は第２コンタクトで
プログラムを行い、メモリ部は第１コンタクトでプログ
ラムをおこなってもよい。その場合、双方とも同一のコ
ンタクトでプログラムを行った場合と比べマスクの枚数
は増えることとなるが、ＴＡＴの短縮には役立つ。

【００４１】

【発明の効果】以上説明したように、本発明の半導体メ
モリは、デコーダ部とメモリ部との双方について、第１
コンタクトないし第２コンタクト等でプログラムしたも
のであるため、仕様決定等を待たずに下地工程等を進め
ることができ、ＴＡＴが短縮化される。またデコーダ部
とメモリ部との双方を同一のコンタクトでプログラムし
た場合はコストの一層の低減化も図られる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体メモリの概念図
である。

【図２】第１コンタクトによりプログラムを行った場合
の、デコーダ部のトランジスタ（ａ），メモリ部のセル
トランジスタ（ｂ）のレイアウト図である。

【図３】第２コンタクトによりプログラムを行った場合
の、デコーダ部のトランジスタ（ａ），メモリ部のセル
トランジスタ（ｂ）のレイアウト図である。

【図４】木構造に配列されたテキストの一例を表わした
図である。

【図５】従来の提案に係る符号化装置の一例を示す図で
ある。

【図６】図５に示す符号化装置の一部を取り出して示し
た回路図である。

【図７】図６に示す回路をさらに具体化した回路図であ
る。

【符号の説明】

１００デコーダ部１０１トランジスタ１０１ａゲート１１０，１２０，１３０，１４０データ線１５０拡散層１６０ポリシリコン層１７０第１配線層２００メモリ部２０１セルトランジスタ２０１ａゲート２１０ビット線２５０拡散層２６０ポリシリコン層２７０第１配線層

Claims

【特許請求の範囲】

【請求項１】絶縁層を介して積層された複数の配線層
間を接続するコンタクト、およびトランジスタが形成さ
れた下地層と該下地層の上に絶縁層を介して積層された
第１配線層との間を接続するコンタクトからなるコンタ
クト群の中から選択された第１の所定のコンタクトによ
り記憶内容がプログラムされた、所定のビット数のメモ
リセルからなるとともに各アドレスが付された多数のメ
モリ領域を有するメモリ部と、前記多数のメモリ領域それぞれに付された多数のアドレ
スの中から入力データに応じた所定のアドレスを指定す
る、入力データとアドレスとの対応関係が、前記第１の
所定のコンタクトと同一もしくは異なる、前記コンタク
ト群の中から選択された第２の所定のコンタクトにより
プログラムされたデコーダ部とを備えたことを特徴とす
る半導体メモリ。
【請求項２】前記第１の所定のコンタクトおよび前記
第２の所定のコンタクトの双方が、トランジスタが形成
された下地層と該下地層の上に絶縁層を介して積層され
た第１配線層との間を接続する第１コンタクトであるこ
とを特徴とする請求項１記載の半導体メモリ。
【請求項３】前記第１の所定のコンタクトおよび前記
第２の所定のコンタクトの双方が、トランジスタが形成
された下地層の上に絶縁層を介して積層された第１配線
層と該第１配線層の上に絶縁層を介して積層された第２
配線層との間を接続する第２コンタクトであることを特
徴とする請求項１記載の半導体メモリ。
【請求項４】前記第１の所定のコンタクトおよび前記
第２の所定のコンタクトのうちいずれか一方のコンタク
トおよびいずれか他方のコンタクトが、それぞれ、トラ
ンジスタが形成された下地層と該下地層の上に絶縁層を
介して積層された第１配線層との間を接続する第１コン
タクト、および前記第１配線層と該第１配線層の上に絶
縁層を介して積層された第２配線層との間を接続する第
２コンタクトであることを特徴とする請求項１記載の半
導体メモリ。