JPH06232360A - Semiconductor device and its manufacture - Google Patents
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- JPH06232360A JPH06232360A JP5018859A JP1885993A JPH06232360A JP H06232360 A JPH06232360 A JP H06232360A JP 5018859 A JP5018859 A JP 5018859A JP 1885993 A JP1885993 A JP 1885993A JP H06232360 A JPH06232360 A JP H06232360A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関するもので、特にＣＭＯＳ部に使用され
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and particularly to a semiconductor device.
【０００２】[0002]
【従来の技術】図４は、第１の従来の半導体装置におけ
るＣＭＯＳ部を示す断面図である。Ｐ型シリコン基板１
の表面にはＰウェル２およびＮウェル３が形成される。
この後、前記Ｐ型シリコン基板１にはＰ- 型拡散層４が
形成される。次に、前記Ｐウェル２の内にはＮ+ 型拡散
層からなる第１のゲ−ト保護ダイオ−ド５が形成され、
前記Ｎウェル３の内にはＰ+ 型拡散層からなる第２のゲ
−ト保護ダイオ−ド６が形成される。この後、前記Ｐ型
シリコン基板１の上にはＬＯＣＯＳ法により第１乃至第
５のフィ−ルド酸化膜７ａ〜７ｅが設けられる。次に、
前記第２および第３のフィ−ルド酸化膜７ｂ、７ｃ相互
間に位置するＰ型シリコン基板１の表面上にはＮチャネ
ルＭＯＳゲ−ト酸化膜８が設けられる。前記第３および
第４のフィ−ルド酸化膜７ｃ、７ｄ相互間に位置するＰ
型シリコン基板１の表面上にはＰチャネルＭＯＳゲ−ト
酸化膜９が設けられる。2. Description of the Related Art FIG. 4 is a sectional view showing a CMOS portion in a first conventional semiconductor device. P-type silicon substrate 1
A P well 2 and an N well 3 are formed on the surface of the.
Then, the P-type silicon substrate 1 has P − The mold diffusion layer 4 is formed. Next, in the P well 2, N + A first gate protection diode 5 composed of a mold diffusion layer is formed,
P + in the N well 3 A second gate protection diode 6 consisting of the mold diffusion layer is formed. Thereafter, first to fifth field oxide films 7a to 7e are provided on the P-type silicon substrate 1 by the LOCOS method. next,
An N-channel MOS gate oxide film 8 is provided on the surface of the P-type silicon substrate 1 located between the second and third field oxide films 7b and 7c. P located between the third and fourth field oxide films 7c and 7d
A P channel MOS gate oxide film 9 is provided on the surface of the type silicon substrate 1.
【０００３】この後、前記第１乃至第５のフィ−ルド酸
化膜７ａ〜７ｅ、ＮチャネルＭＯＳゲ−ト酸化膜８、Ｐ
チャネルＭＯＳゲ−ト酸化膜９およびＰ型シリコン基板
１の上にはポリシリコン層１０が堆積され、このポリシ
リコン層１０の上にはリンが堆積される。次に、前記ポ
リシリコン層１０が熱処理されることにより、ポリシリ
コン層１０にリンが拡散される。この後、このポリシリ
コン層１０はＲＩＥ(Reactive Ion Etching)によりパタ
−ニングされ、第２乃至第４のフィ−ルド酸化膜７ｂ〜
７ｄ、ＮチャネルＭＯＳゲ−ト酸化膜８およびＰチャネ
ルＭＯＳゲ−ト酸化膜９の上にゲ−ト電極１０ａが形成
される。After that, the first to fifth field oxide films 7a to 7e, the N-channel MOS gate oxide film 8 and P are formed.
A polysilicon layer 10 is deposited on the channel MOS gate oxide film 9 and the P-type silicon substrate 1, and phosphorus is deposited on the polysilicon layer 10. Next, the polysilicon layer 10 is heat-treated to diffuse phosphorus into the polysilicon layer 10. After that, the polysilicon layer 10 is patterned by RIE (Reactive Ion Etching), and the second to fourth field oxide films 7b to 7b.
Gate electrode 10a is formed on 7d, N-channel MOS gate oxide film 8 and P-channel MOS gate oxide film 9.
【０００４】次に、前記ゲ−ト電極１０ａ、第１、第
２、第４、第５のフィ−ルド酸化膜７ａ、７ｂ、７ｄ、
７ｅおよびＰ型シリコン基板１の上には第１の絶縁膜１
１が堆積される。この後、前記第１の絶縁膜１１にはＲ
ＩＥにより前記ゲ−ト電極１０ａの上に位置する第１の
コンタクトホ−ル１１ａおよび前記第１、第２のゲ−ト
保護ダイオ−ド５、６の上に位置する第２、第３のコン
タクトホ−ル１１ｂ、１１ｃが設けられる。これらコン
タクトホ−ル１１ａ〜１１ｃの内および第１の絶縁膜１
１の上にはスパッタリングにより第１のＡｌ配線１２が
設けられる。これにより、第１のＡｌ配線１２は、ゲ−
ト電極１０ａと電気的に接続されると同時に、第１、第
２のゲ−ト保護ダイオ−ド５、６と接続される。前記第
１のＡｌ配線１２の上には第２の絶縁膜１３が設けら
れ、この第２の絶縁膜１３にはＲＩＥにより第４のコン
タクトホ−ル１３ａが形成される。このコンタクトホ−
ル１３ａの内および第２の絶縁膜１３の上には第２のＡ
ｌ配線１４が設けられる。このＡｌ配線１４および第２
の絶縁膜１３の上には第３の絶縁膜１５が設けられる。Next, the gate electrode 10a, the first, second, fourth and fifth field oxide films 7a, 7b, 7d,
7e and the P-type silicon substrate 1 on the first insulating film 1
1 is deposited. Then, R is formed on the first insulating film 11.
The first contact hole 11a located on the gate electrode 10a and the second and third gate protection diodes 5 and 6 located on the first and second gate protection diodes 5 and 6 by IE. Contact holes 11b and 11c are provided. Of these contact holes 11a to 11c and the first insulating film 1
A first Al wiring 12 is provided on the first layer 1 by sputtering. As a result, the first Al wiring 12 is
At the same time as being electrically connected to the gate electrode 10a, it is connected to the first and second gate protection diodes 5 and 6. A second insulating film 13 is provided on the first Al wiring 12, and a fourth contact hole 13a is formed on the second insulating film 13 by RIE. This contact phone
The second A is formed on the second insulating film 13 and in the rule 13a.
l wiring 14 is provided. This Al wiring 14 and the second
A third insulating film 15 is provided on the insulating film 13 of FIG.
【０００５】上記第１の従来の半導体装置の製造方法に
よれば、ＮチャネルＭＯＳゲ−ト酸化膜８およびＰチャ
ネルＭＯＳゲ−ト酸化膜９にダメ−ジを与えるチャ−
ジ、例えば第２の絶縁膜１３にＲＩＥによって第４のコ
ンタクトホ−ル１３ａを設ける際、第１のＡｌ配線１２
を介してゲ−ト電極１０ａにかかるチャ−ジを第１、第
２のゲ−ト保護ダイオ−ド５、６によりＰ型シリコン基
板１に逃がすことができる。図５は、第２の従来の半導
体装置におけるＣＭＯＳ部を示す断面図であり、図４と
同一部分には同一符号を付し、異なる部分についてのみ
説明する。According to the first conventional method of manufacturing a semiconductor device, a charge is given to the N-channel MOS gate oxide film 8 and the P-channel MOS gate oxide film 9 to damage them.
For example, when the fourth contact hole 13a is provided on the second insulating film 13 by RIE, the first Al wiring 12
The charge applied to the gate electrode 10a can be released to the P-type silicon substrate 1 by the first and second gate protection diodes 5 and 6 via the gate. FIG. 5 is a cross-sectional view showing a CMOS portion in a second conventional semiconductor device. The same portions as those in FIG. 4 are designated by the same reference numerals, and only different portions will be described.
【０００６】Ｐ型シリコン基板１の表面には第１乃至第
３のＰ- 型拡散層４、４ａ、４ｂが形成される。次に、
前記Ｐ型シリコン基板１にはＮ+ 型拡散層からなるゲ−
ト保護ダイオ−ド５が形成される。On the surface of the P-type silicon substrate 1, first to third P − The type diffusion layers 4, 4a, 4b are formed. next,
The P-type silicon substrate 1 has N + A type diffusion layer
A protection diode 5 is formed.
【０００７】この後、ゲ−ト電極１０ａ、第１、第２、
第４のフィ−ルド酸化膜７ａ、７ｂ、７ｄおよびＰ型シ
リコン基板１の上には第１の絶縁膜１１が堆積される。
次に、この第１の絶縁膜１１にはＲＩＥにより前記ゲ−
ト電極１０ａの上に位置する第１のコンタクトホ−ル１
１ａおよび前記ゲ−ト保護ダイオ−ド５の上に位置する
第２のコンタクトホ−ル１１ｂが設けられる。これらコ
ンタクトホ−ル１１ａ、１１ｂの内および第１の絶縁膜
１１の上には第１のＡｌ配線１２が設けられる。上記第
２の従来の半導体装置の製造方法においても第１の従来
の半導体装置の製造方法と同様の効果を得ることができ
る。After that, the gate electrode 10a, the first, second,
A first insulating film 11 is deposited on the fourth field oxide films 7a, 7b and 7d and the P-type silicon substrate 1.
Next, the gate is formed on the first insulating film 11 by RIE.
First contact hole 1 located on the contact electrode 10a
A second contact hole 11b is provided which is located above 1a and the gate protection diode 5. A first Al wiring 12 is provided in each of the contact holes 11a and 11b and on the first insulating film 11. Also in the second conventional method for manufacturing a semiconductor device, the same effect as in the first conventional method for manufacturing a semiconductor device can be obtained.
【０００８】[0008]
【発明が解決しようとする課題】ところで、上記第１、
第２の従来の半導体装置の製造方法では、コンタクトホ
−ル１１ａ〜１１ｃの内および第１の絶縁膜１１の上に
第１のＡｌ配線１２を設けた際、ゲ−ト電極１０ａを第
１のＡｌ配線１２を介してチャ−ジ対策としての保護ダ
イオ−ド５に接続している。このため、第１のＡｌ配線
１２を設ける工程以降の工程において、ゲ−ト酸化膜
８、９にダメ−ジを与えるチャ−ジを保護ダイオ−ド５
を介してＰ型シリコン基板１に逃がすことができる。し
かし、前記第１のＡｌ配線１２を設ける工程以前の工程
において発生したゲ−ト酸化膜８、９にダメ−ジを与え
るチャ−ジ、例えばポリシリコン層１０をＲＩＥによっ
てパタ−ニングすることによりゲ−ト電極１０ａを形成
する際のチャ−ジ、第１の絶縁膜１１にＲＩＥによって
コンタクトホ−ル１１ａ〜１１ｃを形成する際のチャ−
ジをＰ型シリコン基板１に逃がすことができない。した
がって、ゲ−ト電極１０ａにチャ−ジがかかることによ
り、ゲ−ト酸化膜８、９にダメ−ジを与える。この結
果、ＭＯＳトランジスタにおいて安定したしきい値電圧
を確保することができない。By the way, the first,
In the second conventional method of manufacturing a semiconductor device, when the first Al wiring 12 is provided in the contact holes 11a to 11c and on the first insulating film 11, the gate electrode 10a is firstly formed. Is connected to the protection diode 5 as a countermeasure against the charge through the Al wiring 12. Therefore, in the steps subsequent to the step of forming the first Al wiring 12, the charge which gives damage to the gate oxide films 8 and 9 is protected by the protection diode 5.
Can be released to the P-type silicon substrate 1 via. However, by patterning a charge for giving damage to the gate oxide films 8 and 9 generated in the step before the step of providing the first Al wiring 12, for example, the polysilicon layer 10 by RIE. A charge for forming the gate electrode 10a and a charge for forming the contact holes 11a to 11c on the first insulating film 11 by RIE.
Cannot be released to the P-type silicon substrate 1. Therefore, when the gate electrode 10a is charged, the gate oxide films 8 and 9 are damaged. As a result, a stable threshold voltage cannot be secured in the MOS transistor.
【０００９】また、コンタクトホ−ル１１ａ、１１ｂの
内および第１の絶縁膜１１の上に第１のＡｌ配線１２を
設けることにより、ゲ−ト電極１０ａと保護ダイオ−ド
５とを電気的に接続している。このため、ゲ−ト電極１
０ａおよび配線１２、１４等のパタ−ン上の制約が大き
くなる。Further, by providing the first Al wiring 12 in the contact holes 11a and 11b and on the first insulating film 11, the gate electrode 10a and the protective diode 5 are electrically connected. Connected to. Therefore, the gate electrode 1
0a and the patterns of the wirings 12, 14 and the like become large.
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ゲ−ト電極にチャ−ジ
がかかることによるゲ−ト酸化膜へのダメ−ジ集中を抑
えるとともに、パタ−ン上の制約を小さくした半導体装
置およびその製造方法を提供することにある。The present invention has been made in consideration of the above circumstances, and an object thereof is to suppress the concentration of damage on the gate oxide film due to the charging of the gate electrode. Another object of the present invention is to provide a semiconductor device and a method of manufacturing the same in which restrictions on patterns are reduced.
【００１１】[0011]
【課題を解決するための手段】この発明は、上記課題を
解決するため、Ｐ型シリコン基板と、前記Ｐ型シリコン
基板の表面上に設けられたゲ−ト酸化膜と、前記Ｐ型シ
リコン基板に形成されたＮ型拡散層と、前記ゲ−ト酸化
膜の上に設けられ、前記Ｎ型拡散層と電気的に接続され
たゲ−ト電極と、前記ゲ−ト電極の上に設けられた絶縁
膜と、前記絶縁膜に設けられたコンタクトホ−ルと、前
記コンタクトホ−ルの内および前記絶縁膜の上に設けら
れた配線とを具備することを特徴としている。To solve the above problems, the present invention provides a P-type silicon substrate, a gate oxide film provided on the surface of the P-type silicon substrate, and the P-type silicon substrate. And an N-type diffusion layer formed on the gate oxide film and a gate electrode electrically connected to the N-type diffusion layer, and provided on the gate electrode. And an insulating film, a contact hole provided on the insulating film, and a wiring provided inside the contact hole and on the insulating film.
【００１２】また、Ｐ型シリコン基板の表面上にゲ−ト
酸化膜を設ける工程と、前記ゲ−ト酸化膜および前記Ｐ
型シリコン基板の上にポリシリコン層を堆積する工程
と、前記ポリシリコン層を介してＮ型不純物を導入する
ことにより、前記Ｐ型シリコン基板に前記ポリシリコン
層と電気的に接続されたＮ型拡散層を形成する工程と、
前記ポリシリコン層をパタ−ニングすることにより、ゲ
−ト電極を形成する工程と、前記ゲ−ト電極の上に絶縁
膜を設ける工程と、前記絶縁膜にコンタクトホ−ルを設
ける工程と、前記コンタクトホ−ルの内および前記絶縁
膜の上に前記ゲ−ト電極と電気的に接続された配線を設
ける工程とを具備することを特徴としている。Further, a step of forming a gate oxide film on the surface of the P-type silicon substrate, the gate oxide film and the P oxide film.
N-type electrically connected to the polysilicon layer on the P-type silicon substrate by depositing a polysilicon layer on the type silicon substrate and introducing N-type impurities through the polysilicon layer A step of forming a diffusion layer,
A step of forming a gate electrode by patterning the polysilicon layer, a step of providing an insulating film on the gate electrode, a step of providing a contact hole on the insulating film, Providing a wiring electrically connected to the gate electrode in the contact hole and on the insulating film.
【００１３】また、Ｐ型シリコン基板の表面上にゲ−ト
酸化膜を設ける工程と、前記Ｐ型シリコン基板にＮ型不
純物を導入することによりＮ型拡散層を形成する工程
と、前記Ｎ型拡散層および前記ゲ−ト酸化膜の上にポリ
シリコン層を堆積する工程と、前記ポリシリコン層をパ
タ−ニングすることにより、前記Ｎ型拡散層と電気的に
接続されたゲ−ト電極を形成する工程と、前記ゲ−ト電
極の上に絶縁膜を設ける工程と、前記絶縁膜にコンタク
トホ−ルを設ける工程と、前記コンタクトホ−ルの内お
よび前記絶縁膜の上に前記ゲ−ト電極と電気的に接続さ
れた配線を設ける工程とを具備することを特徴としてい
る。Also, a step of forming a gate oxide film on the surface of the P-type silicon substrate, a step of forming an N-type diffusion layer by introducing an N-type impurity into the P-type silicon substrate, and the N-type diffusion layer. Depositing a polysilicon layer on the diffusion layer and the gate oxide film, and patterning the polysilicon layer to form a gate electrode electrically connected to the N-type diffusion layer. Forming step, forming an insulating film on the gate electrode, forming a contact hole on the insulating film, and forming the gate in the contact hole and on the insulating film. A step of providing a wiring electrically connected to the first electrode.
【００１４】また、Ｐ型シリコン基板と、前記Ｐ型シリ
コン基板の表面上に設けられたゲ−ト酸化膜と、前記Ｐ
型シリコン基板に形成されたＮ型拡散層と、前記ゲ−ト
酸化膜の上に設けられ、前記Ｎ型拡散層と電気的に接続
されたゲ−ト電極と、前記ゲ−ト電極の上に設けられた
絶縁膜と、前記絶縁膜および前記ゲ−ト電極に設けられ
た前記Ｎ型拡散層の上に位置するコンタクトホ−ルと、
前記コンタクトホ−ルの内および前記絶縁膜の上に設け
られ、前記Ｎ型拡散層と電気的に接続された配線とを具
備することを特徴としている。Further, a P-type silicon substrate, a gate oxide film provided on the surface of the P-type silicon substrate, and the P-type silicon substrate.
Type N-type diffusion layer formed on a silicon substrate, a gate electrode provided on the gate oxide film and electrically connected to the N-type diffusion layer, and on the gate electrode. An insulating film provided on the insulating film, and a contact hole located on the N-type diffusion layer provided on the insulating film and the gate electrode,
It is characterized in that it comprises a wiring provided inside the contact hole and on the insulating film and electrically connected to the N-type diffusion layer.
【００１５】また、Ｐ型シリコン基板の表面上にゲ−ト
酸化膜を設ける工程と、前記ゲ−ト酸化膜および前記Ｐ
型シリコン基板の上にポリシリコン層を堆積する工程
と、前記ポリシリコン層を介してＮ型不純物を導入する
ことにより、前記Ｐ型シリコン基板に前記ポリシリコン
層と電気的に接続されたＮ型拡散層を形成する工程と、
前記ポリシリコン層をパタ−ニングすることにより、ゲ
−ト電極を形成する工程と、前記ゲ−ト電極の上に絶縁
膜を設ける工程と、前記絶縁膜および前記ゲ−ト電極に
前記Ｎ型拡散層の上に位置するコンタクトホ−ルを設け
る工程と、前記コンタクトホ−ルの内および前記絶縁膜
の上に前記Ｎ型拡散層と電気的に接続された配線を設け
る工程とを具備することを特徴としている。Further, a step of forming a gate oxide film on the surface of the P-type silicon substrate, the gate oxide film and the P oxide film.
N-type electrically connected to the polysilicon layer on the P-type silicon substrate by depositing a polysilicon layer on the type silicon substrate and introducing N-type impurities through the polysilicon layer A step of forming a diffusion layer,
Forming a gate electrode by patterning the polysilicon layer; forming an insulating film on the gate electrode; and forming the N-type on the insulating film and the gate electrode. The method further comprises a step of providing a contact hole located on the diffusion layer, and a step of providing a wiring electrically connected to the N-type diffusion layer in the contact hole and on the insulating film. It is characterized by that.
【００１６】また、Ｐ型シリコン基板の表面上にゲ−ト
酸化膜を設ける工程と、前記Ｐ型シリコン基板にＮ型不
純物を導入することによりＮ型拡散層を形成する工程
と、前記Ｎ型拡散層および前記ゲ−ト酸化膜の上にポリ
シリコン層を堆積する工程と、前記ポリシリコン層をパ
タ−ニングすることにより、ゲ−ト電極を形成する工程
と、前記ゲ−ト電極の上に絶縁膜を設ける工程と、前記
絶縁膜および前記ゲ−ト電極に前記Ｎ型拡散層の上に位
置するコンタクトホ−ルを設ける工程と、前記コンタク
トホ−ルの内および前記絶縁膜の上に前記Ｎ型拡散層と
電気的に接続された配線を設ける工程とを具備すること
を特徴としている。Further, a step of forming a gate oxide film on the surface of the P-type silicon substrate, a step of forming an N-type diffusion layer by introducing an N-type impurity into the P-type silicon substrate, and the N-type diffusion layer. A step of depositing a polysilicon layer on the diffusion layer and the gate oxide film, a step of forming a gate electrode by patterning the polysilicon layer, and a step of forming a gate electrode on the gate electrode. A step of providing an insulating film on the N-type diffusion layer, and a step of providing a contact hole on the N-type diffusion layer on the insulating film and the gate electrode, and in the contact hole and on the insulating film. And a step of providing a wiring electrically connected to the N-type diffusion layer.
【００１７】また、Ｐ型シリコン基板と、前記Ｐ型シリ
コン基板の表面上に設けられたゲ−ト酸化膜と、前記Ｐ
型シリコン基板に形成されたＮ型拡散層と、前記ゲ−ト
酸化膜の上に設けられ、前記Ｎ型拡散層と電気的に接続
されたゲ−ト電極と、前記ゲ−ト電極に設けられた前記
Ｎ型拡散層の上に位置する第１のコンタクトホ−ルと、
前記第１のコンタクトホ−ルの内および前記ゲ−ト電極
の上に設けられた絶縁膜と、前記絶縁膜に設けられ、前
記Ｎ型拡散層の上に位置され、前記第１のコンタクトホ
−ルの内に設けられた第２のコンタクトホ−ルと、前記
第２のコンタクトホ−ルの内および前記絶縁膜の上に設
けられ、前記Ｎ型拡散層と電気的に接続された配線とを
具備することを特徴としている。Further, the P-type silicon substrate, the gate oxide film provided on the surface of the P-type silicon substrate, and the P-type silicon substrate.
Type N-type diffusion layer formed on a silicon substrate, a gate electrode provided on the gate oxide film and electrically connected to the N-type diffusion layer, and a gate electrode provided on the gate electrode. A first contact hole located on the N-type diffusion layer formed,
An insulating film provided in the first contact hole and on the gate electrode; and a first contact hole provided on the insulating film and on the N-type diffusion layer. A second contact hole provided inside the second contact hole and a wiring provided inside the second contact hole and on the insulating film and electrically connected to the N type diffusion layer; It is characterized by having and.
【００１８】また、Ｐ型シリコン基板の表面上にゲ−ト
酸化膜を設ける工程と、前記ゲ−ト酸化膜および前記Ｐ
型シリコン基板の上にポリシリコン層を堆積する工程
と、前記ポリシリコン層を介してＮ型不純物を導入する
ことにより、前記Ｐ型シリコン基板に前記ポリシリコン
層と電気的に接続されたＮ型拡散層を形成する工程と、
前記ポリシリコン層をパタ−ニングすることにより、前
記Ｎ型拡散層の上に位置する第１のコンタクトホ−ルを
有するゲ−ト電極を形成する工程と、前記第１のコンタ
クトホ−ルの内および前記ゲ−ト電極の上に絶縁膜を設
ける工程と、前記絶縁膜に、前記Ｎ型拡散層の上に位置
され前記第１のコンタクトホ−ルの内に存する第２のコ
ンタクトホ−ルを設ける工程と、前記第２のコンタクト
ホ−ルの内および前記絶縁膜の上に前記Ｎ型拡散層と電
気的に接続された配線を設ける工程とを具備することを
特徴としている。Further, a step of providing a gate oxide film on the surface of the P-type silicon substrate, the gate oxide film and the P oxide film.
N-type electrically connected to the polysilicon layer on the P-type silicon substrate by depositing a polysilicon layer on the type silicon substrate and introducing N-type impurities through the polysilicon layer A step of forming a diffusion layer,
Patterning the polysilicon layer to form a gate electrode having a first contact hole located on the N-type diffusion layer; and forming a gate electrode with the first contact hole. Providing an insulating film inside and on the gate electrode, and in the insulating film, a second contact hole located above the N-type diffusion layer and present in the first contact hole. And a step of providing a wiring electrically connected to the N-type diffusion layer in the second contact hole and on the insulating film.
【００１９】また、Ｐ型シリコン基板の表面上にゲ−ト
酸化膜を設ける工程と、前記Ｐ型シリコン基板にＮ型不
純物を導入することによりＮ型拡散層を形成する工程
と、前記Ｎ型拡散層および前記ゲ−ト酸化膜の上にポリ
シリコン層を堆積する工程と、前記ポリシリコン層をパ
タ−ニングすることにより、前記Ｎ型拡散層と電気的に
接続され、前記Ｎ型拡散層の上に位置する第１のコンタ
クトホ−ルを有するゲ−ト電極を形成する工程と、前記
第１のコンタクトホ−ルの内および前記ゲ−ト電極の上
に絶縁膜を設ける工程と、前記絶縁膜に、前記Ｎ型拡散
層の上に位置され前記第１のコンタクトホ−ルの内に存
する第２のコンタクトホ−ルを設ける工程と、前記第２
のコンタクトホ−ルの内および前記絶縁膜の上に前記Ｎ
型拡散層と電気的に接続された配線を設ける工程とを具
備することを特徴としている。Further, a step of forming a gate oxide film on the surface of the P-type silicon substrate, a step of forming an N-type diffusion layer by introducing an N-type impurity into the P-type silicon substrate, and the N-type diffusion layer. By depositing a polysilicon layer on the diffusion layer and the gate oxide film, and by patterning the polysilicon layer, the polysilicon layer is electrically connected to the N-type diffusion layer, and the N-type diffusion layer is formed. Forming a gate electrode having a first contact hole located on the gate electrode, and providing an insulating film in the first contact hole and on the gate electrode. Providing the insulating film with a second contact hole located above the N-type diffusion layer and existing in the first contact hole;
N in the contact hole and on the insulating film.
And a step of providing a wiring electrically connected to the mold diffusion layer.
【００２０】[0020]
【作用】この発明は、ゲ−ト酸化膜およびＰ型シリコン
基板の上にポリシリコン層を堆積し、前記Ｐ型シリコン
基板にＮ型不純物を導入することによりＮ型拡散層を形
成し、このＮ型拡散層とポリシリコン層とを直接接続し
ている。このため、前記Ｎ型拡散層を形成する工程以降
における工程でゲ−ト電極にかかるチャ−ジ、即ちポリ
シリコン層をパタ−ニングする工程および絶縁膜にコン
タクトホ−ルを設ける工程それぞれにおいてゲ−ト電極
にかかるチャ−ジをＮ型拡散層によりＰ型シリコン基板
に逃がすことができる。したがって、ゲ−ト電極にチャ
−ジが集中することを防ぎ、ゲ−ト酸化膜にダメ−ジを
与えることを防止することができる。According to the present invention, a polysilicon layer is deposited on a gate oxide film and a P-type silicon substrate, and an N-type diffusion layer is formed by introducing an N-type impurity into the P-type silicon substrate. The N type diffusion layer and the polysilicon layer are directly connected. Therefore, in the steps subsequent to the step of forming the N-type diffusion layer, the gate of the gate electrode, that is, the step of patterning the polysilicon layer and the step of providing the contact hole in the insulating film are respectively performed. The charge on the gate electrode can be released to the P-type silicon substrate by the N-type diffusion layer. Therefore, it is possible to prevent the charge from concentrating on the gate electrode and prevent damage to the gate oxide film.
【００２１】また、Ｐ型シリコン基板にＮ型不純物を導
入することによりＮ型拡散層を形成し、このＮ型拡散層
とポリシリコン層とを直接接続している。このため、ゲ
−ト電極および配線のパタ−ン上の制約を小さくするこ
とができる。Further, an N type diffusion layer is formed by introducing an N type impurity into the P type silicon substrate, and the N type diffusion layer and the polysilicon layer are directly connected. Therefore, the restrictions on the pattern of the gate electrode and the wiring can be reduced.
【００２２】[0022]
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings.
【００２３】図１は、この発明の第１の実施例による半
導体装置におけるＣＭＯＳ部を示す断面図である。先
ず、Ｐ型シリコン基板２１の表面にはＰウェル２２およ
びＮウェル２３が形成される。次に、前記Ｐ型シリコン
基板２１の表面には第１乃至第４のＰ- 型拡散層２４ａ
〜２４ｄが形成される。この後、前記Ｐ型シリコン基板
２１の表面上にはＬＯＣＯＳ法により第１乃至第４のフ
ィ−ルド酸化膜２５ａ〜２５ｄが形成される。これら第
１乃至第４のフィ−ルド酸化膜２５ａ〜２５ｄそれぞれ
は前記第１乃至第４のＰ- 型拡散層２４ａ〜２４ｄの上
に位置している。FIG. 1 is a sectional view showing a CMOS portion in a semiconductor device according to the first embodiment of the present invention. First, the P well 22 and the N well 23 are formed on the surface of the P type silicon substrate 21. Then, on the surface of the P-type silicon substrate 21, first to fourth P − Type diffusion layer 24a
~ 24d are formed. Then, first to fourth field oxide films 25a to 25d are formed on the surface of the P-type silicon substrate 21 by the LOCOS method. Each of the first to fourth field oxide films 25a to 25d is formed of the first to fourth P −. It is located on the mold diffusion layers 24a to 24d.
【００２４】次に、前記Ｐ型シリコン基板２１の表面上
にはＮチャネルＭＯＳゲ−ト酸化膜２６およびＰチャネ
ルＭＯＳゲ−ト酸化膜２７が設けられる。前記Ｎチャネ
ルＭＯＳゲ−ト酸化膜２６はＰウェル２２の上に位置し
ており、前記ＰチャネルＭＯＳゲ−ト酸化膜２７はＮウ
ェル２３の上に位置している。Next, an N-channel MOS gate oxide film 26 and a P-channel MOS gate oxide film 27 are provided on the surface of the P-type silicon substrate 21. The N-channel MOS gate oxide film 26 is located on the P well 22, and the P-channel MOS gate oxide film 27 is located on the N well 23.
【００２５】この後、前記ゲ−ト酸化膜２６、２７、第
１乃至第４のフィ−ルド酸化膜２５ａ〜２５ｄおよびＰ
型シリコン基板２１の上にはポリシリコン層２８が堆積
される。次に、このポリシリコン層２８の上には図示せ
ぬＮ型不純物であるリンが堆積される。このリンは、熱
処理によりポリシリコン層２８を介して第２および第３
のフィ−ルド酸化膜２５ｂ、２５ｃの相互間に位置する
Ｐ型シリコン基板２１に導入される。これにより、前記
Ｐ型シリコン基板２１にはＮ+ 型拡散層からなる保護ダ
イオ−ド２９が形成される。この際、前記ポリシリコン
層２８は保護ダイオ−ド２９と電気的に接続される。前
記保護ダイオ−ド２９はツエナ−・ダイオ−ドである。
この後、前記ポリシリコン層２８はＲＩＥによってパタ
−ニングされ、ゲ−ト電極２８ａが形成される。After that, the gate oxide films 26 and 27, the first to fourth field oxide films 25a to 25d and P are formed.
A polysilicon layer 28 is deposited on the mold silicon substrate 21. Next, phosphorus, which is an N-type impurity (not shown), is deposited on the polysilicon layer 28. This phosphorus is removed by heat treatment through the polysilicon layer 28 into the second and third phosphorus.
Is introduced into the P-type silicon substrate 21 located between the field oxide films 25b and 25c. As a result, the P-type silicon substrate 21 has N + A protective diode 29 composed of the mold diffusion layer is formed. At this time, the polysilicon layer 28 is electrically connected to the protection diode 29. The protection diode 29 is a Zener diode.
Then, the polysilicon layer 28 is patterned by RIE to form a gate electrode 28a.
【００２６】次に、前記ゲ−ト電極２８ａおよび第１、
第４のフィ−ルド酸化膜２５ａ、２５ｄの上には第１の
絶縁膜３０が堆積される。この絶縁膜３０にはＲＩＥに
よりゲ−ト電極２８の上に位置する第１のコンタクトホ
−ル３０ａが設けられる。このコンタクトホ−ル３０ａ
の内および第１の絶縁膜３０の上には第１のＡｌ配線３
１が設けられ、このＡｌ配線３１はゲ−ト電極２８ａと
電気的に接続される。この後、前記第１のＡｌ配線３１
および第１の絶縁膜３０の上には第２の絶縁膜３２が設
けられ、この絶縁膜３２にはＲＩＥにより第１のＡｌ配
線３１の上に位置する第２のコンタクトホ−ル３２ａが
設けられる。この第２のコンタクトホ−ル３２ａの内お
よび第２の絶縁膜３２の上には第２のＡｌ配線３３が設
けられ、このＡｌ配線３３および第２の絶縁膜３２の上
には第３の絶縁膜３４が設けられる。Next, the gate electrode 28a and the first,
A first insulating film 30 is deposited on the fourth field oxide films 25a and 25d. The insulating film 30 is provided with a first contact hole 30a located on the gate electrode 28 by RIE. This contact hole 30a
Of the first Al wiring 3 on the first insulating film 30
1 is provided, and the Al wiring 31 is electrically connected to the gate electrode 28a. After this, the first Al wiring 31
A second insulating film 32 is provided on the first insulating film 30, and a second contact hole 32a located on the first Al wiring 31 is provided on the insulating film 32 by RIE. To be A second Al wiring 33 is provided in the second contact hole 32a and on the second insulating film 32, and a third Al wiring 33 is provided on the Al wiring 33 and the second insulating film 32. An insulating film 34 is provided.
【００２７】上記第１の実施例によれば、ゲ−ト酸化膜
２６、２７、第１乃至第４のフィ−ルド酸化膜２５ａ〜
２５ｄおよびＰ型シリコン基板２１の上にポリシリコン
層２８を堆積した後、Ｐ型シリコン基板２１にリンを導
入することにより保護ダイオ−ド２９を形成し、この保
護ダイオ−ド２９とポリシリコン層２８とを直接接続し
ている。このため、前記保護ダイオ−ド２９を形成する
工程以降における工程でゲ−ト電極２８ａにかかるチャ
−ジ、特にポリシリコン層２８をＲＩＥによってパタ−
ニングする工程およびＲＩＥにより第１の絶縁膜３０に
第１のコンタクトホ−ル３０ａを設ける工程それぞれに
おいてゲ−ト電極２８ａにかかるチャ−ジを保護ダイオ
−ド２９によりＰ型シリコン基板２１に逃がすことがで
きる。すなわち、ゲ−ト電極２８ａにプラスのチャ−ジ
がかかった場合には、保護ダイオ−ド２９のツエナ−降
伏により前記チャ−ジをＰ型シリコン基板２１に逃がす
ことができる。また、ゲ−ト電極２８ａにマイナスのチ
ャ−ジがかかった場合には、保護ダイオ−ド２９の順方
向となるから前記チャ−ジをＰ型シリコン基板２１に逃
がすことができる。したがって、ゲ−ト電極２８にチャ
−ジが集中することを防ぎ、ゲ−ト酸化膜２６、２７に
ダメ−ジを与えることを防止すること、即ちゲ−ト酸化
膜の劣化を抑えることができる。この結果、ＭＯＳトラ
ンジスタにおいて安定したしきい値電圧を形成すること
ができる。According to the first embodiment, the gate oxide films 26 and 27 and the first to fourth field oxide films 25a to 25a.
25d and a P-type silicon substrate 21 with a polysilicon layer 28 deposited thereon, and then phosphorus is introduced into the P-type silicon substrate 21 to form a protection diode 29. The protection diode 29 and the polysilicon layer are formed. 28 is directly connected. Therefore, in the steps subsequent to the step of forming the protective diode 29, the charge applied to the gate electrode 28a, especially the polysilicon layer 28 is patterned by RIE.
The protective diode 29 allows the charge applied to the gate electrode 28a to escape to the P-type silicon substrate 21 in each of the step of forming and the step of providing the first contact hole 30a on the first insulating film 30 by RIE. be able to. That is, when a positive charge is applied to the gate electrode 28a, the charger can be released to the P-type silicon substrate 21 by the zener breakdown of the protective diode 29. Further, when a negative charge is applied to the gate electrode 28a, the charge is in the forward direction of the protection diode 29, so that the charge can be released to the P-type silicon substrate 21. Therefore, it is possible to prevent the concentration of the charge on the gate electrode 28 and to prevent the gate oxide films 26 and 27 from being damaged, that is, to suppress the deterioration of the gate oxide film. it can. As a result, a stable threshold voltage can be formed in the MOS transistor.
【００２８】また、従来の半導体装置の製造方法ではゲ
−ト電極と保護ダイオ−ドとを第１のＡｌ配線によって
接続している。しかし、上記第１の実施例では、Ｐ型シ
リコン基板２１にリンを導入することにより保護ダイオ
−ド２９を形成し、この保護ダイオ−ド２９とポリシリ
コン層２８とを直接接続している。このため、ゲ−ト電
極２８ａおよび第１のＡｌ配線３１等のパタ−ン上の制
約を小さくすることができる。In the conventional method of manufacturing a semiconductor device, the gate electrode and the protective diode are connected by the first Al wiring. However, in the first embodiment described above, the protective diode 29 is formed by introducing phosphorus into the P-type silicon substrate 21, and the protective diode 29 and the polysilicon layer 28 are directly connected. Therefore, it is possible to reduce the restrictions on the pattern of the gate electrode 28a and the first Al wiring 31 and the like.
【００２９】尚、上記第１の実施例では、ゲ−ト酸化膜
２６、２７、第１乃至第４のフィ−ルド酸化膜２５ａ〜
２５ｄおよびＰ型シリコン基板２１の上にポリシリコン
層２８を堆積し、このポリシリコン層２８の上にＮ型不
純物であるリンを堆積し、このリンを熱処理によってポ
リシリコン層２８を介してＰ型シリコン基板２１に導入
することにより保護ダイオ−ド２９を形成しているが、
Ｐ型シリコン基板２１にＮ型不純物をイオン注入するこ
とにより保護ダイオ−ド２９を形成し、この保護ダイオ
−ド２９、ゲ−ト酸化膜２６、２７および第１乃至第４
のフィ−ルド酸化膜２５ａ〜２５ｄの上にポリシリコン
層２８を堆積することも可能である。In the first embodiment, the gate oxide films 26 and 27 and the first to fourth field oxide films 25a to 25a.
25d and a polysilicon layer 28 is deposited on the P-type silicon substrate 21, phosphorus that is an N-type impurity is deposited on the polysilicon layer 28, and the phosphorus is heat-treated to form a P-type via the polysilicon layer 28. The protective diode 29 is formed by introducing it into the silicon substrate 21,
A protective diode 29 is formed by implanting N-type impurities into the P-type silicon substrate 21, and the protective diode 29, the gate oxide films 26 and 27, and the first to fourth layers are formed.
It is also possible to deposit the polysilicon layer 28 on the field oxide films 25a to 25d.
【００３０】図２は、この発明の第２の実施例による半
導体装置におけるＣＭＯＳ部を示す断面図であり、図１
と同一部分には同一符号を付し、異なる部分についての
み説明する。FIG. 2 is a sectional view showing a CMOS portion in a semiconductor device according to a second embodiment of the present invention.
The same parts as those of the above are denoted by the same reference numerals, and only different parts will be described.
【００３１】ゲ−ト電極２８ａおよび第１、第４のフィ
−ルド酸化膜２５ａ、２５ｄの上には第１の絶縁膜３０
が堆積される。この絶縁膜３０およびゲ−ト電極２８ａ
にはＲＩＥにより保護ダイオ−ド２９の上に位置する第
１のコンタクトホ−ル３０ｂが設けられる。このコンタ
クトホ−ル３０ｂの内および第１の絶縁膜３０の上には
第１のＡｌ配線３１が設けられ、このＡｌ配線３１は保
護ダイオ−ド２９およびゲ−ト電極２８ａと直接接続さ
れる。上記第２の実施例においても第１の実施例と同様
の効果を得ることができる。A first insulating film 30 is formed on the gate electrode 28a and the first and fourth field oxide films 25a and 25d.
Are deposited. The insulating film 30 and the gate electrode 28a
Is provided with a first contact hole 30b located on the protection diode 29 by RIE. A first Al wiring 31 is provided in the contact hole 30b and on the first insulating film 30, and the Al wiring 31 is directly connected to the protective diode 29 and the gate electrode 28a. . Also in the second embodiment, the same effect as that of the first embodiment can be obtained.
【００３２】また、上記第２の実施例では、第１のＡｌ
配線３１を保護ダイオ−ド２９と直接接続している。こ
のため、従来の半導体装置の製造方法に比べて、第１の
Ａｌ配線３１を設ける工程以降の工程における第１のＡ
ｌ配線３１にかかるチャ−ジを、保護ダイオ−ド２９を
通ってＰ型シリコン基板２１に逃げやすくすることがで
きる。In the second embodiment, the first Al
The wiring 31 is directly connected to the protection diode 29. Therefore, compared with the conventional method of manufacturing a semiconductor device, the first A wiring in the step after the step of providing the first Al wiring 31
The charge applied to the l-wiring 31 can easily escape to the P-type silicon substrate 21 through the protection diode 29.
【００３３】図３は、この発明の第３の実施例による半
導体装置におけるＣＭＯＳ部を示す断面図であり、図１
と同一部分には同一符号を付し、異なる部分についての
み説明する。FIG. 3 is a sectional view showing a CMOS portion in a semiconductor device according to a third embodiment of the present invention.
The same parts as those of the above are denoted by the same reference numerals, and only different parts will be described.
【００３４】ポリシリコン層２８はＲＩＥによってパタ
−ニングされ、保護ダイオ−ド２９の上に位置するホ−
ル２８ｂを有するゲ−ト電極２８ａが形成される。前記
ホ−ル２８ｂの内およびゲ−ト電極２８ａ、第１、第４
のフィ−ルド酸化膜２５ａ、２５ｄの上には第１の絶縁
膜３０が堆積される。この絶縁膜３０にはＲＩＥにより
保護ダイオ−ド２９の上に位置する第１のコンタクトホ
−ル３０ｃが設けられる。このコンタクトホ−ル３０ｃ
の内および第１の絶縁膜３０の上には第１のＡｌ配線３
１が設けられ、このＡｌ配線３１は保護ダイオ−ド２９
と電気的に接続される。The polysilicon layer 28 is patterned by RIE and is placed on a protective diode 29.
A gate electrode 28a having a groove 28b is formed. Inside the hole 28b and the gate electrode 28a, the first and the fourth electrodes
A first insulating film 30 is deposited on the field oxide films 25a and 25d. The insulating film 30 is provided with a first contact hole 30c located on the protection diode 29 by RIE. This contact hole 30c
Of the first Al wiring 3 on the first insulating film 30
1 is provided, and this Al wiring 31 is a protection diode 29.
Electrically connected to.
【００３５】上記第３の実施例においても第２の実施例
と同様の効果を得ることができ、しかも、第１のＡｌ配
線３１とゲ−ト電極２８ａとは保護ダイオ−ド２９を介
して電気的に接続しているため、さらにチャ−ジのゲ−
ト酸化膜への集中を減少させることができる。In the third embodiment, the same effect as that of the second embodiment can be obtained, and furthermore, the first Al wiring 31 and the gate electrode 28a are provided via the protection diode 29. Since it is electrically connected, the charge
The concentration on the oxide film can be reduced.
【００３６】[0036]
【発明の効果】以上説明したようにこの発明によれば、
ゲ−ト酸化膜およびＰ型シリコン基板の上にポリシリコ
ン層を堆積し、このポリシリコン層とＮ型拡散層とを直
接接続している。したがって、ゲ−ト電極にチャ−ジが
かかることによるゲ−ト酸化膜へのダメ−ジ集中を抑え
ることができるとともに、パタ−ン上の制約を小さくす
ることができる。As described above, according to the present invention,
A polysilicon layer is deposited on the gate oxide film and the P-type silicon substrate, and the polysilicon layer and the N-type diffusion layer are directly connected. Therefore, it is possible to suppress the damage concentration on the gate oxide film due to the charge applied to the gate electrode, and to reduce the restriction on the pattern.
【図面の簡単な説明】[Brief description of drawings]
【図１】この発明の第１の実施例による半導体装置にお
けるＣＭＯＳ部を示す断面図。FIG. 1 is a sectional view showing a CMOS portion in a semiconductor device according to a first embodiment of the present invention.
【図２】この発明の第２の実施例による半導体装置にお
けるＣＭＯＳ部を示す断面図。FIG. 2 is a sectional view showing a CMOS portion in a semiconductor device according to a second embodiment of the present invention.
【図３】この発明の第３の実施例による半導体装置にお
けるＣＭＯＳ部を示す断面図。FIG. 3 is a sectional view showing a CMOS portion in a semiconductor device according to a third embodiment of the present invention.
【図４】第１の従来の半導体装置におけるＣＭＯＳ部を
示す断面図。FIG. 4 is a sectional view showing a CMOS portion in a first conventional semiconductor device.
【図５】第２の従来の半導体装置におけるＣＭＯＳ部を
示す断面図。FIG. 5 is a cross-sectional view showing a CMOS section in a second conventional semiconductor device.
21…Ｐ型シリコン基板、22…Ｐウェル、23…Ｎウェル、
24a …第１のＰ- 型拡散層、24b …第２のＰ- 型拡散
層、24c …第３のＰ- 型拡散層、24d …第４のＰ- 型拡
散層、25a …第１のフィ−ルド酸化膜、25b …第２のフ
ィ−ルド酸化膜、25c …第３のフィ−ルド酸化膜、25d
…第４のフィ−ルド酸化膜、26…ＮチャネルＭＯＳゲ−
ト酸化膜、27…ＰチャネルＭＯＳゲ−ト酸化膜、28…ポ
リシリコン層、28a …ゲ−ト電極、28b …ホ−ル、29…
保護ダイオ−ド、30…第１の絶縁膜、30a,30b,30c …第
１のコンタクトホ−ル、31…第１のＡｌ配線、32…第２
の絶縁膜、32a …第２のコンタクトホ−ル、33…第２の
Ａｌ配線、34…第３の絶縁膜。21 ... P type silicon substrate, 22 ... P well, 23 ... N well,
24a ... first of P - Type diffusion layer, 24b ... second P − Type diffusion layer, 24c ... Third P − -Type diffusion layer, 24d ... fourth P - Type diffusion layer, 25a ... first field oxide film, 25b ... second field oxide film, 25c ... third field oxide film, 25d
... 4th field oxide film, 26 ... N-channel MOS gate
Oxide film, 27 ... P-channel MOS gate oxide film, 28 ... Polysilicon layer, 28a ... Gate electrode, 28b ... Hole, 29 ...
Protective diode, 30 ... First insulating film, 30a, 30b, 30c ... First contact hole, 31 ... First Al wiring, 32 ... Second
Insulating film 32a, second contact hole 33, second Al wiring 34, third insulating film.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本名 勝 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor, real name, No. 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki City, Kanagawa Prefecture
Claims (9)
膜と、 前記Ｐ型シリコン基板に形成されたＮ型拡散層と、 前記ゲ−ト酸化膜の上に設けられ、前記Ｎ型拡散層と電
気的に接続されたゲ−ト電極と、 前記ゲ−ト電極の上に設けられた絶縁膜と、 前記絶縁膜に設けられたコンタクトホ−ルと、 前記コンタクトホ−ルの内および前記絶縁膜の上に設け
られた配線と、 を具備することを特徴とする半導体装置。1. A P-type silicon substrate, a gate oxide film provided on the surface of the P-type silicon substrate, an N-type diffusion layer formed on the P-type silicon substrate, and the gate oxidation film. A gate electrode provided on the film and electrically connected to the N-type diffusion layer, an insulating film provided on the gate electrode, and a contact hole provided on the insulating film. And a wiring provided in the contact hole and on the insulating film.
膜を設ける工程と、 前記ゲ−ト酸化膜および前記Ｐ型シリコン基板の上にポ
リシリコン層を堆積する工程と、 前記ポリシリコン層を介してＮ型不純物を導入すること
により、前記Ｐ型シリコン基板に前記ポリシリコン層と
電気的に接続されたＮ型拡散層を形成する工程と、 前記ポリシリコン層をパタ−ニングすることにより、ゲ
−ト電極を形成する工程と、 前記ゲ−ト電極の上に絶縁膜を設ける工程と、 前記絶縁膜にコンタクトホ−ルを設ける工程と、 前記コンタクトホ−ルの内および前記絶縁膜の上に前記
ゲ−ト電極と電気的に接続された配線を設ける工程と、 を具備することを特徴とする半導体装置の製造方法。2. A step of providing a gate oxide film on the surface of a P-type silicon substrate; a step of depositing a polysilicon layer on the gate oxide film and the P-type silicon substrate; Forming an N-type diffusion layer electrically connected to the polysilicon layer on the P-type silicon substrate by introducing N-type impurities through the layer; and patterning the polysilicon layer. To form a gate electrode, a step of forming an insulating film on the gate electrode, a step of forming a contact hole on the insulating film, and a step of forming a contact hole in the contact hole and the insulating layer. A step of providing a wiring electrically connected to the gate electrode on the film, the method comprising the steps of:
膜を設ける工程と、 前記Ｐ型シリコン基板にＮ型不純物を導入することによ
りＮ型拡散層を形成する工程と、 前記Ｎ型拡散層および前記ゲ−ト酸化膜の上にポリシリ
コン層を堆積する工程と、 前記ポリシリコン層をパタ−ニングすることにより、前
記Ｎ型拡散層と電気的に接続されたゲ−ト電極を形成す
る工程と、 前記ゲ−ト電極の上に絶縁膜を設ける工程と、 前記絶縁膜にコンタクトホ−ルを設ける工程と、 前記コンタクトホ−ルの内および前記絶縁膜の上に前記
ゲ−ト電極と電気的に接続された配線を設ける工程と、 を具備することを特徴とする半導体装置の製造方法。3. A step of forming a gate oxide film on the surface of a P-type silicon substrate; a step of forming an N-type diffusion layer by introducing an N-type impurity into the P-type silicon substrate; Depositing a polysilicon layer on the diffusion layer and the gate oxide film; and patterning the polysilicon layer to form a gate electrode electrically connected to the N-type diffusion layer. A step of forming, an step of providing an insulating film on the gate electrode, a step of providing a contact hole on the insulating film, and a step of forming the contact film in the contact hole and on the insulating film. A step of providing a wiring electrically connected to the gate electrode, and a method of manufacturing a semiconductor device.
膜と、 前記Ｐ型シリコン基板に形成されたＮ型拡散層と、 前記ゲ−ト酸化膜の上に設けられ、前記Ｎ型拡散層と電
気的に接続されたゲ−ト電極と、 前記ゲ−ト電極の上に設けられた絶縁膜と、 前記絶縁膜および前記ゲ−ト電極に設けられた前記Ｎ型
拡散層の上に位置するコンタクトホ−ルと、 前記コンタクトホ−ルの内および前記絶縁膜の上に設け
られ、前記Ｎ型拡散層と電気的に接続された配線と、 を具備することを特徴とする半導体装置。4. A P-type silicon substrate, a gate oxide film provided on the surface of the P-type silicon substrate, an N-type diffusion layer formed on the P-type silicon substrate, and the gate oxidation film. A gate electrode provided on the film and electrically connected to the N-type diffusion layer; an insulating film provided on the gate electrode; and the insulating film and the gate electrode. A contact hole provided on the N-type diffusion layer provided, and a wiring provided in the contact hole and on the insulating film and electrically connected to the N-type diffusion layer. A semiconductor device comprising:
膜を設ける工程と、 前記ゲ−ト酸化膜および前記Ｐ型シリコン基板の上にポ
リシリコン層を堆積する工程と、 前記ポリシリコン層を介してＮ型不純物を導入すること
により、前記Ｐ型シリコン基板に前記ポリシリコン層と
電気的に接続されたＮ型拡散層を形成する工程と、 前記ポリシリコン層をパタ−ニングすることにより、ゲ
−ト電極を形成する工程と、 前記ゲ−ト電極の上に絶縁膜を設ける工程と、 前記絶縁膜および前記ゲ−ト電極に前記Ｎ型拡散層の上
に位置するコンタクトホ−ルを設ける工程と、 前記コンタクトホ−ルの内および前記絶縁膜の上に前記
Ｎ型拡散層と電気的に接続された配線を設ける工程と、 を具備することを特徴とする半導体装置の製造方法。5. A step of providing a gate oxide film on the surface of a P-type silicon substrate; a step of depositing a polysilicon layer on the gate oxide film and the P-type silicon substrate; Forming an N-type diffusion layer electrically connected to the polysilicon layer on the P-type silicon substrate by introducing N-type impurities through the layer; and patterning the polysilicon layer. Thereby forming a gate electrode, providing an insulating film on the gate electrode, and forming a contact hole on the N-type diffusion layer on the insulating film and the gate electrode. And a step of providing a wiring electrically connected to the N-type diffusion layer in the contact hole and on the insulating film. Method.
膜を設ける工程と、 前記Ｐ型シリコン基板にＮ型不純物を導入することによ
りＮ型拡散層を形成する工程と、 前記Ｎ型拡散層および前記ゲ−ト酸化膜の上にポリシリ
コン層を堆積する工程と、 前記ポリシリコン層をパタ−ニングすることにより、ゲ
−ト電極を形成する工程と、 前記ゲ−ト電極の上に絶縁膜を設ける工程と、 前記絶縁膜および前記ゲ−ト電極に前記Ｎ型拡散層の上
に位置するコンタクトホ−ルを設ける工程と、 前記コンタクトホ−ルの内および前記絶縁膜の上に前記
Ｎ型拡散層と電気的に接続された配線を設ける工程と、 を具備することを特徴とする半導体装置の製造方法。6. A step of forming a gate oxide film on the surface of a P-type silicon substrate, a step of forming an N-type diffusion layer by introducing an N-type impurity into the P-type silicon substrate, and the N-type. Depositing a polysilicon layer on the diffusion layer and the gate oxide film, forming a gate electrode by patterning the polysilicon layer, and forming a gate electrode on the gate electrode. A step of forming an insulating film on the insulating film and the gate electrode, and a step of forming a contact hole on the N-type diffusion layer on the insulating film and the gate electrode, and in the contact hole and on the insulating film. And a step of providing a wiring electrically connected to the N-type diffusion layer, the method further comprising:
膜と、 前記Ｐ型シリコン基板に形成されたＮ型拡散層と、 前記ゲ−ト酸化膜の上に設けられ、前記Ｎ型拡散層と電
気的に接続されたゲ−ト電極と、 前記ゲ−ト電極に設けられた前記Ｎ型拡散層の上に位置
する第１のコンタクトホ−ルと、 前記第１のコンタクトホ−ルの内および前記ゲ−ト電極
の上に設けられた絶縁膜と、 前記絶縁膜に設けられ、前記Ｎ型拡散層の上に位置さ
れ、前記第１のコンタクトホ−ルの内に設けられた第２
のコンタクトホ−ルと、 前記第２のコンタクトホ−ルの内および前記絶縁膜の上
に設けられ、前記Ｎ型拡散層と電気的に接続された配線
と、 を具備することを特徴とする半導体装置。7. A P-type silicon substrate, a gate oxide film provided on the surface of the P-type silicon substrate, an N-type diffusion layer formed on the P-type silicon substrate, and the gate oxide film. A gate electrode provided on the film and electrically connected to the N-type diffusion layer, and a first contact hole located on the N-type diffusion layer provided on the gate electrode. And an insulating film provided in the first contact hole and on the gate electrode, and provided on the insulating film and on the N-type diffusion layer. Second provided in the contact hole of
And a wiring provided in the second contact hole and on the insulating film and electrically connected to the N-type diffusion layer. Semiconductor device.
膜を設ける工程と、 前記ゲ−ト酸化膜および前記Ｐ型シリコン基板の上にポ
リシリコン層を堆積する工程と、 前記ポリシリコン層を介してＮ型不純物を導入すること
により、前記Ｐ型シリコン基板に前記ポリシリコン層と
電気的に接続されたＮ型拡散層を形成する工程と、 前記ポリシリコン層をパタ−ニングすることにより、前
記Ｎ型拡散層の上に位置する第１のコンタクトホ−ルを
有するゲ−ト電極を形成する工程と、 前記第１のコンタクトホ−ルの内および前記ゲ−ト電極
の上に絶縁膜を設ける工程と、 前記絶縁膜に、前記Ｎ型拡散層の上に位置され前記第１
のコンタクトホ−ルの内に存する第２のコンタクトホ−
ルを設ける工程と、 前記第２のコンタクトホ−ルの内および前記絶縁膜の上
に前記Ｎ型拡散層と電気的に接続された配線を設ける工
程と、 を具備することを特徴とする半導体装置の製造方法。8. A step of providing a gate oxide film on the surface of a P-type silicon substrate; a step of depositing a polysilicon layer on the gate oxide film and the P-type silicon substrate; Forming an N-type diffusion layer electrically connected to the polysilicon layer on the P-type silicon substrate by introducing N-type impurities through the layer; and patterning the polysilicon layer. Forming a gate electrode having a first contact hole located on the N-type diffusion layer, and forming a gate electrode in the first contact hole and on the gate electrode. A step of providing an insulating film, wherein the insulating film is formed on the N-type diffusion layer, and
Second contact hole present in the contact hole of
A step of providing a wiring, and a step of providing a wiring electrically connected to the N-type diffusion layer in the second contact hole and on the insulating film. Device manufacturing method.
膜を設ける工程と、 前記Ｐ型シリコン基板にＮ型不純物を導入することによ
りＮ型拡散層を形成する工程と、 前記Ｎ型拡散層および前記ゲ−ト酸化膜の上にポリシリ
コン層を堆積する工程と、 前記ポリシリコン層をパタ−ニングすることにより、前
記Ｎ型拡散層と電気的に接続され、前記Ｎ型拡散層の上
に位置する第１のコンタクトホ−ルを有するゲ−ト電極
を形成する工程と、 前記第１のコンタクトホ−ルの内および前記ゲ−ト電極
の上に絶縁膜を設ける工程と、 前記絶縁膜に、前記Ｎ型拡散層の上に位置され前記第１
のコンタクトホ−ルの内に存する第２のコンタクトホ−
ルを設ける工程と、 前記第２のコンタクトホ−ルの内および前記絶縁膜の上
に前記Ｎ型拡散層と電気的に接続された配線を設ける工
程と、 を具備することを特徴とする半導体装置の製造方法。9. A step of forming a gate oxide film on a surface of a P-type silicon substrate, a step of forming an N-type diffusion layer by introducing an N-type impurity into the P-type silicon substrate, and the N-type diffusion layer. A step of depositing a polysilicon layer on the diffusion layer and the gate oxide film; and by patterning the polysilicon layer, the polysilicon layer is electrically connected to the N-type diffusion layer, and the N-type diffusion layer is formed. Forming a gate electrode having a first contact hole located on the gate electrode, and providing an insulating film in the first contact hole and on the gate electrode, The insulating film is located on the N-type diffusion layer,
Second contact hole present in the contact hole of
A step of providing a wiring, and a step of providing a wiring electrically connected to the N-type diffusion layer in the second contact hole and on the insulating film. Device manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5018859A JPH06232360A (en) | 1993-02-05 | 1993-02-05 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5018859A JPH06232360A (en) | 1993-02-05 | 1993-02-05 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232360A true JPH06232360A (en) | 1994-08-19 |
Family
ID=11983273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5018859A Pending JPH06232360A (en) | 1993-02-05 | 1993-02-05 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232360A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6284614B1 (en) | 1998-08-31 | 2001-09-04 | Nec Corporation | Method of manufacturing semiconductor device in which damage to gate insulating film can be reduced |
| JP2001526003A (en) * | 1998-02-25 | 2001-12-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Semiconductor device having MOS transistor |
| US6410964B1 (en) | 1998-03-31 | 2002-06-25 | Nec Corporation | Semiconductor device capable of preventing gate oxide film from damage by plasma process and method of manufacturing the same |
-
1993
- 1993-02-05 JP JP5018859A patent/JPH06232360A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001526003A (en) * | 1998-02-25 | 2001-12-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Semiconductor device having MOS transistor |
| US6410964B1 (en) | 1998-03-31 | 2002-06-25 | Nec Corporation | Semiconductor device capable of preventing gate oxide film from damage by plasma process and method of manufacturing the same |
| US6284614B1 (en) | 1998-08-31 | 2001-09-04 | Nec Corporation | Method of manufacturing semiconductor device in which damage to gate insulating film can be reduced |
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| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011030 |