JPH0622326B2 - Logic gate circuit - Google Patents
Logic gate circuitInfo
- Publication number
- JPH0622326B2 JPH0622326B2 JP59140536A JP14053684A JPH0622326B2 JP H0622326 B2 JPH0622326 B2 JP H0622326B2 JP 59140536 A JP59140536 A JP 59140536A JP 14053684 A JP14053684 A JP 14053684A JP H0622326 B2 JPH0622326 B2 JP H0622326B2
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- JP
- Japan
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- output
- npn transistor
- source
- npn
- potential
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は論理ゲート回路に係り、特に、電界効果トラン
ジスタとバイポーラトランジスタを組合せた論理回路に
関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic gate circuit, and more particularly to a logic circuit combining a field effect transistor and a bipolar transistor.
電界効果トランジスタとバイポーラトランジスタを組合
せた論理ゲート回路には、例えば、第２図に示す二入力
ＮＯＲゲート回路が公知である。この回路はＰＭＯＳ１
１と１２、ＮＭＯＳ２１と２２で二入力ＮＯＲの論理動
作を行ない、ＮＰＮトランジスタ、３１と３２で出力の
高負荷を高速に駆動できるようにしたものである。この
回路ではＮＰＮ３１と３２は前段のＭＯＳ論理により相
補動作を行なうが、それぞれがオンからオフにスイツチ
するとき、図示のように夫々のベース端子に形成される
寄与容量Ｃs1，Ｃs2に蓄積された電荷の放電パスが無い
ため、ＮＰＮ３１と３２がオフにスイツチする時間が長
くなる。このため、ＮＰＮ３１と３２がともにオンにな
つている状態が長く続き、スイツチング時間が遅くなる
だけでなく、消費電力も大きくなる。As a logic gate circuit in which a field effect transistor and a bipolar transistor are combined, for example, a two-input NOR gate circuit shown in FIG. 2 is known. This circuit is PMOS1
1 and 12, NMOSs 21 and 22 perform a two-input NOR logic operation, and NPN transistors 31 and 32 enable high-output driving at high speed. In this circuit, the NPNs 31 and 32 perform complementary operations by the MOS logic of the preceding stage, but when each switches from ON to OFF, they are stored in the contributing capacitances C s1 and C s2 formed at the respective base terminals as shown in the figure. Since there is no discharge path for the electric charges, the NPNs 31 and 32 are turned off for a long time. For this reason, the state in which both NPNs 31 and 32 are on continues for a long time, which not only delays the switching time but also increases the power consumption.
これらの問題を解決するものとしてし、発明者等は先に
特願昭57-119815号として、第３図に示す論理回路を提
案している。この回路は二入力ＮＯＲ回路の例である
が、第３図で、ＮＰＮ３１とＮＰＮ３２がオフにスイツ
チするとき、ベース領域の寄生容量に蓄積された電荷を
放電させる手段としてＮＰＮ３１とＮＰＮ３２の夫々の
ベースとエミツタ間に設けられる抵抗４１，４２と、相
補動作を行なうＰＭＯＳ１１，１２とＮＭＯＳ２，２２
と組合わせることにより、入力に応じていずれか一方の
ＮＰＮが動作し、他方のＮＰＮはベース電荷の放電が速
やかに行なわれ、オフになる。従つて、スイツチングの
過渡期のごく短い時間以外は余分な電源電流が流れない
というＣＭＯＳの特徴がそのまま維持され、出力はバイ
ポーラトランジスタによつて高負荷駆動能力を備え、負
荷によらず高速動作を実現できる。In order to solve these problems, the inventors previously proposed the logic circuit shown in FIG. 3 as Japanese Patent Application No. 57-119815. Although this circuit is an example of a two-input NOR circuit, in FIG. And resistors 41 and 42 provided between the emitter and the emitter, and PMOSs 11 and 12 and NMOSs 2 and 22 that perform complementary operations.
By combining with, one of the NPNs operates according to the input, and the other NPN is quickly turned off by discharging the base charge. Therefore, the characteristic of CMOS that extra power supply current does not flow except for a very short time during the transitional period of switching is maintained as it is, and the output has a high load driving ability by the bipolar transistor, and the high speed operation is possible regardless of the load. realizable.
しかし、第３図の回路では次のように問題がある。すな
わち、ＮＰＮ３１がオフとなり、ＮＰＮ３２がオンとな
つて出力が高レベルから低レベルにスイツチするとき、
ＮＰＮ３１のベース領域の蓄積電荷は抵抗４１を通して
放電されるため、抵抗４１が小さいほど放電は速やかに
行なわれる。一方、ＮＰＮ３１がオン，ＮＰＮ３２がオ
フになり、出力が低レベルから高レベルにスイツチする
とき、ＰＭＯＳ１１，１２を流れる電流はＮＰＮ３１の
ベースに流れ、抵抗４１にも分流する。従つて、この場
合、抵抗４１が大きいほどＮＰＮ３１のターンオンは速
くなる。従つて、ＮＰＮ３１のターン・オンとターン・
オフ特性を両立させるには、ターン・オフを速めるため
に抵抗４１を小さくしておき、ターン・オンの時は、抵
抗４１に分流する電流を見込んで、ＰＭＯＳ１１，１２
から大きな電流を供給してやらなければならない。この
ため、ＰＭＯＳ１１，１２のサイズが大きくなり、消費
電力が増大する欠点がある。However, the circuit of FIG. 3 has the following problems. That is, when the NPN 31 is turned off and the NPN 32 is turned on to switch the output from the high level to the low level,
Since the electric charge accumulated in the base region of the NPN 31 is discharged through the resistor 41, the smaller the resistor 41, the more quickly the discharge is performed. On the other hand, when the NPN 31 is turned on and the NPN 32 is turned off and the output is switched from the low level to the high level, the current flowing through the PMOS 11 and 12 flows to the base of the NPN 31 and is shunted to the resistor 41. Therefore, in this case, the larger the resistance 41, the faster the turn-on of the NPN 31. Therefore, turn on and turn off the NPN31.
In order to achieve both the off characteristics, the resistor 41 is made small in order to speed up the turn-off, and at the time of turn-on, the current shunted to the resistor 41 is expected,
I have to supply a large current from. Therefore, there is a drawback that the sizes of the PMOSs 11 and 12 become large and power consumption increases.
本発明の目的は、高速化、低消費電力化、フル振幅化を
達成する電界効果トランジスタとバイポーラトランジス
タからなる論理ゲート回路を提供することにある。An object of the present invention is to provide a logic gate circuit composed of a field effect transistor and a bipolar transistor that achieves high speed, low power consumption, and full amplitude.
本発明の特徴は、コレクタが第１の電位部に、エミッタ
が出力にそれぞれ接続されたＮＰＮトランジスタと、ゲ
ートが入力に、ソース及びドレインが上記第１の電位部
と上記ＮＰＮトランジスタのベース間に接続される少な
くとも１つ以上のＰ型電界効果トランジスタを含むプル
アップ手段と、上記出力部と第２の電位部間に接続され
るプルダウン手段とからなる論理ゲート回路において、
ソースが上記ＮＰＮトランジスタのベースに接続され、
ドレインが上記出力部に接続され、ゲートが上記第２の
電位部に接続され、上記出力の立ち上がりの過渡期間に
は高抵抗から低抵抗へ変化し、上記出力の立ち下がりの
過渡期間には低抵抗から高抵抗に変化するＰ型電界効果
トランジスタを有することにある。The feature of the present invention is that the collector is connected to the first potential portion, the emitter is connected to the output, the gate is input, and the source and drain are between the first potential portion and the base of the NPN transistor. A logic gate circuit comprising pull-up means including at least one P-type field effect transistor connected to each other and pull-down means connected between the output section and the second potential section,
The source is connected to the base of the NPN transistor,
The drain is connected to the output section and the gate is connected to the second potential section. The resistance changes from high resistance to low resistance during the transition period of rising of the output, and low resistance during the transition period of falling of the output. It is to have a P-type field effect transistor that changes from resistance to high resistance.
本願発明のＰ型電界効果トランジスタは、ゲートが第２
の電位部に接続されているので、つねにオン状態、すな
わち低抵抗状態にあるように考えられるが、厳密にいう
と、このＰ型電界効果トランジスタのオン・オフを決め
るのはソースとゲート間の電圧差である。The P-type field effect transistor of the present invention has a second gate.
Since it is connected to the electric potential part of the P type field effect transistor, it is considered that it is always in an ON state, that is, in a low resistance state. It is the voltage difference.
従つて、ＮＰＮトランジスタがオンからオフになる際に
は、最初、ソースに係る電圧は高いので、ソース・ゲー
ト間には電圧差があり、このＰ型電界効果トランジスタ
はオン状態、すなわち低抵抗状態である。ＮＰＮトラン
ジスタがオフになるにつれて、ソースに係る電圧は低く
なるのでソース・ゲート間には電圧差が無くなり、この
Ｐ型電界効果トランジスタはオフ状態、すなわち高抵抗
状態となる。これによって、ＮＰＮトランジスタの電荷
を高速に引き抜くことができるので、ＮＰＮトランジス
タを高速にオフにすることができる。Therefore, when the NPN transistor is switched from on to off, the voltage related to the source is high at first, so there is a voltage difference between the source and the gate, and this P-type field effect transistor is in the on state, that is, the low resistance state. Is. As the NPN transistor is turned off, the voltage applied to the source becomes lower, so that there is no voltage difference between the source and the gate, and the P-type field effect transistor is turned off, that is, in the high resistance state. As a result, the charge of the NPN transistor can be extracted at high speed, so that the NPN transistor can be turned off at high speed.
次に、ＮＰＮトランジスタがオフからオンになる際に
は、最初、ソースに係る電圧は低いので、ソースーゲー
ト間には電圧差がなく、このＰ型電界効果トランジスタ
はオフ状態、すなわち高抵抗状態である。ＮＰＮトラン
ジスタがオンになるにつれて、ソースに係る電圧は高く
なるので、ソース・ゲート間には電圧差が生じ、このＰ
型電界効果トランジスタはオン状態、すなわち低抵抗状
態となる。これによって、ＮＰＮトランジスタからの出
力電圧はベース・エミッタ間の電圧より低い電圧である
が、このＰ型電界効果トランジスタがオン状態であるこ
とから、第１の電位を直接出力電圧にもって来ることが
できるので、フル振幅させることができる。Next, when the NPN transistor is turned on from off, since the voltage related to the source is low at first, there is no voltage difference between the source and the gate, and this P-type field effect transistor is in the off state, that is, the high resistance state. . As the NPN transistor is turned on, the voltage related to the source increases, so that a voltage difference is generated between the source and the gate.
The field effect transistor is turned on, that is, in a low resistance state. As a result, the output voltage from the NPN transistor is lower than the voltage between the base and the emitter, but since the P-type field effect transistor is in the ON state, the first potential can be directly brought to the output voltage. Therefore, full amplitude can be achieved.
以上から、貫通電流を流さない、低消費電力、高速かつ
フル振幅する論理ゲート回路を達成することができる。From the above, it is possible to achieve a logic gate circuit that does not flow a through current, has low power consumption, high speed, and full amplitude.
第１図は本発明による二入力ＮＯＲゲートの実施例を示
す。図において１１，１２はＰＭＯＳでＰＭＯＳ１１の
ソースは第一の電位＋Ｖに接続され、ドレインはＰＭＯ
Ｓ１２のソースと接続され、ゲートは第一の入力Ａに接
続されている。ＰＭＯＳ１２のソースはＰＭＯＳ１１の
ドレインに接続され、ドレインは第一のＮＰＮ３１のベ
ースに接続され、ゲートは第二の入力Ｂに接続されてい
る。２１と２２はＮＭＯＳで夫々のドレインは出力に共
通接続され、夫々のソースは第二のＮＰＮのベースに共
通接続され、夫々のゲートは、第一の入力Ａと第二の入
力Ｂに接続される。また、第一のＮＰＮのコレクタは第
一の電位に、エミツタは出力に、ベースはＰＭＯＳ１２
のドレインに接続され、第二のＮＰＮのコレクタは出力
に、エミツタは第二の電位（接地）に、ベースはＮＭＯ
Ｓ２１，２１のドレインに接続され、抵抗４２は第二の
ＮＰＮのベースと第二の電位間に接続される。FIG. 1 shows an embodiment of a two-input NOR gate according to the present invention. In the figure, 11 and 12 are PMOSs, the source of the PMOS 11 is connected to the first potential + V, and the drain is PMO.
It is connected to the source of S12 and the gate is connected to the first input A. The source of the PMOS 12 is connected to the drain of the PMOS 11, the drain is connected to the base of the first NPN 31, and the gate is connected to the second input B. Reference numerals 21 and 22 are NMOSs, each drain is commonly connected to the output, each source is commonly connected to the base of the second NPN, and each gate is connected to the first input A and the second input B. It The collector of the first NPN is at the first potential, the emitter is at the output, and the base is at the PMOS 12.
The second NPN collector is connected to the output, the emitter is connected to the second potential (ground), and the base is connected to NMO.
Connected to the drains of S21 and S21, the resistor 42 is connected between the base of the second NPN and the second potential.
さらに、ＰＭＯＳ５１のソースは第一のＮＰＮのベース
に、ドレインは出力に、ゲートは第二の電位にそれぞれ
接続される。Further, the source of the PMOS 51 is connected to the base of the first NPN, the drain is connected to the output, and the gate is connected to the second potential.
このように構成された本発明の回路動作は次のとおりで
ある。The circuit operation of the present invention thus configured is as follows.
いま、入力Ａ，Ｂが共に高レベルから低レベルにスイツ
チした場合、ＮＭＯＳ２１，２２がオフとなり、ＮＰＮ
３２もオフとなる。一方、ＰＭＯＳ１１，１２が共にオ
ンになり、電源＋ＶからＮＰＮ３１にベース電流を供給
し、ＮＰＮ３１をオンさせ、出力を低レベルから高レベ
ルにスイツチする。この立上りの初期の過程ではＰＭＯ
Ｓ５１のソースとゲート間のバイアスはほぼ零の状態に
なつている。従つて、ＮＰＮ３１のベース電位がＰＭＯ
Ｓ５１のスレツシヨールド電圧以下のとき、ＰＭＯＳ５
１はオフのままであり、ＰＭＯＳ１１，１２を流れる電
流はすべて、ＮＰＮ３１のベース領域の充電に使われ、
ＮＰＮ３１を急速にターン・オンさせる。Now, when the inputs A and B are both switched from the high level to the low level, the NMOSs 21 and 22 are turned off and the NPN is turned on.
32 is also off. On the other hand, both the PMOSs 11 and 12 are turned on, the base current is supplied from the power source + V to the NPN 31, the NPN 31 is turned on, and the output is switched from the low level to the high level. In the early stages of this rise, the PMO
The bias between the source and the gate of S51 is almost zero. Therefore, the base potential of NPN31 is PMO.
When the voltage is below the threshold voltage of S51, PMOS5
1 remains off, all the current flowing through the PMOS 11, 12 is used to charge the base region of the NPN 31,
Turn on NPN 31 rapidly.
さらに、ＮＰＮ３１による出力電位は、第１の電位より
ベース・エミッタ電圧分低くなる。しかし、このときに
は、ＮＰＮ３１のベース電位がＰＭＯＳ５１のスレツシ
ヨルド電圧以上になるので、ＰＭＯＳ５１がオンし、第
１の電位を出力端子に出力する。従って出力電位はフル
振幅することになる。Further, the output potential of the NPN 31 becomes lower than the first potential by the base-emitter voltage. However, at this time, since the base potential of the NPN 31 becomes equal to or higher than the threshold voltage of the PMOS 51, the PMOS 51 is turned on and the first potential is output to the output terminal. Therefore, the output potential has full amplitude.
次に入力Ａ，Ｂの少なくとも一つが低レベルから高レベ
ルにスイツチした場合、ＰＭＯＳ１１，１２の少くとも
一つがオフするため、ＮＰＮ３１もオフとなる。一方、
ＮＭＯＳ２１，２２の少くとも一つがオンするため、出
力からＮＭＯＳ２１，２２の少くても一つを通して第二
のＮＰＮのベースに電流が流れてＮＰＮ３２をオンする
ため、出力は高レベルから低レベルにスイツチする。こ
の立下りの初期の過程ではＰＭＯＳのソースは高電位で
あるため、ＰＭＯＳ５１のソースとゲート間のバイアス
は電源電圧とほぼ同じ大きさであるため、ＰＭＯＳ５１
を流れる電流は大きくなり、ＮＰＮ３１のベース領域の
蓄積電荷の放電が速くなり、ＮＰＮ３１を急速にターン
・オフさせる。Then, when at least one of the inputs A and B is switched from the low level to the high level, at least one of the PMOSs 11 and 12 is turned off, so that the NPN 31 is also turned off. on the other hand,
Since at least one of the NMOSs 21 and 22 is turned on, a current flows from the output to at least one of the NMOSs 21 and 22 to the base of the second NPN to turn on the NPN 32, so that the output is switched from the high level to the low level. To do. Since the source of the PMOS is at a high potential in the initial stage of this fall, the bias between the source and the gate of the PMOS 51 is almost the same as the power supply voltage.
The current flowing therethrough becomes large, the stored charge in the base region of the NPN 31 is discharged quickly, and the NPN 31 is rapidly turned off.
本発明によれば、貫通電流を流さないので低消費電力と
なり、電荷の抜き抜きが高速であるので動作速度が高速
となり、かつ、フル振幅する電界効果トランジスタとバ
イポーラトランジスタからなる論理ゲート回路を実現す
ることができる。According to the present invention, since no through current flows, low power consumption is achieved, and the extraction of charges is fast, so that the operating speed is high and a logic gate circuit composed of a full-amplitude field effect transistor and a bipolar transistor is realized. can do.
第１図は本発明の一実施例の二入力ＮＯＲ回路図、第２
図，第３図は従来の二入力ＮＯＲ回路図である。 １１，１３……ＰＭＯＳトランジスタ、２１，２２……
ＮＭＯＳトランジスタ、３１，３２……ＮＰＮトランジ
スタ、４１，４２……抵抗、５１……ＰＭＯＳトランジ
スタ。FIG. 1 is a two-input NOR circuit diagram of one embodiment of the present invention, and FIG.
FIG. 3 and FIG. 3 are conventional two-input NOR circuit diagrams. 11,13 ... PMOS transistors 21,22 ...
NMOS transistors, 31, 32 ... NPN transistors, 41, 42 ... Resistors, 51 ... PMOS transistors.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西尾 洋二 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭59−79641（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Yoji Nishio 3-1-1 Sachimachi, Hitachi City, Ibaraki Prefecture Hitachi Research Laboratory, Hitachi Ltd. (56) Reference JP-A-59-79641 (JP, A)
Claims (3)
力にそれぞれ接続されたＮＰＮトランジスタと、 ゲートが入力に、ソース及びドレインが上記第１の電位
部と上記ＮＰＮトランジスタのベース間に接続される少
なくとも１つ以上のＰ型電界効果トランジスタを含むプ
ルアップ手段と、 上記出力と第２の電位部間に接続されるプルダウン手段
とからなる論理ゲート回路において、 ソースが上記ＮＰＮトランジスタのベースに接続され、
ドレインが上記出力部に接続され、ゲートが上記第２の
電位部に接続され、上記出力の立ち上がりの過渡期間に
は高抵抗から低抵抗へ変化し、上記出力の立ち下がりの
過渡期間には低抵抗から高抵抗に変化するＰ型電界効果
トランジスタを有することを特徴とする論理ゲート回
路。1. A NPN transistor having a collector connected to a first potential portion and an emitter connected to an output, a gate connected to an input, and a source and a drain connected between the first potential portion and the base of the NPN transistor. A pull-up means including at least one or more P-type field effect transistors, and a pull-down means connected between the output and the second potential portion, the source being a base of the NPN transistor. Connected,
The drain is connected to the output section and the gate is connected to the second potential section. The resistance changes from high resistance to low resistance during the transition period of rising of the output, and low resistance during the transition period of falling of the output. A logic gate circuit having a P-type field effect transistor that changes from resistance to high resistance.
力にそれぞれ接続された第１のＮＰＮトランジスタと、 コレクタが上記出力部に、エミッタが第２の電位部にそ
れぞれ接続された第２のＮＰＮトランジスタと、 各ゲートがそれぞれ異なる入力に、各ソース及びドレイ
ンが上記第１の電位部と上記第１のＮＰＮトランジスタ
のベース間に並列に接続されるＰ型電界効果トランジス
タと、 各ゲートがそれぞれ異なる上記入力に、各ドレイン及び
各ソースが上記第２のＮＰＮトランジスタの上記コレク
タとベース間に直列に接続されたＮ型電界効果トランジ
スタからなる論理ゲート回路において、 ソースが上記第１のＮＰＮトランジスタのベースに接続
され、ドレインが上記出力部に接続され、ゲートが上記
第２の電位部に接続され、上記出力の立ち上がりの過渡
期間には高抵抗から低抵抗へ変化し、上記出力の立ち下
がりの過渡期間には低抵抗から高抵抗に変化するＰ型電
界効果トランジスタを有することを特徴とする論理ゲー
ト回路。2. A first NPN transistor having a collector connected to a first potential section and an emitter connected to an output, and a second NPN transistor having a collector connected to the output section and an emitter connected to a second potential section. , An NPN transistor, a gate to a different input, a source and a drain connected in parallel between the first potential portion and the base of the first NPN transistor, and a gate. In a logic gate circuit comprising an N-type field effect transistor in which the drain and the source are connected to the different inputs in series between the collector and the base of the second NPN transistor, the source is the first NPN transistor. The drain is connected to the output section, the gate is connected to the second potential section, A logic gate circuit having a P-type field effect transistor that changes from a high resistance to a low resistance during a transition period of rising of the output and changes from a low resistance to a high resistance during a transition period of falling of the output. .
力にそれぞれ接続された第１のＮＰＮトランジスタと、 コレクタが上記出力部に、エミッタが第２の電位部にそ
れぞれ接続された第２のＮＰＮトランジスタと、 各ゲートがそれぞれ異なる入力に、各ソース及びドレイ
ンが上記第１の電位部と上記第１のＮＰＮトランジスタ
のベース間に直列に接続されるＰ型電界効果トランジス
タと、 各ゲートがそれぞれ異なる上記入力に、各ドレイン及び
各ソースが上記第２のＮＰＮトランジスタの上記コレク
タとベース間に並列に接続されたＮ型電界効果トランジ
スタからなる論理ゲート回路において、 ソースが上記第１のＮＰＮトランジスタのベースに接続
され、ドレインが上記出力部に接続され、ゲートが上記
第２の電位部に接続され、上記出力の立ち上がりの過渡
期間には高抵抗から低抵抗へ変化し、上記出力の立ち下
がりの過渡期間には低抵抗から高抵抗に変化するＰ型電
界効果トランジスタを有することを特徴とする論理ゲー
ト回路。3. A first NPN transistor having a collector connected to a first potential portion, an emitter connected to an output, and a second NPN transistor having a collector connected to the output portion and an emitter connected to a second potential portion, respectively. Of the NPN transistor, each gate has a different input, each source and drain has a P-type field effect transistor connected in series between the first potential portion and the base of the first NPN transistor, and each gate has In a logic gate circuit composed of an N-type field effect transistor in which the drain and the source are connected to the different inputs in parallel between the collector and the base of the second NPN transistor, the source is the first NPN transistor. The drain is connected to the output section, the gate is connected to the second potential section, A logic gate circuit having a P-type field effect transistor that changes from a high resistance to a low resistance during a transition period of rising of the output and changes from a low resistance to a high resistance during a transition period of falling of the output. .
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140536A JPH0622326B2 (en) | 1984-07-09 | 1984-07-09 | Logic gate circuit |
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|---|---|---|---|
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|---|---|
| JPS6120426A JPS6120426A (en) | 1986-01-29 |
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|---|---|---|---|---|
| JPS5979641A (en) * | 1982-10-29 | 1984-05-08 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1984
- 1984-07-09 JP JP59140536A patent/JPH0622326B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6120426A (en) | 1986-01-29 |
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