JPH06216898A - 擬似ランダムシーケンスを変形する方法及び装置 - Google Patents

擬似ランダムシーケンスを変形する方法及び装置

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JPH06216898A
JPH06216898A JP5183932A JP18393293A JPH06216898A JP H06216898 A JPH06216898 A JP H06216898A JP 5183932 A JP5183932 A JP 5183932A JP 18393293 A JP18393293 A JP 18393293A JP H06216898 A JPH06216898 A JP H06216898A
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delay
gate
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JP5183932A
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Jean-Jacques Quisquater
キスカーター ジャン−ジャック
Issa Rakhodai
ラコダイ イッサ
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Philips Electronics NV
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/16—Analogue secrecy systems; Analogue subscription systems
    • H04N7/167—Systems rendering the television signal unintelligible and subsequently intelligible
    • H04N7/1675—Providing digital key or authorisation information for generation or regeneration of the scrambling sequence
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N7/167—Systems rendering the television signal unintelligible and subsequently intelligible
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    • H04N7/1696—Systems operating in the time domain of the television signal by changing or reversing the order of active picture signal portions

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Abstract

(57)【要約】 【目的】 擬似ランダムシーケンス発生器の擬似ランダ
ムシーケンスをダイナミックに変形する方法及び情報成
分をスクランブル又はデスクランブルするための装置の
提供。 【構成】 情報成分のパケットの各始期に擬似ランダム
シーケンス発生器が再初期化され、情報成分自身が導入
され遅延され且つ擬似ランダムシーケンス発生器にある
ビット列の１つと結合される。導入された情報成分が遅
延回路(20)により一定の遅延を与えられた後、その成分
はEXCLUSIVE-ORゲート(23)を通って変形され、そのゲー
トの出力信号が(20)と同一の遅延回路(21)により遅延さ
れ、ゲートの入力に帰還される。テレビジョン信号のス
クランブル及びデスクランブルに使用できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、擬似ランダムシーケン
スは擬似ランダムシーケンス発生器によって生成され、
該シーケンスは少なくともその一部分がパケットに分割
されたディジタル信号の形で供給される情報成分をスク
ランブル又はデスクランブルするために使用され、スク
ランブル又はデスクランブルは前記擬似ランダムシーケ
ンスと前記ディジタル信号との結合によって得られ、前
記擬似ランダムシーケンス発生器は初期化ワードによっ
てパケットの各始期に再初期化される擬似ランダムシー
ケンスをダイナミックに変形する方法に関するものであ
る。本発明は、更に、少なくともその一部分がパケット
に分割されたディジタル信号の形で送信される情報成分
をスクランブル又はデスクランブルするための装置であ
って、パケットの各始期に再初期化される擬似ランダム
シーケンス発生器と、擬似ランダムシーケンス発生器に
あるビット列に基づいて擬似ランダムシーケンスを形成
するための第１の非再帰的結合手段と、擬似ランダムシ
ーケンスとスクランブル又はディジタルすべきディジタ
ル信号とを結合するための第２の結合手段とを有する装
置に関するものである。
【０００２】
【従来の技術】このような方法及び装置は、特に、例え
ば加入料金を支払っている視聴者或いは特別の基準（一
定の職業に対する予約送信）を満たす視聴者等によって
受信が予約されているテレビジョン送信に使用される。
【０００３】前記の目的に対して数多くの方法及び装置
が知られている。その１つは、例えば“Ｄ２−ＭＡＣ／
パケット方式の詳細”（1985,141-166頁）なる文書に記
載された標準方式である。この装置は、送信機によって
送信された複数の最新の映像フィールドの数とフィール
ド中のデータパケットの位置を表す量とから決定される
制御ワードを、受信端末で組み合わせることによって形
成された初期化ワードを使用する擬似ランダムシーケン
ス発生器を有する。擬似ランダムシーケンス発生器は２
つのシフトレジスタを有する。これらの各々は自身に帰
還され、それらからビット列が導出され、これは、前記
の擬似ランダムシーケンスの１つを形成するために使用
されるエレメントの１つになる。各パケットの始期にお
いてシフトレジスタが初期化される。即ち初期化ワード
によってチャージされる。送信機によって送信される数
は１０秒毎に変更される。最新の映像フィールドの数と
フィールド中のデータパケットの位置が初期化ワードの
構成に影響する事実により、このワードは１秒間におよ
そ2000回変化する。
【０００４】最近ではフィールドもパケットも数えない
ディジタルテレビジョン方式が注目されている。これら
の方式に既知のスクランブル方法例えばD2-MAC標準によ
る方法を適用すると、初期化ワードは毎秒2000回ではな
く１０秒毎に変わるに過ぎず、初期化ワードの不正なサ
ーチが極めて容易になる。１０秒の間には、同一擬似ラ
ンダムシーケンスで発生される多くのサンプルを処理し
てスクランブルに使われた擬似ランダムシーケンスをサ
ーチし発見してしまう。
【０００５】
【発明が解決しようとする課題】このような方式での重
要な基準は、初期化ワードを不正に発見できないように
することである。この可能性は相対的なもの、即ち充分
に短い時間では発見できないようにすることである。こ
の目的は、メッセージ自身によってシーケンスの生成中
に擬似ランダムシーケンスを変化させることで達成され
る。しかしながら、この方法は、エラーの伝搬即ち送信
チャネルの中に送信エラーが生じた場合には、受信端末
でディジタル操作を行う際にエラーが倍加されてしまう
という危険を伴う。本発明の目的は、この問題を解決す
ることである。
【０００６】
【課題を解決するための手段】本発明は、前記ディジタ
ル信号は導入され、遅延され、擬似ランダムシーケンス
発生器にあるビット列と結合されて該ビット列を変形
し、並びに、導入されたディジタル信号は擬似ランダム
シーケンス発生器にあるビット列と結合される前に"EXC
LUSIVE-OR"型の論理操作によって変形され、オペランド
の１つは該信号自身であり、他のオペランドは該操作か
ら生じ且つディジタル信号が導入される瞬間とそのディ
ジタル信号と擬似ランダムシーケンス発生器にあるビッ
ト列との結合がディジタル信号に対して正帰還効果を持
つ瞬間との間のシフトに等しい時間によって遅延される
信号であることを特徴とする擬似ランダムシーケンスを
ダイナミックに変形する方法である。
【０００７】この方法では、初期化ワードの再生作業が
極めて複雑に行われ、且つエラーの伝搬は制限される。
本発明の特別の実施例では、遅延された信号の擬似ラン
ダムシーケンス発生器にあるビット列との結合が、パケ
ットの始期から一定の遅延の後にのみ各々の新しいパケ
ットに対して始まることとしている。このようにすれ
ば、初期化ワードの不正な再生は極めて難しくなる。
【０００８】本発明による擬似ランダムシーケンスの変
形のための装置は、遅延回路と"EXCLUSIVE-OR"ゲートと
を有し、該遅延回路の入力端子はディジタル信号の伝送
路に接続され、該遅延回路の出力端子は擬似ランダムシ
ーケンス発生器の前記第１の結合手段に結合されて前記
ビット列を変形し、"EXCLUSIVE-OR"ゲートは遅延回路の
中の、前記ディジタル信号の伝送路と前記第１の結合手
段との間に配置され、該"EXCLUSIVE-OR"ゲートの出力端
子は遅延手段を経て自己の入力端子に帰還され、該遅延
手段はディジタル信号が導入される瞬間とそのディジタ
ル信号と擬似ランダムシーケンス発生器にあるビット列
との結合がディジタル信号に対して正帰還効果を持つ瞬
間との間のシフトに等しい遅延を有する装置である。こ
のようにすれば、初期化ワードの不正な再生は極めて難
しくなる。
【０００９】本発明の好ましい実施例は、"EXCLUSIVE-O
R"ゲートは少なくとも第１及び第２の入力端子を持ち、
該"EXCLUSIVE-OR"ゲートの第１入力端子はディジタル信
号路に接続され、出力端子は遅延回路をへて第２の入力
端子に接続され、遅延回路の中間端子は擬似ランダムシ
ーケンス発生器の第１の結合手段に接続され、該中間端
子とゲートの第２の入力端子との間の遅延は、擬似ラン
ダムシーケンス発生器における遷移時間、即ち信号がデ
ィジタル信号に対して正帰還効果を持つために該中間端
子から擬似ランダムシーケンスの第１の結合手段へ伝わ
るために必要な時間に等しい装置である。
【００１０】
【実施例】次に図面を用いて実施例を説明する。図１
は、送信端末におけるテレビジョン信号の単純な変形に
よるスクランブルを行う装置の結線図であり、この装置
は同時に受信端末におけるデスクランブルにも用いられ
る。ディジタルテレビジョン標準の場合には、普通規格
又は高規格において、情報成分がパケットに分けられた
ディジタル信号の形で送信される。
【００１１】擬似ランダムシーケンス発生器は、第１シ
フトレジスタ１（31ビットの）及び第２シフトレジスタ
２（29ビットの）を有する。これらのシフトレジスタは
それぞれ既知の方法で自己に帰還され、機能的に第１の
多項式を表現し、その各項は接続５を経て供給されるク
ロック信号の各ピークの１つの位置を進められる。これ
らのレジスタは各データパケットの始期に再初期化され
る。即ち接続“ＣＷ”を経て供給されバッファメモリー
27及び28に記憶された初期化ワードによってこれらのレ
ジスタがチャージされる。このワードは６０ビットを有
し、そのうちの３１ビットは接続10を経てレジスタ１を
チャージするために使用され、他の２９ビットは接続11
を経てレジスタ２をチャージするために使用される。接
続６を経て第１レジスタから２４ビットが導出され、接
続８を経て第２レジスタから８ビットが導出され、計３
２ビットになる。これらのビットは第１の非再帰的結合
手段であるマルチプレクサ４に印加され、マルチプレク
サはそれによって擬似ランダムシーケンス発生器にある
ビット列を基にして擬似ランダムシーケンスを形成し、
マルチプレクサは更に接続７を経てレジスタ１から他の
３ビットと接続３及び９を経てレジスタ２から他の２ビ
ットを受信する。これらの５ビットは、０乃至３１の範
囲の数を表し、この数値は接続６及び８にある３２ビッ
トの中の１ビットを定める。
【００１２】マルチプレクサ４からのビットはゲート16
の入力端子に印加され、ゲート16の他の入力端子は信号
15（ＳＥ＝スクランブル・エネイブル）を受信し、これ
はスクランブル操作が行われるか否かに応じてゲート16
を開き或いは閉じる。ゲート16が開いたときは、ゲート
からのビットは、最終的には例えば第２の結合手段を構
成する"EXCLUSIVE-OR"型のゲート17の第１の入力端子に
到達し、スクランブルされるべきディジタル信号Ｄは点
18を経てゲート17の第２の入力に印加され、スクランブ
ルされたディジタル信号がゲートの出力端子19に現れ
る。
【００１３】このように、ビット列がシフトレジスタ１
及び２に送られ、マルチプレクサ４の25の点に供給され
た連続ビットによって構成される擬似ランダムシーケン
スが形成され、このシーケンスがスクランブルされるべ
きディジタル信号に結合される。この回路は、これまで
に説明したように、変更することなしにきれいな信号Ｄ
をスクランブルし或いはスクランブルされた信号Ｄをデ
スクランブルするために使用できる。
【００１４】許可を得ずに初期化ワードを発見すること
を更に困難にするために、スクランブルの場合にはディ
ジタル信号Ｄは接続点18のレベルで送られる。即ちこの
点ではディジタル信号は未だスクランブルされておら
ず、このディジタル信号は遅延エレメント14によって遅
延される。この遅延エレメントは実際にはシフトレジス
タであり、このシフトレジスタは帰還せずに遅延Ｔを有
し、その入力端子はディジタル信号を伝送する接続点18
に接続され、その出力端子は回路12を経てマルチプレク
サ４に接続され、回路12は遅延した信号とシフトレジス
タ２からのビット列とを結合する。入力13（Ｅ＝エネイ
ブル）には遅延エレメント14の能動化か禁止かの指示が
与えられ、入力22にはパケットの始期にレジスタ14に零
をチャージする制御が与えられる。
【００１５】レジスタのビット列との結合は、前記のゲ
ート12のようなゲートを用いずに、別の方法で行っても
よい。点９（又は接続３又は７の１つ）に達する接続の
各ビットも、遅延した信号のビットを加算せずにこれと
の積算によって変えてもよく、遅延した信号のビットに
よって置き換えることも可能である。結合もまた、遅延
エレメント14からの信号の各ビットに基づいて、接続
７、３又は９の２つの間で信号を反転しても又はしなく
てもよい。結合はまた、遅延した信号自身或いは制御ワ
ード若しくは初期化ワードの一定のビット基づき、種々
の方法の中から選択できる。変形の数が極めて大きいこ
とは自明である。全ての場合において、エレメント14の
出力端子のビットは結局マルチプレクサ４で作用する。
【００１６】信号Ｄは、このように、ゲート17による変
形が信号自身の成分に依存するという範囲内でダイナミ
ックに変形される。デスクランブルの操作の場合にも、
１つの修正を加えれば図１が使える。遅延エレメント14
の入力は、点線24で示したように、ディジタル信号がデ
スクランブルされる点即ちゲート17の出力端子に接続さ
れなければならない。
【００１７】遅延はクロック時間のＴ倍であり、Ｔは例
えば１と１０との間である。例えば３クロック時間の遅
延においては、メッセージのランクＮのビットは、ラン
クＮ＋３のビットを再変形する。メッセージのランクＮ
＋１のビットは、ランクＮ＋４のビットを再変形すると
いうように、以下同様である。ランクＮ＋６のビットに
達したとき、それ自身がランクＮのビットによって変形
されたＮ＋３のビットによって変形される。このように
して、パケットにおける１歩進毎に変形は複雑になり、
再生は困難になる。
【００１８】例えば１０秒毎に１回だけしか変化しない
初期化ワードを用い、エレメント12及び14を用いない場
合は、初期化ワードの再生のために何回かの試行を繰り
返すに充分な長さの時間の間、同じスクランブルのメカ
ニズムの処理が続くかも知れないが、エレメント12及び
14によってパケットごとにメカニズムが変形され、初期
化ワードの探索に利用できる時間が限られている前記の
方法では、試行と比較の繰り返しによって初期化ワード
を再生する作業は複雑なものになることは明らかであ
る。それにも拘わらず、この方法には欠点がある。若し
信号に送信エラーが生じたときは、このエラーは、対応
するスクランブルシーケンスにはないエラーをデスクラ
ンブルシーケンス中に生じさせ、更にエレメント14で信
号に遅延Ｔを与えるため、Ｔクロック時間シフトしてシ
ーケンスに再び入り込む２次エラーを生じ、更に同様の
繰り返しが起き、結果として膨大なエラーを生じること
になる。
【００１９】この欠点を除去するために、図２に示すよ
うに遅延した信号を変形する方法が提案される。導入さ
れた信号は、Ｔの位置を持つシフトレジスタ20からなる
遅延回路によってＴだけ遅延される。シフトレジスタ20
の入力端子26は、図１に示した回路において、点18（ス
クランブルの場合）か又は点19（デスクランブルの場
合）に接続される。シフトレジスタ20はシステムのクロ
ックによって制御され、この場合３つの位置を持ち、前
記の例で見たように、３クロック時間の遅延を生じる。
遅延回路からの信号は、EXCLUSIVE-ORゲート23の入力端
子に印加され、その出力信号はＦで示した回路即ち図１
の回路12に印加される。ゲート23の出力は更に第２の遅
延回路21を経てそのゲート自身の第２の入力端子に帰還
される。遅延回路21もレジスタであり、第１の遅延回路
20と等しい遅延を与える回路である。
【００２０】この回路は次のように動作する。回路20の
出力端子にランクＮ＋３のビットが現れると、回路20及
び21によって連続的に遅延されたランクＮのビットが同
時にゲート23の別の入力端子に現れ、ゲートの出力の状
態を変形し、これは、エレメント12、２、４、16を経て
ゲート17に至り、結局は、信号のランクＮ＋６のビット
のデスクランブルに作用する。ここで、送信エラーのた
めにランクＮのビットにエラーが生じたと仮定しよう。
このランクＮのビットのエラーによってランクＮ＋３の
ビットはエラーを含めてデスクランブルされ、エラーを
含んだままで遅延回路に送られる。しかし、これはエレ
メント20の出力端子に現れるため、ビットＮ自身が同時
にゲート23の入力端子にも現れる。 双方共エラーを含ん
だこれらのビットのEXCLUSIVE-OR加算を行うと、出力端
子には正しいビットが再生され、エラーは伝搬しない。
更に、回路の他のエレメント特にエレメント12、14及び
マルチプレクサ４には遅延をもたらすことはない。この
ように、各送信エラーについて、システムは２次には取
り込むがそれ以上には伝えない。更に、ビットＮ及びＮ
＋３が共に送信エラーの影響を受けたとしても、エラー
を含むビットＮ＋３はデスクランブル操作の間に正しく
なり、元通りになる。第１のエラーが第２のエラーを消
滅させるのである。
【００２１】パケットの始期において、情報成分は相対
的に予測できることがある。この場合は、発見すべきデ
スクランブルされた信号の予想ができるため、初期化ワ
ードの発見は容易である。従って、パケットの始期には
スクランブルせず、パケットの始期は初期化ワードの再
生に使用できないようにすることが好ましい。図１の制
御13によって、前記のように、スクランブル或いはデス
クランブルを行うか又は行わないかの制御が可能であ
る。この制御によって、新しい各々のパケットは、パケ
ットのスタートから一定の遅延の後にのみ、遅延された
信号と擬似ランダムシーケンス発生器にあるビット列と
互いに結合されるように制御される。手順を複雑にする
ため、前記遅延が、パケットの最初のビットから又は初
期化ワードのビットから決められてもよい。
【００２２】図３に示す装置は、テレビジョン信号をス
クランブルするために提案されたものである。この装置
は、４つのレジスタ51、52、53、54を有する擬似ランダ
ムシーケンス発生器である。各レジスタは接続61、62、
63、64によってそれぞれ自己に帰還されている。図１の
発生器との重要な相違点は、この場合、レジスタがビッ
トよりもむしろワードのために具えられていることであ
り、言い換えれば、これらは複数の並列ビットで動作
し、接続61−64はマルチワイヤ型になっている。レジス
タは各データパケットの始期で再初期化される。即ち、
各レジスタの第１段はバス30から供給される初期化ワー
ドのビットによってチャージされ、他の段は零にリセッ
トされる。レジスタにおける連続動作の間にワードは種
々の手段によって変更される。例えば、論理加算器”AD
D mod 31”、”ADD mod 127 ”の挿入、ワードのビット
の反転、複数の段から上流でのビットの挿入、特にレジ
スタ51の第３段の出力でのビットの挿入、レジスタ52の
第２段の出力でのビットの挿入、レジスタ53の第３段の
出力でのビットの挿入又はレジスタ54の第２段の出力で
のビットの挿入である。a1. a2... d2. d3で導出された
ワードは、他の加算器ＡＮＤの入力端子に印加され、こ
れは次々に加算器ＯＲ及びＸＯＲに印加され、結局は擬
似ランダムワード25を供給する。
【００２３】図１で用いたものと同じ参照数字25は、こ
れらのシーケンスを伝送する接続が２つの装置で類似の
機能を持っていることを示すために選ばれた。この装置
の他の細部は自明であるため、例示にとどめた。シーケ
ンス25は、相互接続が図１の装置の回路16、17、14のそ
れと同一の回路によってスクランブル或いはデスクラン
ブルされる信号に対して使用される。従って再度図示す
ることはしない。問題の各回路は、単独ビットではなく
完全なワードを操作し、その結果ゲート16及び17はＮゲ
ートの装置である。Ｎは並列ビットの数である。同様
に、遅延されるべき信号はもはやビットごとではなく連
続ワードの形をとる。図１と比べると、この装置は並列
処理を行うので極めて高速に動作するという利点があ
る。
【００２４】ディジタル信号は図４に示されたように、
導入され、遅延され、変形される。接続39によって信号
の８ビットのワードが導入された後、このワードは、シ
ステムのクロックによって制御される並列８ビットのシ
フトレジスタ40（ここでは３つの位置が３クロック時間
の遅延をもたらす）からなる遅延回路によって遅延さ
れ、このワードの各ビットがEXCLUSIVE-ORゲート43のア
センブリのゲートの１つの入力端子に印加されて、この
ワードが変形される。EXCLUSIVE-ORゲート43の出力端子
は、第２の遅延回路41に接続される。遅延回路41は、レ
ジスタ40と同一のレジスタであり、各出力ビットは、マ
ルチワイヤ接続42を経てゲート43のアセンブリのゲート
の１つの第２の入力端子に接続される。図２の回路のよ
うに、接続44（ここでは８導体）によってゲート43から
導出された信号は、図３の装置の非再帰部分、例えばa
1、a2等で示された点の１つで、例えば８つのEXCLUSIVE
-ORゲートによって、擬似ランダムシーケンスを変形す
るために使用される。
【００２５】遅延され変形された信号のワードを挿入す
るに当たっては、別の方法で行うこともできる。例え
ば、遅延した信号のワードとの積をとることによって、
又は遅延した信号のワードを加えることによって、又は
遅延した信号のワードで置き換えることによって、又は
最後のワードを用いて結合の反転を制御することによっ
て、ワードを変えることができる。この他にも、当然、
非常に多くの可能な方法がある。図２のアセンブリの動
作及びエラーの伝搬を阻止した理由は、この場合にも同
様に適用される。
【００２６】前記の説明は例示であり、擬似ランダム発
生器が前記の２つの実施例と異なっていても、本発明を
適用できることは明らかである。例えば本出願人の明細
書FR-2641921号に記載された擬似ランダム発生器につい
ても、この文書の唯一の図面中の参照番号30又は32で示
されたエレメントの１つにおける遅延回路からの信号を
用いることによって、本発明を適用できる。通常、どの
ような非再帰的発生器であっても本発明のアセンブリで
半再帰的発生器に変換されて利用される。
【００２７】図２の回路は、この装置の動作を理解し易
くするために示したもので、実際に用いられる回路は、
通常、これとは若干異なっている。その理由の１つは、
単一の遅延エレメントを用いれば、図２の回路を簡潔な
ものにすることができることである。更に他の理由は、
エレメント12及び14でかなりの遅延をとることが必要で
あり、特にマルチプレクサ４を考慮すると、その遅延
は、結局は３クロック時間の遅延の後にエレメント14か
ら（即ち図２のゲート23から）のランクＮのビットによ
って変形される擬似ランダムシーケンスのビットが、も
はやビットＮ＋３ではなく、エレメント12、14、４から
生じる全遅延がそれぞれ１クロック時間か２クロック時
間かいずれをカバーするかによって、例えばビットＮ＋
４かビットＮ＋５である、という効果を有することであ
る。
【００２８】図２については、他のエレメントが充分な
遅延を生じるならばエレメント20は冗長化することもあ
り得る。図５は、エレメント12、13、４によって生じる
遅延が１クロック時間をカバーするとき、及び導入され
たディジタル信号が必要とする遅延が３クロック時間を
カバーするときに、実際に適用できるアセンブリを示し
ている。遅延エレメントはここでは単一エレメントであ
り、これはEXCLUSIVE-ORゲート73の下流側に配置されて
いる。このゲートの第１の入力端子76は、ディジタル信
号を伝送する接続（図１の18又は19）に接続され、この
EXCLUSIVE-ORゲート73の出力端子は３つのラッチ回路7
0、71、72で構成される遅延回路を経て第２の入力端子
に接続される。この遅延回路の回路71と72との間の中間
端子は、回路Ｆ即ち図１の回路12に接続される。前記中
間端子とゲートの第２の入力端子の間の遅延、即ちここ
では回路72で１クロック時間をカバーしている遅延は、
擬似ランダムシーケンス発生器の遷移時間に等しい。こ
の遷移時間は、エレメント12の前記端子から供給され、
ゲート17のレベルでディジタル信号に対して正帰還効果
を持つためにマルチプレクサ４に印加される信号に必要
な時間である。図３の装置が用いられる場合は、図５の
回路に基づいて、図４の回路を容易に変更することがで
きる。
【図面の簡単な説明】
【図１】図１は、本発明が適用できるスクランブル又は
デスクランブルの装置の結線図である。
【図２】図２は、図１の装置のエレメント14であるEXCL
USIVE-ORゲートを持つ遅延回路の一実施例を示す図であ
る。
【図３】図３は、本発明が適用できる他のスクランブル
又はデスクランブルの装置の結線図である。
【図４】図４は、図３の装置に適用されるEXCLUSIVE-OR
ゲートを持つ遅延回路の一実施例を示す図である。
【図５】図５は、図１の装置のエレメント14であるEXCL
USIVE-ORゲートを持つ遅延回路の他の実施例を示す図で
ある。
【符号の説明】
１，２ シフトレジスタ ３，５，６，７，８，９，１０，１１，２０ 接続 ４ マルチプレクサ １２，１６，１７ ゲート １３，２２ 入力 １４ 遅延エレメント １５ 信号 １９ 出力 ２０，２１ シフトレジスタ ２３ EXCLUSIVE-ORゲート ２５ 擬似ランダムシーケンス ２６ 入力 ２７，２８ バッファメモリー ３０ バス ３９，４４ 接続 ４０，４１ シフトレジスタ ４２ マルチワイヤ接続 ４３ EXCLUSIVE-ORゲート ５１，５２，５３，５４ シフトレジスタ ６１，６２，６３，６４ 接続 ７０，７１，７２ ラッチ回路 ７３ EXCLUSIVE-ORゲート ７６ 入力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イッサ ラコダイ フランス国 78180 モンティニュ ル ブルトニュ プラス ジエ ターユフェー ル 15

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 擬似ランダムシーケンスは擬似ランダム
    シーケンス発生器によって生成され、該シーケンスは少
    なくともその一部分がパケットに分割されたディジタル
    信号の形で供給される情報成分をスクランブル又はデス
    クランブルするために使用され、スクランブル又はデス
    クランブルは前記擬似ランダムシーケンスと前記ディジ
    タル信号との結合によって得られ、前記擬似ランダムシ
    ーケンス発生器は初期化ワードによってパケットの各始
    期に再初期化される擬似ランダムシーケンスをダイナミ
    ックに変形する方法において、前記ディジタル信号は導
    入され、遅延され、擬似ランダムシーケンス発生器にあ
    るビット列と結合されて該ビット列を変形すること、並
    びに、導入されたディジタル信号は擬似ランダムシーケ
    ンス発生器にあるビット列と結合される前に"EXCLUSIVE
    -OR"型の論理操作によって変形され、オペランドの１つ
    は該信号自身であり、他のオペランドは該操作から生じ
    且つディジタル信号が導入される瞬間とそのディジタル
    信号と擬似ランダムシーケンス発生器にあるビット列と
    の結合がディジタル信号に対して正帰還効果を持つ瞬間
    との間のシフトに等しい時間によって遅延される信号で
    あることを特徴とする擬似ランダムシーケンスをダイナ
    ミックに変形する方法。
  2. 【請求項２】 遂行されるべき操作がスクランブル操作
    であるときは擬似ランダムシーケンスと結合される前の
    時点で信号が導入され、遂行されるべき操作がデスクラ
    ンブル操作であるときは擬似ランダムシーケンスと結合
    される時点で信号が導入されることを特徴とする請求項
    １に記載の擬似ランダムシーケンスをダイナミックに変
    形する方法。
  3. 【請求項３】 遅延された信号と擬似ランダムシーケン
    ス発生器にあるビット列との結合が、パケットの始期か
    ら一定の遅延の後にのみ各々の新しいパケットに対して
    始まることを特徴とする請求項１又は２に記載の擬似ラ
    ンダムシーケンスをダイナミックに変形する方法。
  4. 【請求項４】 前記遅延がパケットの第１ビットから決
    定されることを特徴とする請求項１乃至３のいずれかに
    記載の擬似ランダムシーケンスをダイナミックに変形す
    る方法。
  5. 【請求項５】 前記遅延が初期化ワードのビットから決
    定されることを特徴とする請求項３に記載の擬似ランダ
    ムシーケンスをダイナミックに変形する方法。
  6. 【請求項６】 少なくともその一部分がパケットに分割
    されたディジタル信号の形で送信される情報成分をスク
    ランブル又はデスクランブルするための装置であって、
    パケットの各始期に再初期化される擬似ランダムシーケ
    ンス発生器と、擬似ランダムシーケンス発生器にあるビ
    ット列に基づいて擬似ランダムシーケンスを形成するた
    めの第１の非再帰的結合手段と、擬似ランダムシーケン
    スとスクランブル又はデスクランブルすべきディジタル
    信号とを結合するための第２の結合手段とを有する装置
    において、擬似ランダムシーケンスを変形するために、
    遅延回路と"EXCLUSIVE-OR"ゲートとを有し、該遅延回路
    の入力端子はディジタル信号の伝送路に接続され、該遅
    延回路の出力端子は擬似ランダムシーケンス発生器の前
    記第１の結合手段に結合されて前記ビット列を変形し、
    "EXCLUSIVE-OR"ゲートは遅延回路の中の、前記ディジタ
    ル信号の伝送路と前記第１の結合手段との間に配置さ
    れ、該"EXCLUSIVE-OR"ゲートの出力端子は遅延手段を経
    て自己の入力端子に帰還され、該遅延手段はディジタル
    信号が導入される瞬間とそのディジタル信号と擬似ラン
    ダムシーケンス発生器にあるビット列との結合がディジ
    タル信号に対して正帰還効果を持つ瞬間との間のシフト
    に等しい遅延を有することを特徴とする情報成分をスク
    ランブル又はデスクランブルするための装置。
  7. 【請求項７】 "EXCLUSIVE-OR"ゲートは少なくとも第１
    及び第２の入力端子を持ち、該"EXCLUSIVE-OR"ゲートの
    第１入力端子はディジタル信号路に接続され、出力端子
    は遅延回路をへて第２の入力端子に接続され、遅延回路
    の中間端子は擬似ランダムシーケンス発生器の第１の結
    合手段に接続され、該中間端子とゲートの第２の入力端
    子との間の遅延は、擬似ランダムシーケンス発生器にお
    ける遷移時間、即ち信号がディジタル信号に対して正帰
    還効果を持つために該中間端子から擬似ランダムシーケ
    ンスの第１の結合手段へ伝わるために必要な時間に等し
    いことを特徴とする請求項６に記載の装置。
  8. 【請求項８】 スクランブルを行うに際して、擬似ラン
    ダムシーケンスのビットは第２の結合手段の第１の入力
    端子に印加され、スクランブルされるべきディジタル信
    号のビットは該手段の第２の入力端子に印加され、スク
    ランブルされたディジタル信号は該手段の出力端子に供
    給される請求項６に記載の装置において、前記遅延回路
    は該手段の該第２の入力端子に接続されることを特徴と
    する請求項６に記載の装置。
  9. 【請求項９】 デスクランブルを行うに際して、擬似ラ
    ンダムシーケンスのビットは第２の結合手段の第１の入
    力端子に印加され、デスクランブルされるべきディジタ
    ル信号のビットは該手段の第２の入力端子に印加され、
    デスクランブルされたディジタル信号は該手段の出力端
    子に供給される請求項６に記載の装置において、前記遅
    延回路は該手段の出力端子に接続されることを特徴とす
    る請求項６に記載の装置。
JP5183932A 1992-07-29 1993-07-26 擬似ランダムシーケンスを変形する方法及び装置 Pending JPH06216898A (ja)

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US5351300A (en) 1994-09-27
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