KR100459160B1 - 일본 위성 방송용 복호기 - Google Patents

Abstract

위성방송 복호기에 있어서, 멀티2(MULTI2) 코어 모듈의 동작을 제어하는 코어모듈 동작제어기와, 상기 코어모듈 동작제어기에서 출력된 제어신호를 입력받아 단위함수 시작제어 및 동작모드별 초기 시작 명령을 출력하는 지시기와, 상기 멀티2(MULTI2) 코어 모듈의 입력방향을 선택하는 입력방향 선택부와, 상기 입력방향 선택부에서 선택된 방향에 따라 암호화 및 복호화를 수행하는 멀티2(MULTI2) 코어모듈을 포함하여 최소한의 면적과 빠른 속도의 복호 처리가 가능하며, 향후 암호화 강화를 위한 기본 함수의 반속 회수 증가에도 적응할 수 있다.

Description

일본 위성 방송용 복호기

본 발명은 복호기에 관한 것으로, 특히 일본 디지탈 위성방송의 한정 수신 기능을 구현하기 위해 암호화된 디지탈 신호를 원래대로 복원하여 주는 위성방송용 복호기에 관한 것이다.

디지탈 위성 방송을 송출할 때 제한된 수신자만이 방송을 청취할 수 있도록 하는 한정 수신 기능을 구현하기 위해 위성 방송 수신기측에서는 방송국에서 전송한 암호화한 데이터를 복원하는 복호기를 갖고 있어야 한다.

일반적으로 복호기는 유럽형 복호기와 일본형 복호기의 두 종류가 있으며 상기 유럽형 복호기는 커몬 디스크램블러(Common Discrambler)의 방식의 복호기를 사용하고, 일본형 복호기는 멀티2(MULTI2) 알고리즘의 복호기를 사용하며, 이하 MULTI2라 한다.

상기 MULTI2 알고리즘은 π1, π2, π3, π4 네 개의 함수로 구성되며, 상기 네 개의 함수는 평행하게 사용되어 암호화 키 생성 및 데이터 암호화를 수행한다.

이와 같이 구성된 일본형 복호기의 MULTI2 암호화 과정은 도 1에 도시된 바와 같이, 키를 생성하는 키생성부(1)와, 상기 키생성부(1)에서 생성된 시스템 키를 입력받아 암호화를 수행하는 암호화부(2)로 이루어진다.

상기 암호화부(2)는 기본함수인 π1, π2, π3, π4를 n회 반복함으로써 암호화를 하게되는데, 이는 N=4*n으로 이루어지며, 상기 암호화과정은 상위 32비트, 하위 32비트 단위로 수행한다.

상기 32비트 크기의 시스템 키가 8개 사용되며, 암호화 또는 복호화 모드로 동작시에 32비트 크기의 워크(work)키가 8개 사용된다.

실제 디지탈 방송에서 데이터를 암호화하여 송출할 때에는 블록 단위 암호화를 각 블록간에 상호 연관을 짓도록 사슬 구조로 연결해 암호화를 하게 되고, 전송 데이터 스트림이 64비트로 분할 가능시에 CBC모드를 사용하고, 64비트로 분할하고도 남는 부분이 있을 경우, 상기 남는 부분만 OFB모드를 적용하여 암호화 한다.

상기 CBC/OFB 모드로 암호화된 암호문을 복호하기 위해서는 기본 함수가 암호화와 복호화 과정을 모두 수행해야 하므로, 복호화 및 암호화 모듈을 각각 필요로 한다.

종래 기술에 따른 일본형 복호기는 MULTI2 알고리즘에서 여러개의 기본함수를 반복하여 사용함으로써 구성이 복잡해지고 제조단가가 높으며, 복호화 및 암호화 모듈을 각각 필요로 하므로 똑같은 회로를 두 개로 설계해야 하므로 효율성이 저하된다.

본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 일본 디지탈 위성방송에서 사용하도록 규정하고 있는 사양을 충족시키는 복호기를 하드웨어 적으로 설계하여 한 개의 기본함수 모듈로써 키 생성 및 암호화를 동시에 수행할 수 있도록 하는 일본형 위성방송 복호기를 제공하는데 그 목적이 있다.

멀티2(MULTI2) 코어 모듈을 이용한 위성방송 복호기에 있어서, 상기 멀티2(MULTI2) 코어 모듈의 동작을 제어하는 코어모듈 동작제어기와, 상기 코어모듈 동작제어기에서 출력된 제어신호를 입력받아 단위함수 시작제어 및 동작모드별 초기 시작 명령을 출력하는 지시기와, 상기 멀티2(MULTI2) 코어모듈의 입력방향으로 선택하는 입력방향 선택부와, 상기 입력방향 선택부에서 선택된 방향에 따라 암호화 및 복호화를 수행하는 멀티2(MULTI2) 코어모듈로 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 3는 본 발명에 따른 MULTI2 알고리즘의 기본함수 구성을 나타낸 도면이고, 도 4는 도 3의 기본함수를 이용하여 구현한 MULTI2 제어블록도이다.

도 2를 참조하면, MULTI2 알고리즘의 π1, π2, π3, π4 각 단위 함수 모듈로 구성된 기본함수로써, 암호화는 데이터키가 입력되어 π1→π2→π3→π4와 같이 순방향으로 데이터 처리가 행해지는 경우이고, 복호화는 π4⇒π3⇒π2⇒π1의 순서로 데이터 처리가 행해진다.

따라서, 키 생성시와, OFB모드 동작시는 암호화 과정을 수행하는, CBC 모드 동작시는 복호화 고정을 수행하며, 각 단위 함수 모듈은 단방향하기 때문에, 입력과 출력부분은 고정한다.

이와 같은 코어 모듈은 단위 함수 4개로만 구성되어 있으므로, 하위부분 4개 키와 상위부분 4개키만을 사용할 수 밖에 없다.

도 3에 도시한 기본 함수 모듈을 멀티2(MULTI2) 코어로 정의하면, 상기 코어 로직을 제어할 제어 로직과 함께 도 4와 같은 멀티2(MULTI2) 알고리즘을 수행할 제어도가 구현된다.

마이컴(도시생략)으로부터 작동모드 명령을 받고 그에 따른 모드로 들어가면, 각 모드에서 필요한 반복 회수만큼 기본함수 모듈을 반복 수행해야 한다.

도 3에 도시된 바와 같이, 도 4를 참조하면, 기본함수 모듈이 한 번 수행될 때마다 그 회수를 카운트하는 카운터(31)와, 상기 각 모듈 연산의 시작과 끝을 알리는 지시기(32)와, 상기 마이컴(도시생략)에서 선택된 수행모드에 따라 암호문의 입력값, 복호문의 출력값, 데이터의 흐름방향을 선택할 코어모듈 동작제어기(33)와, 키를 선택하는 키 선택부(34)와, 상기 마이컴(도시생략)에게 코어 로직의 상태를 알리는 신호생성부(35)와, 단위함수 시작제어 및 동작모드별 초기시작을 지시하는 초기시작 지시기(36)와, 상기 코어모듈 동작에어기(33)에서 출력된 제어신호를 입력받아 순방향 또는 역방향의 입력방향을 선택하는 입력방향 선택부(37)와, 상기 초기시작 지시기(36)와 입력방향 선택부(37)의 출력신호를 입력받아 암호화 또는 복호화를 수행하는 멀티2(MULTI2) 모듈(20)로 구성된다.

이와 같이 구성된 도 3의 멀티2(MULTI2) 모듈 함수를 이용하여, 들어오는 입력 스트림에 대한 CBC/OFB 모드의 사슬 구조를 실현하기 위해 버퍼와 함께 나타낸 구조는 도 5에 도시된 바와 같다.

도 5를 참조하면, 입력 스트림을 저장하다가 풀(Full)이 되면 64비트의 데이터를 코어 모듈에 전송함과 동시에 제1 지연버퍼(INTER_REG1)로 전송하는 입력버퍼(REG1)와, 상기 입력버퍼(REG1)에서 전송된 데이터를 읽어 들여 초기화 벡터를 저장한 후 입력버퍼(REG1)의 전송동기에 맞추어 제2 지연버퍼(INTER_REG2)로 데이터를 전송하는 제1 지연버퍼(INTER_REG1)와, 상기 제1 지연버퍼(INTER_REG1)의 전송동기에서 제2 지연버퍼(INTER_REG2)는 코어 모듈(MULTI2 Core)의 결과값과 XOR 연산을 거쳐 제2 지연버퍼(INTER_REG2)로 전송되는 것이다.

상기와 같은 순서로 데이터 스트림을 전송하면 CBC 모드를 구현할 수 있으며, OFB 모드를 실현하기 위해서는 조금 다른 처리 방식을 갖는다.

OFB 모드일 경우, 입력버퍼(REG1)에 저장된 최종 입력(64비트 미만) 데이터를 이용하지 않고, 이전에 들어온 마지막 암호문(64비트)을 이용해야 하므로, 코어 모듈(MULTI2 Core)은 제1지연버퍼(INTER_REG1)로부터 입력값을 받는다.

이때, 최종 스트림 데이터는 입력버퍼(REG1)로부터 제1 지연버퍼(INTER_REG1)에 전송되며, 상기 코어모듈(MULTI2 Core)의 결과값과 제1 지연버퍼(INTER_REG1)에 저장된 최종 스트림을 XOR연산하여 마지막 스트림에 대한 복호문을 얻는다.

그런데, 여기서 코어모듈(MULTI2 Core)의 결과값과 최조 스트림의 연산 위치를 일치시키기 위해, 제1 지연버퍼(INTER_REG1)는 코어모듈(MULTI2 Core)의 연산중에 내부적으로 레지스터간에 쉬프트하여 미리 위치를 맞추어 놓는다.

도 6은 본 발명에 따른 일본형 위성방송 복호장치를 나타낸 블록도이다.

도 6에 도시한 바와 같이, MULTI2 코어를 이용한 복호기에 있어서, 상기 복호기가 수행할 모드를 정의하는 동작모드 제어기(51)와, 상기 MULTI2 코어모듈의 동작시작 명령을 출력하는 데이터 이송 명령 생성기(52)와, 상기 MULTI2 코어에 입력되는 데이터중 하나를 선택하는 코어입력 선택제어부(53)와, 워크키 레지스터(54)와, 시스템 키(55)와, 상기 MULTI2 코어에서 사용하는 키를 선택하는 키 선택부(56)와, 상기 MULTI2 코어 로직에서 출력되는 데이터와 XOR 함수를 통과할 값을 선택하는 데이터 흐름 제어부(57)로 구성된다.

이와 같이 구성된 MULTI2 함수를 이용한 위성방송용 복호기는 다음과 같은 동작을 한다.

상기 동작모드제어기(51)는 복호기가 수행할 모드를 정의하고, 동작모드 명령을 코어 모듈 및 각 제어로직에 가함으로써, 상기 제어로직에 대한 하나의 제어 신호가 되며, 거의 모든 제어로직들이 이 모드 명령을 참조하게 된다.

상기 모드 명령은 리셋모드, 키생성모드, 암호화 모드, 복호화모드 네 가지로 나뉘어 진다.

상기 리셋모드는 복호기 동작 초기시 또는 입력 데이터를 기다리는 동안에 발송되며, 새 데이터가 입력되면 키 생성 모드로 변경되고, 복호가 끝나면 다시 리셋모드로 돌아간다.

상기 키 생성 모드에서 키 생성이 이루어진 후 입력버퍼(REG1)의 상태가 풀(full)이면 복호화모드로, 아니면 암호화 모드로 동작한다.

상기 복호화 모드에서 복호가 끝났음을 알리는 신호를 참조하여, 끝나면, 준비 상태인 리셋 모드로 가고, 입력 데이터 스트림이 더 이상 없는 상황에서 입력버퍼(REG1)의 상태가 풀(full)이 아니면 암호화 모드로 가게된다.

또한, 암호화 모드에서 복호가 끝아면 리셋 모드로 돌아가 다음 입력을 받을 준비를 하게 된다.

상기 데이터 이송 명령 생성기(52)는 MULTI2 코어모듈의 동작을 시작하는 명령을 출력하는데, 상기 명령에 동기되어 입력버퍼(REG1)에서의 데이터 출력이 일어나고, 코어 및 제1 및 제2 지연버퍼(INTER_REG1)(INTER_REG2)에서 출력버퍼(REG2)로의 데이터 이동이 일어난다.

상기 데이터 이송 명령은 입력버퍼(REG1) 제어기(60)로부터 입력버퍼(REG1)의 상태(full or not), 출력버퍼(REG2) 제어기(62)로부터 출력버퍼(REG2)의 상태(empty or not), 코어 준비상태(ready or not) 및 스트림 입력 시작 신호를 보고 조건이 충족되면 내려지게 된다.

또한, 엠펙(Mpeg) 데이터 스트림 입력 초기에 MULTI2 코어는 일차적으로 본문 해독을 위한 워크 키를 생성하게 되는데, 이때 사용하는 요소로는 시스템 키, 데이터 키가 있다.

상기 코어 입력 선택 제어부(53)는 MULTI2 코어에 들어가는 8바이트 입력을 선택해 주는 것으로서, 최초 데이터 키, 복호화 모드에서는 입력버퍼(REG1)로부터의 데이터 스트림을 전달하고, 복호화 모드에서는 제1 지연버퍼(INTER_REG1)로부터의 데이터 스트림을 전달하고, 암호화 모드에서는 제1 지연버퍼(INTER_REG1)로부터 데이터를 넘겨준다.

이때, 코어가 키 생성 후 바로 암호화 모드로 들어갈 경우, 즉 최초 입력 스트림 데이터가 8바이트가 안 되는 경우에는 초기 벡터를 입력해 준다.

상기 데이터 흐름 제어기(56)는 MULTI2 코어 로직에서 나오는 데이터와 함께 xor 함수를 거칠 값을 선택해 주는 것으로, 제1 지연버퍼(INTER_REG1)와 제2 지연버퍼(INTER_REB2)중에서 선택을 하는데, 동작모드와 데이터 이송명령 그리고 그밖의 제어신호에 따라 판별해 준다.

특히, 출력버퍼(REG2)의 화이널 엠티 카운터(Final Empty Counter)(57)의 값이 1일 때 제1 지연버퍼(INTER_REG1)로부터의 데이터를, 그 이외의 경우에는 제 2 지연버퍼(INTER_REG2)의 값을 선택해 준다.

한편, 데이터 스트림을 복호할 때 복호된 데이터의 끝이 어디인지 판별할 필요가 있다.

왜냐하면, 데이터 스트림 입력 후 바로 복호 신호가 나오는 것이 아니라 어느 정도의 처리 시간이 소요되기 때문이며, 각 모드 적용에 따른 지연 효과가 발생하기 때문이다.

따라서, 출력버퍼(REG2)의 최초 데이터 이송 명령 시점과 출력으로 전달되는 마지막 시점을 카운트하여 이를 기준으로 현재 복호되는 신호의 유효성을 검사하여 최종 출력을 제어한다.

이때 사용되는 블록이 REG2 Final Empty Countr(57)와, REG2 Initial Fetch Counter(58)와, Data Validity Checker(59)이다.

상기 입력버퍼(REG1) 제어기(60)는 입력버퍼(REG1)의 1바이트 입력마다 카운트하는 카운터, 카운터로 입력버퍼(REG1)의 풀(Full) 상태를 확인하는 상태 검출기, 이들을 근거로 직렬 입력 스트림을 받아들이는 것을 조절 및 레지스터 값 이동을 제어하는 입력제어기로 구성된다.

상기 입력버퍼(REG1) 제어기(60)의 입력버퍼(REG1) 카운터 값을 입력받아 최초값을 갖고, 제1 지연버퍼(INTER_REG1)의 내부 레지스터 값 이동간에 변화하는 얼라인 카운터(Align Counter)(61)와, 출력버퍼(REG2) 제어기(62)를 포함한다.

상기 얼라인 카운터(61)는 상기 REG2 Final Empty Counter(57) 값에 인에이블되어 제1 지연버퍼(INTER_REG1)의 레지스터 값을 차례로 시프트(shift)시켜 코어 모듈의 결과값의 위치에 맞추어 놓아 oxr 연산부(45)에서 연산을 할 수 있도록 한다.

상기 출력버퍼(REG2) 제어기(62)는 출력버퍼(REG2)의 1바이트 출력마다 카운트하는 카운터와, 상기 카운터로 출력버퍼(REG2)의 엠피(Empty) 상태를 확인하는 상태 검출기와, 데이터 유효 검출기에서 오는 신호를 근거로 복호된 신호를 직렬 출력 및 레지스터 값 이동을 제어하는 것으로 구성되어 있으며, 라이트(Write) 인에이블 신호를 적절히 데이터 출력에 맞추어서 내보낸다.

본 발명은 MULTI2 알고리즘을 이용한 일본형 복호기에 있어서, MULTI2 코어 모듈을 단위함수 4개로만 구성함으로써 최소한의 면적과 빠른 속도의 복호 처리가 가능하며, 향후 암호화 강화를 위한 기본 함수의 반복 회수 증가에도 적응할 수 있다.

도 1은 종래 기술에 따른 MULTI2 암호화 과정을 나타낸 도면

도 2는 본 발명에 따른 MULTI2 기본함수 모듈을 나타낸 도면

도 3은 도 2의 MULTI2 기본함수를 이용하여 구현한 제어로직도

도 4는 MULTI2 코어모듈의 CBC/OFB 모드에의 데이터 흐름도

도 5는 본 발명에 따른 위성방송용 복호기를 나타낸 블록도

도 6은 본 발명에 따른 일본형 위성방송 복호장치를 나타낸 블록도

Claims (3)

1. 멀티2(MULTI2) 코어 모듈을 이용한 위성방송 복호기에 있어서,

   상기 멀티2(MULTI2) 코어모듈의 동작을 제어하는 코어모듈 동작제어기와,

   상기 멀티플렉서 동작제어기에서 출력된 제어신호를 입력받아 단위함수 시작제어 및 동작모드별 초기 시작 명령을 출력하는 지시기와,

   상기 멀티2(MULTI2) 코어모듈의 입력방향을 선택하는 입력방향 선택부와,

   상기 입력방향 선택부에서 선택된 방향에 따라 암호화 및 복호화를 수행하는 멀티2(MULTI2) 코어모듈로 구성됨을 특징으로 하는 일본 위성방송용 복호기.
2. 제1항에 있어서,

   상기 멀티2(MULTI2) 코어모듈은 암호화일 경우 π1→π2→π3→π4의 순서로 라운딩 피드백 방식을 이용하여 데이터가 처리됨을 특징으로 하는 일본 위성 방송용 복호기.
3. 제1항에 있어서,

   상기 멀티2(MULTI2) 코어모듈은 복호화일 경우 π4→π3→π2→π1의 순서로 라운딩 피드백 방식을 이용하여 데이터가 처리됨을 특징으로 하는 일본 위성 방송용 복호기.

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