JPS61224531A - アウトプツト・フイ−ドバツク・モ−ド方式による暗号装置 - Google Patents
アウトプツト・フイ−ドバツク・モ−ド方式による暗号装置Info
- Publication number
- JPS61224531A JPS61224531A JP60063291A JP6329185A JPS61224531A JP S61224531 A JPS61224531 A JP S61224531A JP 60063291 A JP60063291 A JP 60063291A JP 6329185 A JP6329185 A JP 6329185A JP S61224531 A JPS61224531 A JP S61224531A
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- Japan
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- cryptographic
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
- H04L9/0637—Modes of operation, e.g. cipher block chaining [CBC], electronic codebook [ECB] or Galois/counter mode [GCM]
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- H—ELECTRICITY
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- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/12—Details relating to cryptographic hardware or logic circuitry
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アウトプット・フィードバック・モード方式
を用いた暗号装置に関する。
を用いた暗号装置に関する。
アウトプット・フィードバック・モード方式（以下ＯＦ
Ｂモード方式と略す）を用いた従来の暗号装置を第３図
に示す。
Ｂモード方式と略す）を用いた従来の暗号装置を第３図
に示す。
この暗号装置は、送信部１６と受信部１７とから成り、
送信部１６は、暗号演算器１８と、暗号鍵を記憶する鍵
レジスタ１９と、暗号初期ベクトルを記憶する■■（初
期ベクトル）レジスタ２０と、暗号化を行う排他的論理
和回路２１とを備え、受信部１７は、暗号演算器２２と
、復号鍵を記憶する鍵レジスタ２３き、復号初期ベクト
ルを記憶するＩＶレジスタ２４と、復号化を行う排他的
論理和回路２５とを備えている。
送信部１６は、暗号演算器１８と、暗号鍵を記憶する鍵
レジスタ１９と、暗号初期ベクトルを記憶する■■（初
期ベクトル）レジスタ２０と、暗号化を行う排他的論理
和回路２１とを備え、受信部１７は、暗号演算器２２と
、復号鍵を記憶する鍵レジスタ２３き、復号初期ベクト
ルを記憶するＩＶレジスタ２４と、復号化を行う排他的
論理和回路２５とを備えている。
このような従来の暗号装置では、送信部１６において、
鍵レジスタ１９より暗号演算器１８に暗号鍵を入力し、
Ｉ■レジスタ２０から切換スイッチ２６を介して暗号初
期ベクトルを人力する。その後、暗号演算器より暗号化
されて出て来た出力を切換スイッチ２６を介して人力に
フィードバックする事により新たに暗号化された出力を
得る。このようにして得られた一定のランダムパタンと
、送信しようとする情報ビットとの排他的論理和を排他
的論理和回路２１にふいてとり情報ピッ、トの暗号化を
はかり、送信データとして送出する。
鍵レジスタ１９より暗号演算器１８に暗号鍵を入力し、
Ｉ■レジスタ２０から切換スイッチ２６を介して暗号初
期ベクトルを人力する。その後、暗号演算器より暗号化
されて出て来た出力を切換スイッチ２６を介して人力に
フィードバックする事により新たに暗号化された出力を
得る。このようにして得られた一定のランダムパタンと
、送信しようとする情報ビットとの排他的論理和を排他
的論理和回路２１にふいてとり情報ピッ、トの暗号化を
はかり、送信データとして送出する。
受信部１７では、鍵レジスタ２３より暗号演算器２２に
復号鍵を人力し、ＩＶレジスタ２４から切換スイッチ２
７を介して復号初期ベクトルを入力する。その後、暗号
演算器２２より暗号化されて出て来た出力を切換スイッ
チ２７を介して人力にフィードバックする事により新た
に暗号化された出力を得る。
復号鍵を人力し、ＩＶレジスタ２４から切換スイッチ２
７を介して復号初期ベクトルを入力する。その後、暗号
演算器２２より暗号化されて出て来た出力を切換スイッ
チ２７を介して人力にフィードバックする事により新た
に暗号化された出力を得る。
このようにして得られたランダムパタンと、送られてき
た受信データとを、排他的論理和回路２５において排他
的論理和をとる事によって情報ビットを復号化する。
た受信データとを、排他的論理和回路２５において排他
的論理和をとる事によって情報ビットを復号化する。
このようなＯＦＢモード方式では暗号化と復号化の開始
時に同期をとる必要があるため、ある基準時刻毎に暗号
演算器に初期ベクトルを作用させ暗号の初期化を行うよ
うにしている。即ち、ＯＦＢモード方式では鍵と初期ベ
クトルによって一意的に定まる一定のランダムパタンが
周期的、あるいは非周期的に繰り返されている。
時に同期をとる必要があるため、ある基準時刻毎に暗号
演算器に初期ベクトルを作用させ暗号の初期化を行うよ
うにしている。即ち、ＯＦＢモード方式では鍵と初期ベ
クトルによって一意的に定まる一定のランダムパタンが
周期的、あるいは非周期的に繰り返されている。
従来、この種の暗号装置の暗号演算器は情報ビットとリ
アルタイムで動作しており、その為に１装置内に送信部
と受信部とに１個づつ暗号演算器が必要となる。
アルタイムで動作しており、その為に１装置内に送信部
と受信部とに１個づつ暗号演算器が必要となる。
上述した従来の暗号装置では、暗号演算器に平文を入力
して暗号文を得るまでに演算時間による遅延が生ずる為
、信号の伝送速度がこの遅延によって制限されるという
欠点を持っている。即ち、暗号演算器のクロック周波数
をｆ ［Ｈｚ）、出力ブロックのビット数をｋ〔ビット
〕、演算遅延をτ〔ビット〕とすると伝送速度Ｔは（１
）式により制限される。
して暗号文を得るまでに演算時間による遅延が生ずる為
、信号の伝送速度がこの遅延によって制限されるという
欠点を持っている。即ち、暗号演算器のクロック周波数
をｆ ［Ｈｚ）、出力ブロックのビット数をｋ〔ビット
〕、演算遅延をτ〔ビット〕とすると伝送速度Ｔは（１
）式により制限される。
Ｔ≦（ｆＸｋ）／τ 〔ビット／秒〕（１）また、鍵
を変更して新たに暗号演算器を動作させようとすると、
鍵の生成、入力に時間がかかりその間、暗号演算器は暗
号化が行えず通信が中断されてしまうという欠点もある
。
を変更して新たに暗号演算器を動作させようとすると、
鍵の生成、入力に時間がかかりその間、暗号演算器は暗
号化が行えず通信が中断されてしまうという欠点もある
。
更に、従来装置では１装置内の送信部と受信部とで各々
１個、計２個の暗号演算器が必要であり、それを制御す
る回路のハードウェアも大きくなり装置が高価なものに
なるという欠点も併せ持っている。
１個、計２個の暗号演算器が必要であり、それを制御す
る回路のハードウェアも大きくなり装置が高価なものに
なるという欠点も併せ持っている。
本発明の目的は、上述のような欠点を改善したアウトプ
ット・フィードバック・モード方式による暗号装置を提
供することにある。 。
ット・フィードバック・モード方式による暗号装置を提
供することにある。 。
本発明の暗号装置は、ランダムパタンを発生する１個の
暗号演算器と、この暗号演算器に入力される鍵を記憶す
る鍵レジスタと、前記暗号演算器に入力される初期ベク
トルを記憶する初期ベクトルレジスタと、前記暗号演算
器において前記鍵と前記初期ベクトルにより定められる
暗号化・復号化の為に必要なランダムパタンを記憶する
１個以上のメモリ回路と、これらメモリ回路から読み出
されたランダムパタンに基づき情報ビットの暗号化・復
号化を行う排他的論理和回路とを有する事を特徴として
いる。
暗号演算器と、この暗号演算器に入力される鍵を記憶す
る鍵レジスタと、前記暗号演算器に入力される初期ベク
トルを記憶する初期ベクトルレジスタと、前記暗号演算
器において前記鍵と前記初期ベクトルにより定められる
暗号化・復号化の為に必要なランダムパタンを記憶する
１個以上のメモリ回路と、これらメモリ回路から読み出
されたランダムパタンに基づき情報ビットの暗号化・復
号化を行う排他的論理和回路とを有する事を特徴として
いる。
次に、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は、本発明の一実施例のブロック図である。この
暗号装置は、第３図に示した従来方式の暗号演算器１、
暗号鍵と復号鍵を記憶する鍵レジスタ２、暗号初期ベク
トルと復号初期ベクトルを記憶するＩＶレジスタ３、ラ
ンダムパタンを記憶する２個のメモリ回路４．５に加え
て、この暗号演算器１及びメモリ回路４，５の書き込み
と読み出し等を制御する制御回路６と、情報ビットを暗
号化し暗号化された情報ビットを復号化する為の排他的
論理和回路７，８とを有している。
暗号装置は、第３図に示した従来方式の暗号演算器１、
暗号鍵と復号鍵を記憶する鍵レジスタ２、暗号初期ベク
トルと復号初期ベクトルを記憶するＩＶレジスタ３、ラ
ンダムパタンを記憶する２個のメモリ回路４．５に加え
て、この暗号演算器１及びメモリ回路４，５の書き込み
と読み出し等を制御する制御回路６と、情報ビットを暗
号化し暗号化された情報ビットを復号化する為の排他的
論理和回路７，８とを有している。
このような構成の暗号装置において、まず、鍵レジスタ
２からの暗号鍵と、Ｉ■レジスタ３からの暗号初期ベク
トルを（切換スイッチ９を介して）暗号演算器１に作用
させる。暗号演算器１より暗号化されて出て来た出力を
切換スイッチ９を介して人力にフィードバックする事に
より新たに暗号化された出力を得る。このようにして得
られた暗骨化の為のランダムパタンを切換スイッチ１０
を介してメモリ回路４に記憶する。次に、鍵レジスタ２
からの復号鍵と、ＩＶレジスタ３からの復号初期ベクト
ルを暗号演算器１に作用させる。暗号演算器１より暗号
化されて出て来た出力を切換スイッチ９を介して人力に
フィートノ゛イックする事により新たに暗号化された出
力を得る。゛このようにして得られた復号化の為のラン
ダムパタンを切換スイッチ１０を介してメモリ回路５に
記憶する。この例では、暗号化の為のランダムパタンを
先に記憶させているが、復号化の為のランダムパタンか
ら先に記憶させるようにしてもよい。制御回路６は暗号
化及び復号化のそれぞれの基準時刻に同期してランダム
パタンを読み出すようにメモリ回路４５を制御する。な
お、制御回路６は、スイッチ９１０の切換えも制御する
。
２からの暗号鍵と、Ｉ■レジスタ３からの暗号初期ベク
トルを（切換スイッチ９を介して）暗号演算器１に作用
させる。暗号演算器１より暗号化されて出て来た出力を
切換スイッチ９を介して人力にフィードバックする事に
より新たに暗号化された出力を得る。このようにして得
られた暗骨化の為のランダムパタンを切換スイッチ１０
を介してメモリ回路４に記憶する。次に、鍵レジスタ２
からの復号鍵と、ＩＶレジスタ３からの復号初期ベクト
ルを暗号演算器１に作用させる。暗号演算器１より暗号
化されて出て来た出力を切換スイッチ９を介して人力に
フィートノ゛イックする事により新たに暗号化された出
力を得る。゛このようにして得られた復号化の為のラン
ダムパタンを切換スイッチ１０を介してメモリ回路５に
記憶する。この例では、暗号化の為のランダムパタンを
先に記憶させているが、復号化の為のランダムパタンか
ら先に記憶させるようにしてもよい。制御回路６は暗号
化及び復号化のそれぞれの基準時刻に同期してランダム
パタンを読み出すようにメモリ回路４５を制御する。な
お、制御回路６は、スイッチ９１０の切換えも制御する
。
送信の場合には、メモリ回路４から読み出された暗号化
の為のランダムパタンと、送信しようとする情報ビット
との排他的論理和を排他的論理和回路７においてとり情
報ビットの暗号化をはかり。
の為のランダムパタンと、送信しようとする情報ビット
との排他的論理和を排他的論理和回路７においてとり情
報ビットの暗号化をはかり。
送信データとして送出する。受信の場合には、メモリ回
路５から読み出された復号化の為のランダムパタンと、
送られてきた受信データとを、排他的論理和回路８にお
いて排他的論理和をとる事によって情報ビットを復号化
する。
路５から読み出された復号化の為のランダムパタンと、
送られてきた受信データとを、排他的論理和回路８にお
いて排他的論理和をとる事によって情報ビットを復号化
する。
本実施例の暗号装置によれば、一般にメモリ回路４．５
の゛読み出し周波数が前記（１）式で制限される周波数
よりも高いので伝送速度が増し、通信装置の伝送効率が
上がる。また、一般にメモリなどに比較して高価である
暗号演算器が１個だけで構成でき、これに付随するハー
ドウェアも縮小され、 るので装置が安価になる。更
に、メモリ回路４゜５の構成を第２図に示したように現
用メモリ１１及、 び予備メモリ１２と出力バッファ
１３とで構成し、ス、 イッチ１４．１５でメモリへ
の入力及びメモリからの出力を切換えることができるよ
うにしておけば、鍵または初期ベクトルを変更するとき
予備メモリ１２に変更したい鍵または初期ベクトルによ
るランダムパタンか記憶できるので、通信を中断するこ
１ となく新しい暗号、復号に変更できる。
の゛読み出し周波数が前記（１）式で制限される周波数
よりも高いので伝送速度が増し、通信装置の伝送効率が
上がる。また、一般にメモリなどに比較して高価である
暗号演算器が１個だけで構成でき、これに付随するハー
ドウェアも縮小され、 るので装置が安価になる。更
に、メモリ回路４゜５の構成を第２図に示したように現
用メモリ１１及、 び予備メモリ１２と出力バッファ
１３とで構成し、ス、 イッチ１４．１５でメモリへ
の入力及びメモリからの出力を切換えることができるよ
うにしておけば、鍵または初期ベクトルを変更するとき
予備メモリ１２に変更したい鍵または初期ベクトルによ
るランダムパタンか記憶できるので、通信を中断するこ
１ となく新しい暗号、復号に変更できる。
本実施例では、暗号化・復号化の両方を１装置内で行う
場合について説明したが、暗号化または復号化のどちら
か一方だけを行う場合についても同様にして行うことが
できる。
場合について説明したが、暗号化または復号化のどちら
か一方だけを行う場合についても同様にして行うことが
できる。
また、本実施例では暗号化・復号化される情報ビットは
１チヤンネルとしたが、複数チャンネルの情報ビット列
を暗号化・復号化する場合もメモリ回路を増やす事によ
り可能となる事は明らかである。
１チヤンネルとしたが、複数チャンネルの情報ビット列
を暗号化・復号化する場合もメモリ回路を増やす事によ
り可能となる事は明らかである。
以上詳細に説明したように、本発明の暗号装置は、従来
のものに比べ伝送速度を上げる事ができ、。
のものに比べ伝送速度を上げる事ができ、。
鍵や初期ベクトルを変更する際にも通信を中断させる事
がない。また装置を構成するハードウェアが少なくなる
ので装置が安価になるという効果がある。
がない。また装置を構成するハードウェアが少なくなる
ので装置が安価になるという効果がある。
第１図は本発明の一実施例のブロック図、第２図はメモ
リ回路の一例を示す図、 第３図は従来のアウトプット・フィードバック・モード
方式の暗号装置のブロック図である。 １ ・・・ 暗号演算器 ２ ・・・ 鍵レジスタ ３ ・・・ ｒｖレジスタ ４．５ ・・・ メモリ回路 ６ ・・・ 制御回路 ７．８ ・・・ 排他的論理和回路 ９．１０ ・・・ 切換スイッチ １１ ・・・ 現用メモリ １２ ・・・ 予備メモリ １３ ・・・ 出力バッファ １４、 １５ ・・・ 切換スイッチ代理人 弁理士
岩 佐 義 幸 ７．８−・・撓イ亡的論Ｉ！和回路 第１図
リ回路の一例を示す図、 第３図は従来のアウトプット・フィードバック・モード
方式の暗号装置のブロック図である。 １ ・・・ 暗号演算器 ２ ・・・ 鍵レジスタ ３ ・・・ ｒｖレジスタ ４．５ ・・・ メモリ回路 ６ ・・・ 制御回路 ７．８ ・・・ 排他的論理和回路 ９．１０ ・・・ 切換スイッチ １１ ・・・ 現用メモリ １２ ・・・ 予備メモリ １３ ・・・ 出力バッファ １４、 １５ ・・・ 切換スイッチ代理人 弁理士
岩 佐 義 幸 ７．８−・・撓イ亡的論Ｉ！和回路 第１図
Claims (1)
- （１）ランダムパタンを発生する１個の暗号演算器と、
この暗号演算器に入力される鍵を記憶する鍵レジスタと
、前記暗号演算器に入力される初期ベクトルを記憶する
初期ベクトルレジスタと、前記暗号演算器において前記
鍵と前記初期ベクトルにより定められる暗号化・復号化
の為に必要なランダムパタンを記憶する１個以上のメモ
リ回路と、これらメモリ回路から読み出されたランダム
パタンに基づき情報ビットの暗号化・復号化を行う排他
的論理和回路とを有する事を特徴とするアウトプット・
フィードバック・モード方式による暗号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063291A JPS61224531A (ja) | 1985-03-29 | 1985-03-29 | アウトプツト・フイ−ドバツク・モ−ド方式による暗号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063291A JPS61224531A (ja) | 1985-03-29 | 1985-03-29 | アウトプツト・フイ−ドバツク・モ−ド方式による暗号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61224531A true JPS61224531A (ja) | 1986-10-06 |
Family
ID=13225075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60063291A Pending JPS61224531A (ja) | 1985-03-29 | 1985-03-29 | アウトプツト・フイ−ドバツク・モ−ド方式による暗号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224531A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1376922A1 (en) * | 2001-04-03 | 2004-01-02 | Mitsubishi Denki Kabushiki Kaisha | Encrypting device |
-
1985
- 1985-03-29 JP JP60063291A patent/JPS61224531A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1376922A1 (en) * | 2001-04-03 | 2004-01-02 | Mitsubishi Denki Kabushiki Kaisha | Encrypting device |
| EP1376922A4 (en) * | 2001-04-03 | 2009-03-18 | Mitsubishi Electric Corp | ENCRYPTION DEVICE |
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