JPH06216644A - 水晶発振回路 - Google Patents
水晶発振回路Info
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- JPH06216644A JPH06216644A JP372093A JP372093A JPH06216644A JP H06216644 A JPH06216644 A JP H06216644A JP 372093 A JP372093 A JP 372093A JP 372093 A JP372093 A JP 372093A JP H06216644 A JPH06216644 A JP H06216644A
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Abstract
(57)【要約】
【目的】広い供給電源電圧範囲に亘り、低消費電力且つ
発振周波数精度の高い水晶発振回路を実現する。 【構成】本発明の水晶発振回路は、ＰチャネルＭＯＳト
ランジスタ１４およびＮチャネルＭＯＳトランジスタ１
５を含むＣＭＯＳインバータ、抵抗１６および水晶発振
子１７、容量１８および１９により形成される水晶発振
器１１と、所定の電源電圧ＶD と水晶発振器１１の電源
供給端子（節点Ａに対応）との間に挿入接続されるＮチ
ャネルデプレッションＭＯＳトランジスタ１３と、電源
電圧ＶD の投入時において、水晶発振器１１の発振出力
に対応して、水晶発振器１１が正常な発振状態に到達す
る以前の発振立ち上がり状態を含む発振停止状態を検出
して“Ｈ”レベルの制御信号を出力し、当該水晶発振器
１１が正常な発振状態に到達する時点における発振状態
を検出して“Ｌ”レベルの制御信号を出力して、Ｎチャ
ネルデプレッションＭＯＳトランジスタ１３のゲートに
入力し、当該ＮチャネルデプレッションＭＯＳトランジ
スタ１３の導通状態を制御する発振停止検出器１２とを
備えて構成されている。
発振周波数精度の高い水晶発振回路を実現する。 【構成】本発明の水晶発振回路は、ＰチャネルＭＯＳト
ランジスタ１４およびＮチャネルＭＯＳトランジスタ１
５を含むＣＭＯＳインバータ、抵抗１６および水晶発振
子１７、容量１８および１９により形成される水晶発振
器１１と、所定の電源電圧ＶD と水晶発振器１１の電源
供給端子（節点Ａに対応）との間に挿入接続されるＮチ
ャネルデプレッションＭＯＳトランジスタ１３と、電源
電圧ＶD の投入時において、水晶発振器１１の発振出力
に対応して、水晶発振器１１が正常な発振状態に到達す
る以前の発振立ち上がり状態を含む発振停止状態を検出
して“Ｈ”レベルの制御信号を出力し、当該水晶発振器
１１が正常な発振状態に到達する時点における発振状態
を検出して“Ｌ”レベルの制御信号を出力して、Ｎチャ
ネルデプレッションＭＯＳトランジスタ１３のゲートに
入力し、当該ＮチャネルデプレッションＭＯＳトランジ
スタ１３の導通状態を制御する発振停止検出器１２とを
備えて構成されている。
Description
【０００１】
【産業上の利用分野】本発明は水晶発振回路に関し、特
に相補型ＭＳＯトランジスタにより構成される低消費電
力型の水晶発振回路に関する。
に相補型ＭＳＯトランジスタにより構成される低消費電
力型の水晶発振回路に関する。
【０００２】
【従来の技術】従来の水晶発振回路の基本的の回路構成
を図５（ａ）に示す。図５（ａ）に示されるように、Ｐ
チャネルＭＯＳトランジスタ５１およびＮチャネルＭＯ
Ｓトランジスタ５２より成るＣＭＯＳインバータを増幅
器として用い、水晶発振子５３と容量５４および５５と
抵抗５６により形成される帰還回路を、前記ＣＭＯＳイ
ンバータの入出力端子に連結して水晶発振回路が構成さ
れている。図５（ａ）において、当該水晶発振回路は、
上述のようにＰチャネルＭＯＳトランジスタ５１および
ＮチャネルＭＯＳトランジスタ５２等のＣＭＯＳトラン
ジスタにより構成されているが、前記ＣＭＯＳインバー
タのゲート電圧ＶG が略々正弦波の状態の振動波形とな
っているため、ＰチャネルＭＯＳトランジスタ５１およ
びＮチャネルＭＯＳトランジスタ５２には、それぞれ図
５（ｂ）に示されるような貫通電流ＩC （ＰチャネルＭ
ＯＳトランジスタ５１→４０１、ＮチャネルＭＯＳトラ
ンジスタ５２→４０２）が流れて、水晶発振回路の消費
電流が増大するという欠点がある。この貫通電流Ｉ
C は、電源電圧ＶD の２乗に略々比例して増加するた
め、電源電圧が上昇するとともに消費電力も急激に増大
する。
を図５（ａ）に示す。図５（ａ）に示されるように、Ｐ
チャネルＭＯＳトランジスタ５１およびＮチャネルＭＯ
Ｓトランジスタ５２より成るＣＭＯＳインバータを増幅
器として用い、水晶発振子５３と容量５４および５５と
抵抗５６により形成される帰還回路を、前記ＣＭＯＳイ
ンバータの入出力端子に連結して水晶発振回路が構成さ
れている。図５（ａ）において、当該水晶発振回路は、
上述のようにＰチャネルＭＯＳトランジスタ５１および
ＮチャネルＭＯＳトランジスタ５２等のＣＭＯＳトラン
ジスタにより構成されているが、前記ＣＭＯＳインバー
タのゲート電圧ＶG が略々正弦波の状態の振動波形とな
っているため、ＰチャネルＭＯＳトランジスタ５１およ
びＮチャネルＭＯＳトランジスタ５２には、それぞれ図
５（ｂ）に示されるような貫通電流ＩC （ＰチャネルＭ
ＯＳトランジスタ５１→４０１、ＮチャネルＭＯＳトラ
ンジスタ５２→４０２）が流れて、水晶発振回路の消費
電流が増大するという欠点がある。この貫通電流Ｉ
C は、電源電圧ＶD の２乗に略々比例して増加するた
め、電源電圧が上昇するとともに消費電力も急激に増大
する。
【０００３】この消費電力の増大を抑制するために、定
電圧源を設けて、水晶発振回路に印加される電圧を制限
する方法が用いられている。水晶発振回路においては、
一般に立ち上がり時における発振振幅が小さいので、短
時間にて発振を成長させるためには、水晶発振回路に電
源電圧ＶD を直接印加するする方が有利である。図６
は、この点に着目して考えられた特公昭第６０−２８１
６２号公報に記載されている低消費電力型の水晶発振回
路である。図６において、電源が投入されると、フリッ
プフロップ６４をリセットするために、スイッチ６９が
オンとなり、水晶発振回路６１には電源電圧ＶD が印加
される。これにより水晶発振回路６１の発振は、急速に
安定な状態になる。第１分周回路６２および第２分周回
路６３においては、水晶発振回路６１の発振出力信号が
計数され、所定数の計数後にフリップフロップ６４に入
力されて、当該フリップフロップ６４がセットされる。
電圧源を設けて、水晶発振回路に印加される電圧を制限
する方法が用いられている。水晶発振回路においては、
一般に立ち上がり時における発振振幅が小さいので、短
時間にて発振を成長させるためには、水晶発振回路に電
源電圧ＶD を直接印加するする方が有利である。図６
は、この点に着目して考えられた特公昭第６０−２８１
６２号公報に記載されている低消費電力型の水晶発振回
路である。図６において、電源が投入されると、フリッ
プフロップ６４をリセットするために、スイッチ６９が
オンとなり、水晶発振回路６１には電源電圧ＶD が印加
される。これにより水晶発振回路６１の発振は、急速に
安定な状態になる。第１分周回路６２および第２分周回
路６３においては、水晶発振回路６１の発振出力信号が
計数され、所定数の計数後にフリップフロップ６４に入
力されて、当該フリップフロップ６４がセットされる。
【０００４】フリップフロップ６４がセットされると、
第１のスイッチ６９はオフとなり、水晶発振回路６１に
対してはダイオード６７および６８の順方向電圧低下分
だけ低い低電源電圧ＶDLが供給され、これにより水晶発
振回路６１に流入する電流が低減されて、低消費電力化
が図られている。また、電源電圧ＶD が電源変動等によ
り低下した場合には、このことが電圧検出回路６５によ
り検出され、ＯＲ回路６６を介して再度スイッチ６９が
オンとなり、水晶発振回路６１に電源電圧ＶDが供給さ
れて、自動的に安定動作状態が維持されている。
第１のスイッチ６９はオフとなり、水晶発振回路６１に
対してはダイオード６７および６８の順方向電圧低下分
だけ低い低電源電圧ＶDLが供給され、これにより水晶発
振回路６１に流入する電流が低減されて、低消費電力化
が図られている。また、電源電圧ＶD が電源変動等によ
り低下した場合には、このことが電圧検出回路６５によ
り検出され、ＯＲ回路６６を介して再度スイッチ６９が
オンとなり、水晶発振回路６１に電源電圧ＶDが供給さ
れて、自動的に安定動作状態が維持されている。
【０００５】
【発明が解決しようとする課題】上述した従来の図６に
示される水晶発振回路においては、水晶発振回路の出力
を計数して、所定時間後に当該水晶発振回路に印加され
る電圧を低電圧に切換えているが、このために、切換え
時における計数値を低目に設定すると、発振振幅が十分
安定しない内に電源が切換えられて、発振が安定するま
でに或る時間を要するという欠点がある。
示される水晶発振回路においては、水晶発振回路の出力
を計数して、所定時間後に当該水晶発振回路に印加され
る電圧を低電圧に切換えているが、このために、切換え
時における計数値を低目に設定すると、発振振幅が十分
安定しない内に電源が切換えられて、発振が安定するま
でに或る時間を要するという欠点がある。
【０００６】また、切換え時における計数値を高目に設
定すると、発振振幅が十分安定してからも、暫くの間高
い電源電圧が直接水晶発振回路に印加されて、消費電力
が増大するという欠点があり、前記計数値の設定を介し
て、適切に切換えのタイミングを設定することが困難で
あるという欠点がある。
定すると、発振振幅が十分安定してからも、暫くの間高
い電源電圧が直接水晶発振回路に印加されて、消費電力
が増大するという欠点があり、前記計数値の設定を介し
て、適切に切換えのタイミングを設定することが困難で
あるという欠点がある。
【０００７】そして、更に、ダイオード６７および６８
の順方向低下電圧分だけの電源電圧低下しか得られず、
電源電圧が高くなった場合には、図４に示されるよう
に、電源電流が増加するとともに、水晶発振回路に印加
される電圧も上昇し、前記ＣＭＯＳインバータ、水晶発
振子および容量等の電圧依存性が現われて、高精度の周
波数安定度が得られないという欠点がある。
の順方向低下電圧分だけの電源電圧低下しか得られず、
電源電圧が高くなった場合には、図４に示されるよう
に、電源電流が増加するとともに、水晶発振回路に印加
される電圧も上昇し、前記ＣＭＯＳインバータ、水晶発
振子および容量等の電圧依存性が現われて、高精度の周
波数安定度が得られないという欠点がある。
【０００８】
【課題を解決するための手段】本発明の水晶発振回路
は、ＣＭＯＳインバータ、抵抗および水晶発振子により
形成される水晶発振器と、所定の電源電圧源と前記水晶
発振器の電源供給端子との間に挿入接続されるＭＯＳト
ランジスタと、前記電源電圧源による前記水晶発振器に
対する電源投入時において、当該水晶発振器の発振出力
に対応して、当該水晶発振器が正常な発振状態に到達す
る以前の発振立ち上がり状態を含む発振停止状態を検出
して第１の制御信号を出力し、当該水晶発振器が正常な
発振状態に到達した時点における発振状態を検出して第
２の制御信号を出力して、前記第１および第２の制御信
号を介して前記ＭＯＳトランジスタの導通状態を制御す
る発振停止検出器と、を少なくとも備えて構成される。
は、ＣＭＯＳインバータ、抵抗および水晶発振子により
形成される水晶発振器と、所定の電源電圧源と前記水晶
発振器の電源供給端子との間に挿入接続されるＭＯＳト
ランジスタと、前記電源電圧源による前記水晶発振器に
対する電源投入時において、当該水晶発振器の発振出力
に対応して、当該水晶発振器が正常な発振状態に到達す
る以前の発振立ち上がり状態を含む発振停止状態を検出
して第１の制御信号を出力し、当該水晶発振器が正常な
発振状態に到達した時点における発振状態を検出して第
２の制御信号を出力して、前記第１および第２の制御信
号を介して前記ＭＯＳトランジスタの導通状態を制御す
る発振停止検出器と、を少なくとも備えて構成される。
【０００９】なお、前記ＭＯＳトランジスタは、Ｎチャ
ネル・デプレッションＭＯＳトランジスタにより形成し
てもよい。
ネル・デプレッションＭＯＳトランジスタにより形成し
てもよい。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例を示す回路図であ
る。図１に示されるように、本実施例は、ＰチャネルＭ
ＯＳトランジスタ１４、ＮチャネルＭＯＳトランジスタ
１５、抵抗１６、水晶発振子１７、容量１８および１９
により形成される水晶発振器１１と、発振停止検出器１
２と、Ｎチャネル・デプレッションＭＯＳトランジスタ
１３とを備えて構成される。本実施例と従来例（図５
（ａ）参照）との相違点は、水晶発振器１１に対する電
源供給が、本発明においては、Ｎチャネル・デプレッシ
ョンＭＯＳトランジスタ１３を介して行われていること
と、当該Ｎチャネル・デプレッションＭＯＳトランジス
タ１３と出力端子７１との間に発振停止検出器１２が接
続されていることである。
る。図１に示されるように、本実施例は、ＰチャネルＭ
ＯＳトランジスタ１４、ＮチャネルＭＯＳトランジスタ
１５、抵抗１６、水晶発振子１７、容量１８および１９
により形成される水晶発振器１１と、発振停止検出器１
２と、Ｎチャネル・デプレッションＭＯＳトランジスタ
１３とを備えて構成される。本実施例と従来例（図５
（ａ）参照）との相違点は、水晶発振器１１に対する電
源供給が、本発明においては、Ｎチャネル・デプレッシ
ョンＭＯＳトランジスタ１３を介して行われていること
と、当該Ｎチャネル・デプレッションＭＯＳトランジス
タ１３と出力端子７１との間に発振停止検出器１２が接
続されていることである。
【００１２】図１において、Ｎチャネル・デプレッショ
ンＭＯＳトランジスタ１３のしきい値電圧ＶTDは、その
絶対値がＰチャネルＭＯＳトランジスタ１４とＮチャネ
ルＭＯＳトランジスタ１５のしきい値電圧の和よりも少
し大き目の値に設定される。これは、水晶発振回路が安
定に発振するために必要な電圧であり、通常２Ｖ前後の
値である。電源電圧ＶD が投入された直後においては、
水晶発振器１１は未だ発振停止状態にあるため、発振停
止検出器１２よりは“Ｈ”レベルが出力されている。ま
た、Ｎチャネル・デプレッションＭＯＳトランジスタ１
３は、ゲートに電圧ＶD が印加されるために常にオンの
状態となり、従って節点Ａの電位はＶDとなる。これに
より水晶発振器１１には電源電圧ＶD が直接に印加され
る状態となり、急速に発振が開始される。水晶発振器１
１における発振開始に伴ない、発振停止検出器１２から
は即“Ｌ”レベルが出力されて、Ｎチャネル・デプレッ
ションＭＯＳトランジスタ１３のゲートには、一転して
０Ｖの電位が印加される。Ｎチャネル・デプレッション
ＭＯＳトランジスタ１３は、ドレインが電源に接続され
たソースフォロア形式によっているために、ソースの電
位即ち節点Ａの電位は、Ｎチャネル・デプレッションＭ
ＯＳトランジスタ１３のしきい値電圧ＶTD（約２Ｖ）ま
で低下する。これにより、水晶発振器１１に印加される
電圧が低下するために、当該水晶発振器１１における消
費電力は低い値に抑制される。
ンＭＯＳトランジスタ１３のしきい値電圧ＶTDは、その
絶対値がＰチャネルＭＯＳトランジスタ１４とＮチャネ
ルＭＯＳトランジスタ１５のしきい値電圧の和よりも少
し大き目の値に設定される。これは、水晶発振回路が安
定に発振するために必要な電圧であり、通常２Ｖ前後の
値である。電源電圧ＶD が投入された直後においては、
水晶発振器１１は未だ発振停止状態にあるため、発振停
止検出器１２よりは“Ｈ”レベルが出力されている。ま
た、Ｎチャネル・デプレッションＭＯＳトランジスタ１
３は、ゲートに電圧ＶD が印加されるために常にオンの
状態となり、従って節点Ａの電位はＶDとなる。これに
より水晶発振器１１には電源電圧ＶD が直接に印加され
る状態となり、急速に発振が開始される。水晶発振器１
１における発振開始に伴ない、発振停止検出器１２から
は即“Ｌ”レベルが出力されて、Ｎチャネル・デプレッ
ションＭＯＳトランジスタ１３のゲートには、一転して
０Ｖの電位が印加される。Ｎチャネル・デプレッション
ＭＯＳトランジスタ１３は、ドレインが電源に接続され
たソースフォロア形式によっているために、ソースの電
位即ち節点Ａの電位は、Ｎチャネル・デプレッションＭ
ＯＳトランジスタ１３のしきい値電圧ＶTD（約２Ｖ）ま
で低下する。これにより、水晶発振器１１に印加される
電圧が低下するために、当該水晶発振器１１における消
費電力は低い値に抑制される。
【００１３】図２は、上記の発振停止検出器１２の構成
例を示す回路図であるが、本回路は、本願発明者により
創作された回路例（特願平３−９８７２）であり、低消
費電力にて安定に発振停止を検出することのできる発振
停止検出器の回路を示している。図２において、水晶発
振器１の発振停止時（電源投入後の発振立ち上がり時を
含む）においては、クロック入力端子２８より発振出力
のクロックが入力されないために、インバータ２１、容
量２２、ダイオード接続されるＮチャネルＭＯＳトラン
ジスタ２３および２４より構成される昇圧回路は動作せ
ず、抵抗２５および容量２６により構成される平滑回路
を介して、インバータ２７の入力側の電位は“Ｌ”レベ
ルとなり、インバータ２８の出力レベルは“Ｈ”レベル
となって、発振停止検出出力端子２９からは“Ｈ”レベ
ルの電位が出力される。そして、水晶発振器１の発振が
開始されると、クロック入力端子２８より発振出力に対
応するクロックが入力されるために、前記昇圧回路が作
動して前記平滑回路に充電され、これによりインバータ
２７の入力側の電位が“Ｈ”レベルとなり、発振停止検
出出力端子２９には、インバータ２７を介して“Ｌ”レ
ベルの電位が出力される。
例を示す回路図であるが、本回路は、本願発明者により
創作された回路例（特願平３−９８７２）であり、低消
費電力にて安定に発振停止を検出することのできる発振
停止検出器の回路を示している。図２において、水晶発
振器１の発振停止時（電源投入後の発振立ち上がり時を
含む）においては、クロック入力端子２８より発振出力
のクロックが入力されないために、インバータ２１、容
量２２、ダイオード接続されるＮチャネルＭＯＳトラン
ジスタ２３および２４より構成される昇圧回路は動作せ
ず、抵抗２５および容量２６により構成される平滑回路
を介して、インバータ２７の入力側の電位は“Ｌ”レベ
ルとなり、インバータ２８の出力レベルは“Ｈ”レベル
となって、発振停止検出出力端子２９からは“Ｈ”レベ
ルの電位が出力される。そして、水晶発振器１の発振が
開始されると、クロック入力端子２８より発振出力に対
応するクロックが入力されるために、前記昇圧回路が作
動して前記平滑回路に充電され、これによりインバータ
２７の入力側の電位が“Ｈ”レベルとなり、発振停止検
出出力端子２９には、インバータ２７を介して“Ｌ”レ
ベルの電位が出力される。
【００１４】図３は、図１における水晶発振器１１に直
接供給される電源電圧（節点Ａの電圧）の時間的変化を
示す図である。図３において、時間軸のＴ＝０の時点は
電源電圧ＶD のオンのタイミングを示しており、Ｔ＝Ｔ
S は発振停止検出器１３の発振停止検出出力端子の出力
レベルが、０Ｖに保持されていた状態の終止点に対応す
るタイミングを示している。図３に示されるように、電
源電圧ＶD が印加されて正常の発振状態に到達するまで
の時間帯（Ｔ＝０〜ＴS ）においては発振停止検出器１
２の出力レベルは“Ｈ”レベルとして出力されており、
この“Ｈ”レベルの電位が図１におけるＮチャネル・デ
プレションＭＯＳトランジスタ１３のゲートに印加され
るために、当該Ｎチャネル・デプレションＭＯＳトラン
ジスタ１３はオンの状態となり、節点Ａの電位はＶD と
なる。即ち、Ｔ＝０〜ＴS の発振停止時間帯において
は、水晶発振器１１に対しては、図３に示されるよう
に、電源電圧ＶD が直接的に印加される。これにより発
振が開始され正常の発振状態になると、発振停止検出器
１２の出力レベルは“Ｌ”レベルとなり、この“Ｌ”レ
ベルの電位が図１におけるＮチャネル・デプレションＭ
ＯＳトランジスタ１３のゲートに印加される。これによ
り当該Ｎチャネル・デプレションＭＯＳトランジスタ１
３のインピーダンスが高目となり、節点Ａの電位、即ち
水晶発振器１１に対する供給電源電圧は、図３に示され
るように、Ｎチャネル・デプレションＭＯＳトランジス
タ１３のしきい値電圧ＶTDの絶対値に略等しい電位（約
２Ｖ）に低下する。
接供給される電源電圧（節点Ａの電圧）の時間的変化を
示す図である。図３において、時間軸のＴ＝０の時点は
電源電圧ＶD のオンのタイミングを示しており、Ｔ＝Ｔ
S は発振停止検出器１３の発振停止検出出力端子の出力
レベルが、０Ｖに保持されていた状態の終止点に対応す
るタイミングを示している。図３に示されるように、電
源電圧ＶD が印加されて正常の発振状態に到達するまで
の時間帯（Ｔ＝０〜ＴS ）においては発振停止検出器１
２の出力レベルは“Ｈ”レベルとして出力されており、
この“Ｈ”レベルの電位が図１におけるＮチャネル・デ
プレションＭＯＳトランジスタ１３のゲートに印加され
るために、当該Ｎチャネル・デプレションＭＯＳトラン
ジスタ１３はオンの状態となり、節点Ａの電位はＶD と
なる。即ち、Ｔ＝０〜ＴS の発振停止時間帯において
は、水晶発振器１１に対しては、図３に示されるよう
に、電源電圧ＶD が直接的に印加される。これにより発
振が開始され正常の発振状態になると、発振停止検出器
１２の出力レベルは“Ｌ”レベルとなり、この“Ｌ”レ
ベルの電位が図１におけるＮチャネル・デプレションＭ
ＯＳトランジスタ１３のゲートに印加される。これによ
り当該Ｎチャネル・デプレションＭＯＳトランジスタ１
３のインピーダンスが高目となり、節点Ａの電位、即ち
水晶発振器１１に対する供給電源電圧は、図３に示され
るように、Ｎチャネル・デプレションＭＯＳトランジス
タ１３のしきい値電圧ＶTDの絶対値に略等しい電位（約
２Ｖ）に低下する。
【００１５】図４は、消費電流低減対策が為されていな
い水晶発振回路、消費電流低減対策が為されている従来
の水晶発振回路および本発明による水晶発振回路におけ
る電源電流対電源電圧特性を、それぞれ４０１、４０２
および４０３として明示し、相互の水晶発振回路間の特
性差異を比較対照する形で示した図である。図４におい
て、対策が為されていない水晶発振回路の場合には、特
性４０１より明らかなように、電源電流の値は、電源電
圧の２乗に比例して増加してゆく。また、従来例の場合
には、その特性４０２に見られるように、前記特性４０
１に対して、ダイオード接続のＮチャネルＭＯＳトラン
ジスタ２３および２４の順電圧（２ＶF）分だけ電源電
圧が高い方にシフトし、その分低消費電力化が実現され
てはいるものの、電源電圧の上昇とともに電源電流が上
昇する度合が極めて大きい。しかしながら、本発明の特
性４０３の場合には、図３に見られるように、電源電圧
がＮチャネル・デプレションＭＯＳトランジスタ１３の
しきい値電圧ＶTDの絶対値になる時点以降においては、
電源電圧が上昇しても、電源電流の値は一定値に保持さ
れている。即ち、本発明においては、広い電源電圧範囲
に亘り水晶発振回路の低消費電力化が実現されているこ
とが分かる。また、広い電源電圧範囲において、水晶発
振回路に対して直接に供給される電源電圧が一定に保持
されるために、図１において、水晶発振器１１を構成す
るＰチャネルＭＯＳトランジスタ１４およびＮチャネル
ＭＯＳトランジスタ１５を含むＣＭＯＳインバータ、水
晶発振子１７、容量１８および１９等の回路構成要素に
おいて、供給電源電圧に対する依存性が現われることが
ない。また、これにより、発振周波数の電源電圧依存性
も抑制されて、発振周波数精度の高い水晶発振器が実現
される。
い水晶発振回路、消費電流低減対策が為されている従来
の水晶発振回路および本発明による水晶発振回路におけ
る電源電流対電源電圧特性を、それぞれ４０１、４０２
および４０３として明示し、相互の水晶発振回路間の特
性差異を比較対照する形で示した図である。図４におい
て、対策が為されていない水晶発振回路の場合には、特
性４０１より明らかなように、電源電流の値は、電源電
圧の２乗に比例して増加してゆく。また、従来例の場合
には、その特性４０２に見られるように、前記特性４０
１に対して、ダイオード接続のＮチャネルＭＯＳトラン
ジスタ２３および２４の順電圧（２ＶF）分だけ電源電
圧が高い方にシフトし、その分低消費電力化が実現され
てはいるものの、電源電圧の上昇とともに電源電流が上
昇する度合が極めて大きい。しかしながら、本発明の特
性４０３の場合には、図３に見られるように、電源電圧
がＮチャネル・デプレションＭＯＳトランジスタ１３の
しきい値電圧ＶTDの絶対値になる時点以降においては、
電源電圧が上昇しても、電源電流の値は一定値に保持さ
れている。即ち、本発明においては、広い電源電圧範囲
に亘り水晶発振回路の低消費電力化が実現されているこ
とが分かる。また、広い電源電圧範囲において、水晶発
振回路に対して直接に供給される電源電圧が一定に保持
されるために、図１において、水晶発振器１１を構成す
るＰチャネルＭＯＳトランジスタ１４およびＮチャネル
ＭＯＳトランジスタ１５を含むＣＭＯＳインバータ、水
晶発振子１７、容量１８および１９等の回路構成要素に
おいて、供給電源電圧に対する依存性が現われることが
ない。また、これにより、発振周波数の電源電圧依存性
も抑制されて、発振周波数精度の高い水晶発振器が実現
される。
【００１６】
【発明の効果】以上説明したように、本発明は、発振出
力の停止を検出する発振停止検出回路を備え、水晶発振
器の発振開始に伴ない、当該水晶発振器に供給される電
源電圧を所定の定電位に保持することにより、広い電源
電圧範囲に亘り低消費電力化を図ることができるととも
に、発振周波数を高精度に維持することができるという
効果がある。
力の停止を検出する発振停止検出回路を備え、水晶発振
器の発振開始に伴ない、当該水晶発振器に供給される電
源電圧を所定の定電位に保持することにより、広い電源
電圧範囲に亘り低消費電力化を図ることができるととも
に、発振周波数を高精度に維持することができるという
効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例における発振停止検出器を示す回路図
である。
である。
【図３】前記発振停止検出器を含む動作を示す図であ
る。
る。
【図４】電源電圧対電源電流特性の比較図である。
【図５】水晶発振器の回路図および水晶発振器の貫通電
流特性を示す図である。
流特性を示す図である。
【図６】従来例を示すブロック図である。
１１ 水晶発振器 １２ 発振停止検出器 １３ Ｎチャネル・デプレッションＭＯＳトランジス
タ １４ ＰチャネルＭＯＳトランジスタ １５、２３、２４ ＮチャネルＭＯＳトランジスタ １６、２５ 抵抗 １７ 水晶発振子 １８、１９、２２、２６ 容量 ２１、２７ インバータ ６１ 水晶発振回路 ６２ 第１分周回路 ６３ 第２分周回路 ６４ フリップフロップ ６５ 電圧検出回路 ６６ ＯＲ回路 ６７、６８ ダイオード ６９、７０ スイッチ
タ １４ ＰチャネルＭＯＳトランジスタ １５、２３、２４ ＮチャネルＭＯＳトランジスタ １６、２５ 抵抗 １７ 水晶発振子 １８、１９、２２、２６ 容量 ２１、２７ インバータ ６１ 水晶発振回路 ６２ 第１分周回路 ６３ 第２分周回路 ６４ フリップフロップ ６５ 電圧検出回路 ６６ ＯＲ回路 ６７、６８ ダイオード ６９、７０ スイッチ
Claims (2)
- 【請求項１】 ＣＭＯＳインバータ、抵抗および水晶発
振子により形成される水晶発振器と、 所定の電源電圧源と前記水晶発振器の電源供給端子との
間に挿入接続されるＭＯＳトランジスタと、 前記電源電圧源による前記水晶発振器に対する電源投入
時において、当該水晶発振器の発振出力に対応して、当
該水晶発振器が正常な発振状態に到達する以前の発振立
ち上がり状態を含む発振停止状態を検出して第１の制御
信号を出力し、当該水晶発振器が正常な発振状態に到達
した時点における発振状態を検出して第２の制御信号を
出力して、前記第１および第２の制御信号を介して前記
ＭＯＳトランジスタの導通状態を制御する発振停止検出
器と、 を少なくとも備えることを特徴とする水晶発振回路。 - 【請求項２】 前記ＭＯＳトランジスタが、Ｎチャネル
・デプレッションＭＯＳトランジスタにより形成される
請求項１記載の水晶発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05003720A JP3132212B2 (ja) | 1993-01-13 | 1993-01-13 | 水晶発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05003720A JP3132212B2 (ja) | 1993-01-13 | 1993-01-13 | 水晶発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216644A true JPH06216644A (ja) | 1994-08-05 |
| JP3132212B2 JP3132212B2 (ja) | 2001-02-05 |
Family
ID=11565142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05003720A Expired - Fee Related JP3132212B2 (ja) | 1993-01-13 | 1993-01-13 | 水晶発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3132212B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100598088B1 (ko) * | 1999-06-03 | 2006-07-07 | 삼성전자주식회사 | 반도체 장치의 발진 검출 회로 |
| USRE39329E1 (en) | 1996-12-27 | 2006-10-10 | Seiko Epson Corporation | Oscillation circuit, electronic circuit using the same, and semiconductor device, electronic equipment, and timepiece using the same |
| JP2007306421A (ja) * | 2006-05-12 | 2007-11-22 | Ricoh Co Ltd | 発振回路およびその制御方法 |
-
1993
- 1993-01-13 JP JP05003720A patent/JP3132212B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE39329E1 (en) | 1996-12-27 | 2006-10-10 | Seiko Epson Corporation | Oscillation circuit, electronic circuit using the same, and semiconductor device, electronic equipment, and timepiece using the same |
| KR100598088B1 (ko) * | 1999-06-03 | 2006-07-07 | 삼성전자주식회사 | 반도체 장치의 발진 검출 회로 |
| JP2007306421A (ja) * | 2006-05-12 | 2007-11-22 | Ricoh Co Ltd | 発振回路およびその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3132212B2 (ja) | 2001-02-05 |
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