JPH0621565A - Manufacture of semiconductor laser - Google Patents
Manufacture of semiconductor laserInfo
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体レーザの製造方
法に係り、特に、埋め込み型半導体レーザの作成過程に
おけるメサ構造の形成方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor laser, and more particularly to a method for forming a mesa structure in the process of manufacturing an embedded semiconductor laser.
【0002】[0002]
【従来の技術】従来、半導体レーザ作成の製作プロセス
には、「半導体レーザと光集積回路」末松 安晴 編
著,発行所 株式会社 オーム社,昭和59年4月25
日発行p.446〜p.449に開示されるものがあっ
た。図2はかかる従来の埋め込み型半導体レーザの製造
工程断面図である。2. Description of the Related Art Conventionally, a manufacturing process for producing a semiconductor laser has been described in "Semiconductor Laser and Optical Integrated Circuit", edited by Yasuharu Suematsu, published by Ohmsha Co., Ltd., April 25, 1984.
Issued p. 446-p. 449 were disclosed. 2A to 2D are cross-sectional views of manufacturing steps of such a conventional embedded semiconductor laser.
【0003】まず、図2(a)に示すように、DH(ダ
ブル・ヘテロ)構造ウエハを、通常のエピタキシャル成
長技術(LPE,OM−VPE)によって形成する。つ
まり、n−InP基板1上に、n−InPクラッド層
2、p−InGaAsP活性層3、p−InPクラッド
層4を順次積層する。次に、図2(b)に示すように、
SiO2 膜をCVDによって堆積し、ホトリソグラフィ
法を用いて〈011〉方向に、SiO2 ストライプマス
ク5を形成する。First, as shown in FIG. 2A, a DH (double hetero) structure wafer is formed by a normal epitaxial growth technique (LPE, OM-VPE). That is, the n-InP clad layer 2, the p-InGaAsP active layer 3, and the p-InP clad layer 4 are sequentially stacked on the n-InP substrate 1. Next, as shown in FIG.
A SiO 2 film is deposited by CVD, and a SiO 2 stripe mask 5 is formed in the <011> direction by photolithography.
【0004】次に、図2(c)に示すように、Br・メ
タノールエッチングによって、SiO2 ストライプマス
ク5以外の部分を除去し、メサ・ストライプを形成す
る。次に、図2(d)に示すように、メサ・ストライプ
形成後、SiO2 ストライプマスク5を残したまま、p
−InPブロック層6、n−InPブロック層7をエピ
タキシャル成長する。ストライプ上には選択成長性によ
り、InPはエピタキシャル成長しない。Next, as shown in FIG. 2C, a portion other than the SiO 2 stripe mask 5 is removed by Br / methanol etching to form a mesa stripe. Next, as shown in FIG. 2D, after formation of the mesas and stripes, with the SiO 2 stripe mask 5 remaining, p
The -InP block layer 6 and the n-InP block layer 7 are epitaxially grown. InP does not grow epitaxially on the stripe due to the selective growth property.
【0005】最後に、図2(e)に示すように、SiO
2 ストライプマスク5を除去し、p−InP層8、p−
InGaAsPコンタクト層9をエピタキシャル成長し
て、BHレーザの結晶成長は終了する。Finally, as shown in FIG. 2 (e), SiO
2 Stripe mask 5 is removed, p-InP layer 8, p-
The InGaAsP contact layer 9 is epitaxially grown, and the crystal growth of the BH laser is completed.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、上記し
た従来の埋め込み型半導体レーザの製造方法では、エッ
チング深さの制御が難しく、またBr・メタノールによ
るエッチングは拡散律速であるため、ウエハ内の面内バ
ラツキが大きいという欠点があった。また、塩酸系エッ
チャントを用いたBHの形成の場合でも、面内バラツキ
は小さいものの、エッチング底面の荒れが大きいという
問題点があった。However, in the conventional method for manufacturing a buried semiconductor laser described above, it is difficult to control the etching depth, and the etching with Br / methanol is diffusion-controlled, so that the in-plane surface of the wafer is There was a drawback that the variation was large. Further, even in the case of forming BH using a hydrochloric acid-based etchant, there is a problem that the etching bottom surface is rough although the in-plane variation is small.
【0007】本発明は、以上述べたエッチングの面内バ
ラツキの大きさと制御性の悪さを除去するため、塩酸系
エッチャントの選択成長性を利用し、メサ底面にエッチ
ングストップ層を有する、エッチング面内バラツキが小
さく、かつエッチング制御が容易な埋め込み型半導体レ
ーザの製造方法を提供することを目的とする。The present invention utilizes the selective growth of a hydrochloric acid type etchant in order to eliminate the above-mentioned in-plane variation in etching and poor controllability, and has an etching stop layer on the bottom surface of a mesa. It is an object of the present invention to provide a method for manufacturing an embedded semiconductor laser with a small variation and easy etching control.
【0008】[0008]
【課題を解決するための手段】本発明は、上記目的を達
成するために、埋め込み型半導体レーザの製造方法にお
いて、半導体基板上にバッファ層を形成する工程と、該
バッファ層上にエッチングストップ層を形成する工程
と、該エッチングストップ層上にエピタキシャル成長に
より第1のクラッド層を形成する工程と、該第1のクラ
ッド層上に活性層を形成する工程と、該活性層上にエピ
タキシャル成長により第2のクラッド層を形成する工程
と、該第2のクラッド層上にエッチングマスクを形成す
る工程と、第1のエッチャントにより前記第2のクラッ
ド層を除去する工程と、前記エッチングマスク及び残っ
た第2のクラッド層をマスクとして第2のエッチャント
により前記活性層を除去する工程と、残った活性層をマ
スクとして前記エッチングストップ層まで第1のエッチ
ャントにより前記第1のクラッド層をエッチングし、メ
サ構造を形成する工程と、前記エッチングマスクの両側
にエピタキシャル成長により電流ブロック層を形成する
工程と、前記エッチングマスクを除去後、エピタキシャ
ル成長により、InP層及びコンタクト層を形成する工
程とを施すようにしたものである。In order to achieve the above object, the present invention provides a method of manufacturing an embedded semiconductor laser, including a step of forming a buffer layer on a semiconductor substrate, and an etching stop layer on the buffer layer. Forming a first cladding layer on the etching stop layer by epitaxial growth, forming an active layer on the first cladding layer, and forming a second cladding layer on the active layer by epitaxial growth. Forming a clad layer, a step of forming an etching mask on the second clad layer, a step of removing the second clad layer with a first etchant, the etching mask and the remaining second clad layer. Removing the active layer with a second etchant using the clad layer as a mask, and using the remaining active layer as a mask. Etching the first cladding layer to the insulating layer with a first etchant to form a mesa structure, forming current blocking layers by epitaxial growth on both sides of the etching mask, and after removing the etching mask The step of forming the InP layer and the contact layer by epitaxial growth is performed.
【0009】[0009]
【作用】本発明によれば、図1に示すように、埋め込み
型半導体レーザの製造方法において、n−InP基板1
1上にn−InPバッファ層12を形成し、そのn−I
nPバッファ層12上にn−InGaAsPエッチング
ストップ層13を形成する。そのn−InGaAsPエ
ッチングストップ層13上にエピタキシャル成長により
第1のn−InPクラッド層14を形成し、その第1の
n−InPクラッド層14上にp−InGaAsP活性
層15を形成し、そのp−InGaAsP活性層15上
にエピタキシャル成長により第2のp−InPクラッド
層16を形成し、その第2のp−InPクラッド層16
上にエッチングマスク17を形成し、第1のエッチャン
トにより第2のp−InPクラッド層16を除去し、前
記エッチングマスク及び残った第2のp−InPクラッ
ド層をマスクとして第2のエッチャントにより、p−I
nGaAsP活性層15を除去し、残ったp−InGa
AsP活性層をマスクとしてn−InGaAsPエッチ
ングストップ層13まで第1のエッチャントにより第1
のn−InPクラッド層14をエッチングし、メサ構造
を形成する。According to the present invention, as shown in FIG. 1, in an embedded semiconductor laser manufacturing method, an n-InP substrate 1 is used.
1. An n-InP buffer layer 12 is formed on the
An n-InGaAsP etching stop layer 13 is formed on the nP buffer layer 12. A first n-InP cladding layer 14 is formed on the n-InGaAsP etching stop layer 13 by epitaxial growth, a p-InGaAsP active layer 15 is formed on the first n-InP cladding layer 14, and the p- A second p-InP clad layer 16 is formed on the InGaAsP active layer 15 by epitaxial growth, and the second p-InP clad layer 16 is formed.
An etching mask 17 is formed thereon, the second p-InP clad layer 16 is removed with a first etchant, and the second etchant is used with the etching mask and the remaining second p-InP clad layer as a mask. p-I
The nGaAsP active layer 15 is removed, and the remaining p-InGa is removed.
Using the AsP active layer as a mask, the n-InGaAsP etching stop layer 13 is first etched by the first etchant.
Then, the n-InP clad layer 14 is etched to form a mesa structure.
【0010】更に、前記エッチングマスクの両側にエピ
タキシャル成長により電流ブロック層18,19を形成
し、前記エッチングマスクを除去後、エピタキシャル成
長により、InP層20及びコンタクト層21を形成す
る。特に、p−InGaAsP活性層15の下にエッチ
ングストップ層として、n−InGaAsP層13を成
長しておく。次に、SiO2 マスク17を形成し、第1
のエッチャントである塩酸系エッチャントでp−InG
aAsP活性層15上の第2のp−InPクラッド層1
6を除去する。Further, the current block layers 18 and 19 are formed on both sides of the etching mask by epitaxial growth. After removing the etching mask, the InP layer 20 and the contact layer 21 are formed by epitaxial growth. In particular, the n-InGaAsP layer 13 is grown under the p-InGaAsP active layer 15 as an etching stop layer. Next, the SiO 2 mask 17 is formed, and the first
P-InG is a hydrochloric acid-based etchant
Second p-InP clad layer 1 on aAsP active layer 15
Remove 6.
【0011】次に、p−InGaAsP活性層15を第
2のエッチャントである硫酸過水、もしくはBr・メタ
ノールで除去する。次に、p−InGaAsP活性層1
5をマスクとしてエッチングストップ層13まで、第1
のエッチャントである塩酸系エッチャントで第1のn−
InPクラッド層14をエッチングし、埋め込み型半導
体レーザ用のメサ構造を形成する。Next, the p-InGaAsP active layer 15 is removed with a second etchant, sulfuric acid / hydrogen peroxide, or Br / methanol. Next, the p-InGaAsP active layer 1
5 as a mask until the etching stop layer 13
The first n- in the hydrochloric acid-based etchant that is
The InP clad layer 14 is etched to form a mesa structure for a buried semiconductor laser.
【0012】したがって、InP、InGaAsP系埋
め込み型半導体レーザを制御性よく製造することができ
る。Therefore, the InP, InGaAsP-based embedded semiconductor laser can be manufactured with good controllability.
【0013】[0013]
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図1は本発明の実施例を示す埋め
込み型半導体レーザの製造工程断面図である。まず、図
1(a)に示すように、ダブル・ヘテロ構造を結晶成長
する。この時の成長方法は、厚さの面内バラツキが小さ
い方法が望ましい(例えば、液相成長よりは気相成長が
望ましい)。すなわち、n−InP基板11上に、n−
InPバッファ層(約0.5μm)12を形成し、その
後、そのバッファ層12上に、n−InGaAsPエッ
チングストップ層(約0.1μm)13を形成する。そ
のストップ層13上に第1のn−InPクラッド層(約
1.5μm)14、その上にp−InGaAsP活性層
(約0.1μm)15、更にその上に第2のp−InP
クラッド層(約0.5μm)16を順次積層する。Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a sectional view of a manufacturing process of an embedded semiconductor laser showing an embodiment of the present invention. First, as shown in FIG. 1A, a double hetero structure is crystal-grown. The growth method at this time is preferably a method with a small in-plane variation in thickness (for example, vapor phase growth is preferable to liquid phase growth). That is, on the n-InP substrate 11, n-
An InP buffer layer (about 0.5 μm) 12 is formed, and then an n-InGaAsP etching stop layer (about 0.1 μm) 13 is formed on the buffer layer 12. A first n-InP clad layer (about 1.5 μm) 14 is formed on the stop layer 13, a p-InGaAsP active layer (about 0.1 μm) 15 is formed on the stop layer 13, and a second p-InP layer is formed on the p-InGaAsP active layer 15 (about 0.1 μm).
A clad layer (about 0.5 μm) 16 is sequentially laminated.
【0014】次に、図1(b)に示すように、SiO2
マスク17をホトリソグラフィ法により、〈011〉結
晶軸方向に形成する。次いで、図1(c)に示すよう
に、SiO2 マスク17を用いて、第1のエッチャント
である冷却した塩酸系エッチャントでp−InPクラッ
ド層16を除去する。この場合はサイドエッチングが入
るので、これにより活性層の幅が制御できる。Next, as shown in FIG. 1 (b), SiO 2
The mask 17 is formed in the <011> crystal axis direction by photolithography. Next, as shown in FIG. 1C, using the SiO 2 mask 17, the p-InP cladding layer 16 is removed with a cooled hydrochloric acid-based etchant that is the first etchant. In this case, since side etching is performed, the width of the active layer can be controlled.
【0015】次に、図1(d)に示すように、SiO2
マスク17及び残ったp−InPクラッド層16をマス
クとして、第2のエッチャントである硫酸過水で、p−
InGaAsP活性層15をエッチングする。硫酸過水
ではInPもエッチングされるが、エッチングレートが
大きくInGaAsPと異なるので、殆どInPはエッ
チングされないと考えてよい。〔InPの硫酸過水(5
0℃)によるエッチングレートは約0.1μm/min
であり、InGaAsPの場合は約1μm/minであ
る。〕次いで、図1(e)に示すように、もう一度、S
iO2 マスク17、残ったp−InPクラッド層16及
び残ったp−InGaAsP活性層15をマスクとして
第1のエッチャントである塩酸系エッチャントでn−I
nGaAsPエッチングストップ層13までn−InP
クラッド層14を除去する。この時、p−InGaAs
P活性層15の下には、殆どサイドエッチングが入らな
いことが知られている。Next, as shown in FIG. 1D, SiO 2
Using the mask 17 and the remaining p-InP clad layer 16 as a mask, p- with a second etchant, sulfuric acid / hydrogen peroxide.
The InGaAsP active layer 15 is etched. InP is also etched by sulfuric acid / hydrogen peroxide, but since the etching rate is large and different from InGaAsP, it can be considered that InP is hardly etched. [InP sulfuric acid / hydrogen peroxide (5
Etching rate at 0 ° C) is about 0.1 μm / min
And about 1 μm / min for InGaAsP. ] Then, as shown in FIG.
Using the iO 2 mask 17, the remaining p-InP clad layer 16 and the remaining p-InGaAsP active layer 15 as a mask, a hydrochloric acid-based etchant, which is a first etchant, is used to etch n-I.
n-InP up to nGaAsP etching stop layer 13
The clad layer 14 is removed. At this time, p-InGaAs
It is known that the side etching hardly enters under the P active layer 15.
【0016】したがって、以上のプロセスでは層厚の面
内バラツキがないとすれば、ほとんど面内バラツキは塩
酸系エッチャントのエッチングバラツキと、マスク幅の
バラツキによって決定される。塩酸系エッチャントは反
応律速であり、拡散律速のBr・メタノール系エッチャ
ントと比較して、面内バラツキははるかに小さい。ま
た、底面の荒れもエッチングストップ層があるので存在
しない。この時、メサの形は、図1(e)に示すよう
に、略長方形の形(Retangular Mesa;
RM)になる。Therefore, in the above process, if there is no in-plane variation in the layer thickness, the in-plane variation is almost determined by the etching variation of the hydrochloric acid etchant and the mask width variation. The hydrochloric acid-based etchant is reaction-controlled, and the in-plane variation is much smaller than that of the diffusion-controlled Br / methanol-based etchant. In addition, the roughness of the bottom surface does not exist because of the etching stop layer. At this time, the shape of the mesa is, as shown in FIG. 1 (e), a substantially rectangular shape (Retangular Mesa;
RM).
【0017】次に、図1(f)に示すように、p−In
Pブロック層18、n−InPブロック層19からなる
電流ブロック層を形成する。最後に、図1(g)に示す
ように、SiO2 マスク17を除去し、p−InP層2
0、p−InGaAsPコンタクト層21をエピタキシ
ャル成長して、BHレーザの結晶成長は終了する。Next, as shown in FIG. 1F, p-In
A current block layer composed of the P block layer 18 and the n-InP block layer 19 is formed. Finally, as shown in FIG. 1G, the SiO 2 mask 17 is removed and the p-InP layer 2 is formed.
0, the p-InGaAsP contact layer 21 is epitaxially grown, and the crystal growth of the BH laser is completed.
【0018】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。The present invention is not limited to the above embodiments, and various modifications can be made within the spirit of the present invention, which are not excluded from the scope of the present invention.
【0019】[0019]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、第1のエッチャントと第2のエッチャントの選
択性エッチャントを用いたエッチングにより、エッチン
グストップ層によりエッチングが止められるので、メサ
の高さはエッチングストップ層上のエピタキシャル成長
による第1のクラッド層により決定される。As described above in detail, according to the present invention, the etching is stopped by the etching stop layer by the etching using the selective etchant of the first etchant and the second etchant. Is determined by the epitaxially grown first cladding layer on the etch stop layer.
【0020】したがって、エピタキシャル成長法とし
て、面内バラツキの小さな成長法を用いれば、メサ高さ
の面内バラツキが小さく、かつエッチング制御が容易と
なる。Therefore, if a growth method with a small in-plane variation is used as the epitaxial growth method, the in-plane variation of the mesa height is small and the etching control is easy.
【図1】本発明の実施例を示す埋め込み型半導体レーザ
の製造工程断面図である。FIG. 1 is a sectional view of a manufacturing process of an embedded semiconductor laser showing an embodiment of the present invention.
【図2】従来の埋め込み型半導体レーザの製造工程断面
図である。FIG. 2 is a sectional view of a manufacturing process of a conventional embedded semiconductor laser.
11 n−InP基板 12 n−InPバッファ層 13 n−InGaAsPエッチングストップ層 14 n−InPクラッド層 15 n−InGaAsP活性層 16 p−InPクラッド層 17 SiO2 マスク 18 p−InPブロック層 19 n−InPブロック層 20 p−InP層 21 p−InGaAsPコンタクト層11 n-InP substrate 12 n-InP buffer layer 13 n-InGaAsP etching stop layer 14 n-InP clad layer 15 n-InGaAsP active layer 16 p-InP clad layer 17 SiO 2 mask 18 p-InP block layer 19 n-InP Block layer 20 p-InP layer 21 p-InGaAsP contact layer
Claims (4)
いて、 (a)半導体基板上にバッファ層を形成する工程と、 (b)該バッファ層上にエッチングストップ層を形成す
る工程と、 (c)該エッチングストップ層上にエピタキシャル成長
により第1のクラッド層を形成する工程と、 (d)該第1のクラッド層上に活性層を形成する工程
と、 (e)該活性層上にエピタキシャル成長により第2のク
ラッド層を形成する工程と、 (f)該第2のクラッド層上にエッチングマスクを形成
する工程と、 (g)該エッチングマスクを用いて第1のエッチャント
により前記第2のクラッド層を除去する工程と、 (h)前記エッチングマスク及び残った第2のクラッド
層をマスクとして第2のエッチャントにより前記活性層
を除去する工程と、 (i)残った活性層をマスクとして前記エッチングスト
ップ層まで第1のエッチャントにより前記第1のクラッ
ド層をエッチングし、メサ構造を形成する工程と、 (j)前記エッチングマスクの両側にエピタキシャル成
長により電流ブロック層を形成する工程と、 (k)前記エッチングマスクを除去後、エピタキシャル
成長により、InP層及びコンタクト層を形成する工程
とを施す半導体レーザの製造方法。1. A method for manufacturing an embedded semiconductor laser, comprising: (a) forming a buffer layer on a semiconductor substrate; (b) forming an etching stop layer on the buffer layer; and (c) A step of forming a first clad layer on the etching stop layer by epitaxial growth, (d) a step of forming an active layer on the first clad layer, and (e) a second step of epitaxial growth on the active layer. A step of forming a clad layer, (f) a step of forming an etching mask on the second clad layer, and (g) a step of removing the second clad layer with a first etchant using the etching mask. And (h) removing the active layer with a second etchant using the etching mask and the remaining second cladding layer as a mask, and (i) Using the remaining active layer as a mask, etching the first cladding layer to the etching stop layer with a first etchant to form a mesa structure, and (j) forming a current blocking layer on both sides of the etching mask by epitaxial growth. A method of manufacturing a semiconductor laser, which comprises the step of forming and (k) the step of forming the InP layer and the contact layer by epitaxial growth after removing the etching mask.
ッチングマスクがSiO2 マスク、エッチングストップ
層がInGaAsP層からなることを特徴とする請求項
1記載の半導体レーザの製造方法。2. The method of manufacturing a semiconductor laser according to claim 1, wherein the active layer is an InGaAsP layer, the etching mask is a SiO 2 mask, and the etching stop layer is an InGaAsP layer.
のみをエッチングし、前記InGaAsP層をエッチン
グしないか、又は前記InP層のエッチングレートが前
記InGaAsP層のエッチングレートに比べて十分に
速い請求項2記載の半導体レーザの製造方法。3. The first etchant etches only the InP layer and not the InGaAsP layer, or the etching rate of the InP layer is sufficiently higher than the etching rate of the InGaAsP layer. A method for manufacturing the semiconductor laser described.
AsP層のみをエッチングし、前記InP層をエッチン
グしないか、又は前記InGaAsP層のエッチングレ
ートが前記InP層のエッチングレートに比べて十分に
速い請求項2記載の半導体レーザの製造方法。4. The second etchant is the InGa.
The method of manufacturing a semiconductor laser according to claim 2, wherein only the AsP layer is etched and the InP layer is not etched, or the etching rate of the InGaAsP layer is sufficiently higher than the etching rate of the InP layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17221092A JPH0621565A (en) | 1992-06-30 | 1992-06-30 | Manufacture of semiconductor laser |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17221092A JPH0621565A (en) | 1992-06-30 | 1992-06-30 | Manufacture of semiconductor laser |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0621565A true JPH0621565A (en) | 1994-01-28 |
Family
ID=15937637
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17221092A Withdrawn JPH0621565A (en) | 1992-06-30 | 1992-06-30 | Manufacture of semiconductor laser |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0621565A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005005468A (en) * | 2003-06-11 | 2005-01-06 | Sumitomo Electric Ind Ltd | Semiconductor laser and manufacturing method therefor |
-
1992
- 1992-06-30 JP JP17221092A patent/JPH0621565A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005005468A (en) * | 2003-06-11 | 2005-01-06 | Sumitomo Electric Ind Ltd | Semiconductor laser and manufacturing method therefor |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |