JPH06214759A - 多入力加算器およびそれを用いた配列型桁上げ保存加算器 - Google Patents
多入力加算器およびそれを用いた配列型桁上げ保存加算器Info
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- JPH06214759A JPH06214759A JP5023417A JP2341793A JPH06214759A JP H06214759 A JPH06214759 A JP H06214759A JP 5023417 A JP5023417 A JP 5023417A JP 2341793 A JP2341793 A JP 2341793A JP H06214759 A JPH06214759 A JP H06214759A
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Abstract
(57)【要約】
【目的】 ハード量を増加させることなく、ｎ入力配列
型桁上げ保存加算器のクリティカルパスをｎ＝４のとき
３段、５≦ｎ≦７のときｎ段、ｎ≧８のときｎ−１段に
削減することができる多入力加算器を提供する。ここ
で、クリティカルパスの段数はキャリーと和が生成する
までに信号が通過する排他的論理和ゲートとセレクタの
数である。 【構成】 Ｘ０とＸ１の排他的論理和を排他的論理和ゲ
ート２でとって、その結果の中間値Ａ０が０であると
き、Ｘ０とＸ１のいずれか一方を選択し、結果が１であ
るときＸ２を選択することにより１番目のキャリーＣ０
を生成し、次にＸ２とＸ３の排他的論理和をとり、さら
にその結果とＡ０の排他的論理和をとって中間値Ａ１を
作製し、その結果を用いて同様な操作を繰り返すことを
特徴としている。
型桁上げ保存加算器のクリティカルパスをｎ＝４のとき
３段、５≦ｎ≦７のときｎ段、ｎ≧８のときｎ−１段に
削減することができる多入力加算器を提供する。ここ
で、クリティカルパスの段数はキャリーと和が生成する
までに信号が通過する排他的論理和ゲートとセレクタの
数である。 【構成】 Ｘ０とＸ１の排他的論理和を排他的論理和ゲ
ート２でとって、その結果の中間値Ａ０が０であると
き、Ｘ０とＸ１のいずれか一方を選択し、結果が１であ
るときＸ２を選択することにより１番目のキャリーＣ０
を生成し、次にＸ２とＸ３の排他的論理和をとり、さら
にその結果とＡ０の排他的論理和をとって中間値Ａ１を
作製し、その結果を用いて同様な操作を繰り返すことを
特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、乗算器と、複数の乗算
結果を加算して１データにまとめる演算器、および複数
のデータを加算する複数オペランド加算器で用いられる
ものであり、複数のビットを加算して１ビットの和と複
数ビットのキャリーを生成する多入力加算器およびそれ
を用いた配列型桁上げ保存加算器に関するものである。
結果を加算して１データにまとめる演算器、および複数
のデータを加算する複数オペランド加算器で用いられる
ものであり、複数のビットを加算して１ビットの和と複
数ビットのキャリーを生成する多入力加算器およびそれ
を用いた配列型桁上げ保存加算器に関するものである。
【０００２】
〔従来例１〕従来例１の全加算器（ＦＡ）１の構成を図
１４に示す。なお、図１４（ｂ）は図１４（ａ）の全加
算器（ＦＡ）１の内部を詳しく示したものである。図１
６，図１９，図２０における（ａ），（ｂ）の関係も同
様である。３ビット（Ｘ０，Ｘ１，Ｘ２）を入力して１
ビットの和（Ｓ０）と１ビットのキャリー（Ｃ０）を出
力する。真理値表を図１５に示す。なお。以下の説明に
おいてＳは和、Ｃはキャリーを示し、適宜サフィックス
の数字を付して示す。
１４に示す。なお、図１４（ｂ）は図１４（ａ）の全加
算器（ＦＡ）１の内部を詳しく示したものである。図１
６，図１９，図２０における（ａ），（ｂ）の関係も同
様である。３ビット（Ｘ０，Ｘ１，Ｘ２）を入力して１
ビットの和（Ｓ０）と１ビットのキャリー（Ｃ０）を出
力する。真理値表を図１５に示す。なお。以下の説明に
おいてＳは和、Ｃはキャリーを示し、適宜サフィックス
の数字を付して示す。
【０００３】排他的論理和ゲート２は入力Ｘ０とＸ１か
らＡ０を生成する。図１５に示したように、Ｘ０とＸ１
の２種類の組合わせ（Ｘ０＝０，Ｘ１＝０またはＸ０＝
１，Ｘ１＝１）でＡ０＝０となる。このとき、排他的論
理和ゲート３は入力Ｘ２をスルーで通し、和Ｓ０を生成
する。なお、Ｘ０＝Ｘ１＝０のときＣ０＝０であり、Ｘ
０＝Ｘ１＝１のときＣ０＝１である。また、２種類の組
合わせ（Ｘ０＝１，Ｘ１＝０またはＸ０＝０，Ｘ１＝
１）でＡ０＝１となる。このとき、排他的論理和ゲート
３は、入力Ｘ２を反転し、和Ｓ０を生成する。なお、Ｘ
２＝０のときＣ０＝０であり、Ｘ２＝１のときＣ０＝１
である。すなわち、図１４に示したようにセレクタ４に
よって、Ａ０＝０のときＸ１（またはＸ０）を選択し、
Ａ０＝１のときＸ２を選択することにより、キャリーＣ
０を生成できる。なお、セレクタ４に記入した０と１
は、選択信号Ａ０＝０のとき０と記入された側、Ａ０＝
１のとき１と記入された側が選択されることを意味す
る。後に記述されるセレクタ１８上の０と１も、セレク
タ４上に記入したものと同様の意味である。また、最悪
遅延時間を決めるクリティカルパスを、入力信号からキ
ャリーまたは和を生成するために必要な排他的論理和ゲ
ート２，３，１１，１７とセレクタ４，１８の数で評価
する。この評価基準によると、図１４のＦＡ１のクリテ
ィカルパスは排他的論理和ゲートが２と３の２個である
から２段である。
らＡ０を生成する。図１５に示したように、Ｘ０とＸ１
の２種類の組合わせ（Ｘ０＝０，Ｘ１＝０またはＸ０＝
１，Ｘ１＝１）でＡ０＝０となる。このとき、排他的論
理和ゲート３は入力Ｘ２をスルーで通し、和Ｓ０を生成
する。なお、Ｘ０＝Ｘ１＝０のときＣ０＝０であり、Ｘ
０＝Ｘ１＝１のときＣ０＝１である。また、２種類の組
合わせ（Ｘ０＝１，Ｘ１＝０またはＸ０＝０，Ｘ１＝
１）でＡ０＝１となる。このとき、排他的論理和ゲート
３は、入力Ｘ２を反転し、和Ｓ０を生成する。なお、Ｘ
２＝０のときＣ０＝０であり、Ｘ２＝１のときＣ０＝１
である。すなわち、図１４に示したようにセレクタ４に
よって、Ａ０＝０のときＸ１（またはＸ０）を選択し、
Ａ０＝１のときＸ２を選択することにより、キャリーＣ
０を生成できる。なお、セレクタ４に記入した０と１
は、選択信号Ａ０＝０のとき０と記入された側、Ａ０＝
１のとき１と記入された側が選択されることを意味す
る。後に記述されるセレクタ１８上の０と１も、セレク
タ４上に記入したものと同様の意味である。また、最悪
遅延時間を決めるクリティカルパスを、入力信号からキ
ャリーまたは和を生成するために必要な排他的論理和ゲ
ート２，３，１１，１７とセレクタ４，１８の数で評価
する。この評価基準によると、図１４のＦＡ１のクリテ
ィカルパスは排他的論理和ゲートが２と３の２個である
から２段である。
【０００４】ＦＡ１を直列に２個接続した（４＋１）入
力加算器５の構成を図１６に、その真理値表を図１７に
示す。（４＋１）入力加算器５は１ビットの和（Ｓ１）
と２ビットのキャリー（Ｃ０，Ｃ１）を出力する。（４
＋１）入力加算器５をｍ個並べ、Ｃ０を左隣（１ビット
上位）のＤ０に接続することにより、４個のｍビットデ
ータを加算し、キャリーと和を生成する４入力桁上げ保
存加算器（以後、４ＣＳＡと呼ぶ）６を図１８のように
構成することができる。４ＣＳＡ６のクリティカルパス
は４段である。４ＣＳＡ６を用いると、４個の４ビット
データａ０〜ｄ０，ａ１〜ｄ１，ａ２〜ｄ２，ａ３〜ｄ
３を加算し、４ビットの和とキャリーを生成することが
できる。
力加算器５の構成を図１６に、その真理値表を図１７に
示す。（４＋１）入力加算器５は１ビットの和（Ｓ１）
と２ビットのキャリー（Ｃ０，Ｃ１）を出力する。（４
＋１）入力加算器５をｍ個並べ、Ｃ０を左隣（１ビット
上位）のＤ０に接続することにより、４個のｍビットデ
ータを加算し、キャリーと和を生成する４入力桁上げ保
存加算器（以後、４ＣＳＡと呼ぶ）６を図１８のように
構成することができる。４ＣＳＡ６のクリティカルパス
は４段である。４ＣＳＡ６を用いると、４個の４ビット
データａ０〜ｄ０，ａ１〜ｄ１，ａ２〜ｄ２，ａ３〜ｄ
３を加算し、４ビットの和とキャリーを生成することが
できる。
【０００５】ＦＡ１を直列に３個接続した（５＋２）入
力加算器７の構成を図１９に示す。（５＋２）入力加算
器７は１ビットの和（Ｓ１）と３ビットのキャリー（Ｃ
０，Ｃ１，Ｃ２）を出力する。（５＋２）入力加算器７
をｍ個並べ、Ｃ０とＣ１を左隣（１ビット上位）のＤ０
とＤ１に接続することにより、５個のｍビットデータを
加算し、キャリーと和を生成する５入力配列型桁上げ保
存加算器（以後、５ＣＳＡと呼ぶ）を構成することがで
きる。５ＣＳＡのクリティカルパスは６段である。
力加算器７の構成を図１９に示す。（５＋２）入力加算
器７は１ビットの和（Ｓ１）と３ビットのキャリー（Ｃ
０，Ｃ１，Ｃ２）を出力する。（５＋２）入力加算器７
をｍ個並べ、Ｃ０とＣ１を左隣（１ビット上位）のＤ０
とＤ１に接続することにより、５個のｍビットデータを
加算し、キャリーと和を生成する５入力配列型桁上げ保
存加算器（以後、５ＣＳＡと呼ぶ）を構成することがで
きる。５ＣＳＡのクリティカルパスは６段である。
【０００６】ＦＡ１を直列に６個接続した（８＋５）入
力加算器８の構成を図２０に示す。（８＋５）入力加算
器８により、８個のｍビットデータを加算し、キャリー
と和を生成する８入力桁上げ保存加算器（以後、８ＣＳ
Ａと呼ぶ）を構成することができる。８ＣＳＡのクリテ
ィカルパスは１２段である。
力加算器８の構成を図２０に示す。（８＋５）入力加算
器８により、８個のｍビットデータを加算し、キャリー
と和を生成する８入力桁上げ保存加算器（以後、８ＣＳ
Ａと呼ぶ）を構成することができる。８ＣＳＡのクリテ
ィカルパスは１２段である。
【０００７】以上を一般化すると、ＦＡ１を直列にｎ−
２個接続した｛ｎ＋（ｎ−３）｝入力加算器により、ｎ
個のｍビットデータを加算し、キャリーと和を生成する
ｎ入力桁上げ保存加算器（以後、ｎＣＳＡと呼ぶ）を構
成することができる。ｎＣＳＡのクリティカルパスは２
（ｎ−２）段である。この回路については、例えば、菅
野卓雄監修「ＣＭＯＳ超ＬＳＩの設計」、培風館、ｐｐ
２２２−２２６に記載されている。 〔従来例２〕図１８に示した４ＣＳＡ６をWallace トリ
ー方式で接続した従来例２の（８＋２）入力加算器９の
構成を図２１に示す。図２１で図２１（ｂ）は図２１
（ａ）の４ＣＳＡ６の内部を詳しく示したものである。
Ｃ０＊とＤ０＊，Ｃ１＊とＤ１＊，Ｃ４＊とＤ４＊は４
ＣＳＡ６の内部で接続する。（８＋２）入力加算器９に
より、８個のｍビットデータを加算し、キャリーと和を
生成する８入力桁上げ保存加算器を構成することができ
る。この８入力桁上げ保存加算器のクリティカルパスは
８段である。本加算器については、例えば、MARK R.SAN
TORO, MARK A.HORDWITZ,"SPIM : A Pipelined 64×64-b
it Iterative Multiplier", IEEE J.Solid-State Circu
its,vol.SC-24,no.2,pp.487-493,Apr.1989 に記載され
ている。
２個接続した｛ｎ＋（ｎ−３）｝入力加算器により、ｎ
個のｍビットデータを加算し、キャリーと和を生成する
ｎ入力桁上げ保存加算器（以後、ｎＣＳＡと呼ぶ）を構
成することができる。ｎＣＳＡのクリティカルパスは２
（ｎ−２）段である。この回路については、例えば、菅
野卓雄監修「ＣＭＯＳ超ＬＳＩの設計」、培風館、ｐｐ
２２２−２２６に記載されている。 〔従来例２〕図１８に示した４ＣＳＡ６をWallace トリ
ー方式で接続した従来例２の（８＋２）入力加算器９の
構成を図２１に示す。図２１で図２１（ｂ）は図２１
（ａ）の４ＣＳＡ６の内部を詳しく示したものである。
Ｃ０＊とＤ０＊，Ｃ１＊とＤ１＊，Ｃ４＊とＤ４＊は４
ＣＳＡ６の内部で接続する。（８＋２）入力加算器９に
より、８個のｍビットデータを加算し、キャリーと和を
生成する８入力桁上げ保存加算器を構成することができ
る。この８入力桁上げ保存加算器のクリティカルパスは
８段である。本加算器については、例えば、MARK R.SAN
TORO, MARK A.HORDWITZ,"SPIM : A Pipelined 64×64-b
it Iterative Multiplier", IEEE J.Solid-State Circu
its,vol.SC-24,no.2,pp.487-493,Apr.1989 に記載され
ている。
【０００８】また、４ＣＳＡ６の構成要素である（４＋
１）入力加算器５からは２ビットのキャリー（Ｃ０，Ｃ
１）が出力される。これらのＣ０とＣ１の重みは等しい
ので一方が０、他方が１のとき、どちらを１としても
（４＋１）入力加算器としての機能は等価である。この
点に着目した（４＋１）入力加算器１０の真理値表を図
２２に示す。図２２から導き出される（４＋１）入力加
算器１０の構成を図２３に示す。この（４＋１）入力加
算器１０を構成要素としても４入力桁上げ保存加算器
（以後、４ＣＳＡＡと呼ぶ）を構成することができる。
図１８に示した４ＣＳＡ６の和は排他的論理和ゲート４
段を通って生成されたのに対し、４ＣＳＡＡの和は排他
的論理和ゲート３段を通って生成される。この回路につ
いては、例えば、J.Mori, M.Nagamatsu, M.Hirano, S.T
anaka, M.Noda, Y.Toyoshima, K.Hashimoto, H.Hayashi
da, K.Maeguchi, "A 10-ns 54 ×54-bit Parallel Stru
cturedFull Array Multiplier with 0.5-μm CMOS Tech
nology "IEEE J. Solid-StateCircuits, vol.SC-26,no.
4,pp.600-606,Apr.1991 に記載されている。 〔従来例３〕従来例３の１６入力モディファイドアレイ
型桁上げ保存加算器１５の構成を図２４に示す。配列型
桁上げ保存加算器では、直下の全加算器へ和とキャリー
を送るが、モディファイドアレイ型桁上げ保存加算器で
は奇数段と偶数段の加算を別々に平行して進め、最終段
でこれらをまとめる。すなわち、１６モディファイドア
レイ型桁上げ保存加算器１５では２個の８ＣＳＡ８で平
行して累算し、和２ビットとキャリー２ビットを４ＣＳ
Ａ５でまとめる。ｎ入力モディファイドアレイ型桁上げ
保存加算器のクリティカルパスは２（ｎ／２−２）＋４
＝ｎ段である。この回路については、例えば、J.Iwamur
a, K.Suganuma, M.Kimura, S.Taguchi,"A CMOS/SOS Mul
tiplier"1984 ISSCC Dig.Tech.Papers,pp.92-93. に記
載されている。
１）入力加算器５からは２ビットのキャリー（Ｃ０，Ｃ
１）が出力される。これらのＣ０とＣ１の重みは等しい
ので一方が０、他方が１のとき、どちらを１としても
（４＋１）入力加算器としての機能は等価である。この
点に着目した（４＋１）入力加算器１０の真理値表を図
２２に示す。図２２から導き出される（４＋１）入力加
算器１０の構成を図２３に示す。この（４＋１）入力加
算器１０を構成要素としても４入力桁上げ保存加算器
（以後、４ＣＳＡＡと呼ぶ）を構成することができる。
図１８に示した４ＣＳＡ６の和は排他的論理和ゲート４
段を通って生成されたのに対し、４ＣＳＡＡの和は排他
的論理和ゲート３段を通って生成される。この回路につ
いては、例えば、J.Mori, M.Nagamatsu, M.Hirano, S.T
anaka, M.Noda, Y.Toyoshima, K.Hashimoto, H.Hayashi
da, K.Maeguchi, "A 10-ns 54 ×54-bit Parallel Stru
cturedFull Array Multiplier with 0.5-μm CMOS Tech
nology "IEEE J. Solid-StateCircuits, vol.SC-26,no.
4,pp.600-606,Apr.1991 に記載されている。 〔従来例３〕従来例３の１６入力モディファイドアレイ
型桁上げ保存加算器１５の構成を図２４に示す。配列型
桁上げ保存加算器では、直下の全加算器へ和とキャリー
を送るが、モディファイドアレイ型桁上げ保存加算器で
は奇数段と偶数段の加算を別々に平行して進め、最終段
でこれらをまとめる。すなわち、１６モディファイドア
レイ型桁上げ保存加算器１５では２個の８ＣＳＡ８で平
行して累算し、和２ビットとキャリー２ビットを４ＣＳ
Ａ５でまとめる。ｎ入力モディファイドアレイ型桁上げ
保存加算器のクリティカルパスは２（ｎ／２−２）＋４
＝ｎ段である。この回路については、例えば、J.Iwamur
a, K.Suganuma, M.Kimura, S.Taguchi,"A CMOS/SOS Mul
tiplier"1984 ISSCC Dig.Tech.Papers,pp.92-93. に記
載されている。
【０００９】
【発明が解決しようとする課題】ところが、従来例１に
おいては、ｎＣＳＡのクリティカルパスは２（ｎ−２）
段となり、遅延時間が大きいという問題がある。
おいては、ｎＣＳＡのクリティカルパスは２（ｎ−２）
段となり、遅延時間が大きいという問題がある。
【００１０】従来例２においては、Wallace トリーの構
成要素として４ＣＳＡを用いることにより、全加算器を
用いたWallace トリーよりも規則的な構成にしている
が、４ＣＳＡ間の配線が複雑になるという問題がある。
また、４ＣＳＡＡは、和は排他的論理和ゲート３段で生
成でき、４ＣＳＡ６よりもクリティカルパスが短いが、
キャリーを生成するパスがクリティカルとなるという問
題がある。
成要素として４ＣＳＡを用いることにより、全加算器を
用いたWallace トリーよりも規則的な構成にしている
が、４ＣＳＡ間の配線が複雑になるという問題がある。
また、４ＣＳＡＡは、和は排他的論理和ゲート３段で生
成でき、４ＣＳＡ６よりもクリティカルパスが短いが、
キャリーを生成するパスがクリティカルとなるという問
題がある。
【００１１】従来例３においては、奇数段と偶数段の全
加算器を並列に加算するため、配線が複雑となり、ま
た、全加算器１段分だけ従来例１の配列型桁上げ保存加
算器よりもハード量が増加するという問題がある。
加算器を並列に加算するため、配線が複雑となり、ま
た、全加算器１段分だけ従来例１の配列型桁上げ保存加
算器よりもハード量が増加するという問題がある。
【００１２】本発明は、前記問題点を解決するためにな
されたものであり、本発明の目的はハード量を増加させ
ることなく、ｎ入力配列型桁上げ保存加算器のクリティ
カルパスをｎ＝４のとき３段、５≦ｎ≦７のときｎ段、
ｎ≧８のときｎ−１段に削減することが可能な技術を提
供することにある。
されたものであり、本発明の目的はハード量を増加させ
ることなく、ｎ入力配列型桁上げ保存加算器のクリティ
カルパスをｎ＝４のとき３段、５≦ｎ≦７のときｎ段、
ｎ≧８のときｎ−１段に削減することが可能な技術を提
供することにある。
【００１３】
【課題を解決するための手段】前記問題点を解決するた
めに、本発明の請求項１に記載の発明は、｛ｎ＋（ｎ−
３）｝（ｎは４以上の整数）ビットを入力とし、ｎ−２
ビットのキャリーと１ビットの和を出力する多入力加算
器において、最初に１番目と２番目の入力ビットの排他
的論理和を取り、その結果が０であるとき前記１番目と
２番目の入力ビットの片方を選択し、１であるとき３番
目の入力ビットを選択することにより１番目のキャリー
を生成する手段と、次にｋ（ｋ＝２ｊ＋１）番目の入力
ビットとｋ＋１番目の入力ビットの排他的論理和を取
り、その結果と前段においてキャリーの選択に使用した
信号との排他的論理和を取り、その結果が０であるとき
前記ｋ＋１番目の入力ビットを選択し、１であるときｋ
＋２番目の入力ビットを選択することによりｊ＋１番目
のキャリーを生成することをｊ＝１，２，３，‥‥，ｎ
−３まで繰り返す手段と、｛ｎ＋（ｎ−３）｝番目の入
力と前段においてキャリーの選択に使用した信号との排
他的論理和を取り、和を生成する手段とを有することを
特徴とする。
めに、本発明の請求項１に記載の発明は、｛ｎ＋（ｎ−
３）｝（ｎは４以上の整数）ビットを入力とし、ｎ−２
ビットのキャリーと１ビットの和を出力する多入力加算
器において、最初に１番目と２番目の入力ビットの排他
的論理和を取り、その結果が０であるとき前記１番目と
２番目の入力ビットの片方を選択し、１であるとき３番
目の入力ビットを選択することにより１番目のキャリー
を生成する手段と、次にｋ（ｋ＝２ｊ＋１）番目の入力
ビットとｋ＋１番目の入力ビットの排他的論理和を取
り、その結果と前段においてキャリーの選択に使用した
信号との排他的論理和を取り、その結果が０であるとき
前記ｋ＋１番目の入力ビットを選択し、１であるときｋ
＋２番目の入力ビットを選択することによりｊ＋１番目
のキャリーを生成することをｊ＝１，２，３，‥‥，ｎ
−３まで繰り返す手段と、｛ｎ＋（ｎ−３）｝番目の入
力と前段においてキャリーの選択に使用した信号との排
他的論理和を取り、和を生成する手段とを有することを
特徴とする。
【００１４】本発明の請求項２に記載の発明は、ｎ（ｎ
は６以上の整数）個のデータを加算し、キャリーの伝播
を完結させずに１ビットのキャリーと１ビットの和を生
成する配列型桁上げ保存加算器において、請求項１の多
入力加算器を要素加算器とし、ｋ番目に出力されるキャ
リーを１桁上位の前記要素加算器における２ｋ＋５番目
から後の入力とすることをｋ＝１，２，３，‥‥，ｎ−
５まで繰り返す手段と、ｎ−４番目に出力されるキャリ
ーを１桁上位の前記要素加算器における２ｎ−５番目ま
たは２ｎ−４番目の入力とする手段と、ｎ−３番目に出
力されるキャリーを１桁上位の前記要素加算器における
２ｎ−３番目の入力とする手段を有することを特徴とす
る。
は６以上の整数）個のデータを加算し、キャリーの伝播
を完結させずに１ビットのキャリーと１ビットの和を生
成する配列型桁上げ保存加算器において、請求項１の多
入力加算器を要素加算器とし、ｋ番目に出力されるキャ
リーを１桁上位の前記要素加算器における２ｋ＋５番目
から後の入力とすることをｋ＝１，２，３，‥‥，ｎ−
５まで繰り返す手段と、ｎ−４番目に出力されるキャリ
ーを１桁上位の前記要素加算器における２ｎ−５番目ま
たは２ｎ−４番目の入力とする手段と、ｎ−３番目に出
力されるキャリーを１桁上位の前記要素加算器における
２ｎ−３番目の入力とする手段を有することを特徴とす
る。
【００１５】また、本発明の請求項３に記載の発明は、
ｍ（ｍ＝ｎ＋１：ｎは４以上の整数）個のデータを加算
し、キャリーの伝播を完結させずに２ビットのキャリー
と１ビットの和を生成する配列型桁上げ保存加算器にお
いて、請求項１に記載の多入力加算器を要素加算器と
し、ｋ番目に出力されるキャリーを１桁上位の前記要素
加算器における２ｋ＋５番目から後の入力とすることを
ｋ＝１，２，３，‥‥，ｍ−５まで繰り返す手段を有す
ることを特徴とする。
ｍ（ｍ＝ｎ＋１：ｎは４以上の整数）個のデータを加算
し、キャリーの伝播を完結させずに２ビットのキャリー
と１ビットの和を生成する配列型桁上げ保存加算器にお
いて、請求項１に記載の多入力加算器を要素加算器と
し、ｋ番目に出力されるキャリーを１桁上位の前記要素
加算器における２ｋ＋５番目から後の入力とすることを
ｋ＝１，２，３，‥‥，ｍ−５まで繰り返す手段を有す
ることを特徴とする。
【００１６】さらに、本発明の請求項４に記載の発明
は、ｎ（ｎは８以上の整数）個のデータを加算し、キャ
リーの伝播を完結させずに１ビットのキャリーと１ビッ
トの和を生成する配列型桁上げ保存加算器において、請
求項１に記載の多入力加算器を要素加算器とし、ｋ番目
に出力されるキャリーを１桁上位の前記要素加算器にお
ける２ｋ＋７番目から後の入力とすることをｋ＝１，
２，３，‥‥，ｎ−７まで繰り返す手段と、ｎ−６番目
に出力されるキャリーを１桁上位の前記要素加算器にお
ける２ｎ−７番目または２ｎ−６番目の入力とする手段
と、ｎ−５番目とｎ−４番目に出力されるキャリーを１
桁上位の前記要素加算器における２ｎ−５番目または２
ｎ−４番目の入力とすることと、ｎ−３番目に出力され
るキャリーを１桁上位の前記要素加算器における２ｎ−
３番目の入力とする手段とを有することを特徴とする
は、ｎ（ｎは８以上の整数）個のデータを加算し、キャ
リーの伝播を完結させずに１ビットのキャリーと１ビッ
トの和を生成する配列型桁上げ保存加算器において、請
求項１に記載の多入力加算器を要素加算器とし、ｋ番目
に出力されるキャリーを１桁上位の前記要素加算器にお
ける２ｋ＋７番目から後の入力とすることをｋ＝１，
２，３，‥‥，ｎ−７まで繰り返す手段と、ｎ−６番目
に出力されるキャリーを１桁上位の前記要素加算器にお
ける２ｎ−７番目または２ｎ−６番目の入力とする手段
と、ｎ−５番目とｎ−４番目に出力されるキャリーを１
桁上位の前記要素加算器における２ｎ−５番目または２
ｎ−４番目の入力とすることと、ｎ−３番目に出力され
るキャリーを１桁上位の前記要素加算器における２ｎ−
３番目の入力とする手段とを有することを特徴とする
【００１７】
【作用】請求項１記載の発明による多入力加算器を用い
てｎ入力配列型桁上げ保存加算器を構成すると、従来技
術の例においてはクリティカルパスが２（ｎ−２）段で
あったのに対し、ハード量および配線の複雑さを増加さ
せることなく、クリティカルパスをｎが偶数のときｎ−
１＋（ｎ−４）／２段、ｎが奇数のときｎ−１＋（ｎ−
３）／２段に削減することができる。
てｎ入力配列型桁上げ保存加算器を構成すると、従来技
術の例においてはクリティカルパスが２（ｎ−２）段で
あったのに対し、ハード量および配線の複雑さを増加さ
せることなく、クリティカルパスをｎが偶数のときｎ−
１＋（ｎ−４）／２段、ｎが奇数のときｎ−１＋（ｎ−
３）／２段に削減することができる。
【００１８】さらに、請求項２および請求項４記載の発
明によれば配線の複雑さはわずかに増加するが、クリテ
ィカルパスをｎ段およびｎ−１段に削減することができ
る。
明によれば配線の複雑さはわずかに増加するが、クリテ
ィカルパスをｎ段およびｎ−１段に削減することができ
る。
【００１９】また、請求項３記載の発明によれば、２ビ
ットのキャリーと１ビットの和を生成するｍ入力配列型
桁上げ保存加算器のクリティカルパスはｍ−２段であ
り、その下段に全加算器を接続し、和１ビットと１桁下
位の前記ｍ入力配列型桁上げ保存加算器から出力される
キャリー２ビットを加算すれば、クリティカルパスをｍ
段に削減することができる。
ットのキャリーと１ビットの和を生成するｍ入力配列型
桁上げ保存加算器のクリティカルパスはｍ−２段であ
り、その下段に全加算器を接続し、和１ビットと１桁下
位の前記ｍ入力配列型桁上げ保存加算器から出力される
キャリー２ビットを加算すれば、クリティカルパスをｍ
段に削減することができる。
【００２０】
〔実施例１〕図１は本発明の実施例１の（４＋１）入力
加算器１６の構成を示すブロック図で、図１４と同じ符
号は同じ部分を示し、１７は排他的論理和ゲート、１８
はセレクタを示す。入力Ａ０，Ｘ２，Ｘ３からＡ１を生
成する２つの回路１９，２０を図２に、回路１９，２０
の真理値表をそれぞれ図３と図４に示す。図３と図４か
ら分かるようにＡ０＋Ｘ２の排他的論理和をとったもの
とＸ３との排他的論理和は、Ｘ２とＸ３の排他的論理和
をとったものとＡ０との排他的論理和と等しいのであ
り、回路１９と回路２０は等価である。また（４＋１）
入力加算器を構成する上で中間和Ｓ０を出力する必要は
ない。従って、図１６の回路１９を回路２０に置き換え
た図１の（４＋１）入力加算器１６は図１６の（４＋
１）入力加算器５と等価である。ところが、図１６の
（４＋１）入力加算器５を用いて構成した４ＣＳＡ６の
クリティカルパスが４段であったのに対し、本（４＋
１）入力加算器１６を用いて４入力配列型桁上げ保存加
算器（以後、４ＣＳＡＢと呼ぶ）を構成すると、クリテ
ィカルパスは３段となる。 〔実施例２〕図５は本発明の実施例２の（５＋２）入力
加算器２１の構成を示すブロック図である。実施例１と
同様に、図１９に示した（５＋２）入力加算器７におい
て、回路１９を回路２０に置き換えることによって得ら
れる。図１９の（５＋２）入力加算器７を用いて構成し
た５ＣＳＡのクリティカルパスが６段であったのに対
し、本（５＋２）入力加算器２１を用いて５入力配列型
桁上げ保存加算器（以後、５ＣＳＡＢと呼ぶ）を構成す
ると、矢印付き破線で示したパスがクリティカルとな
り、クリティカルパスは５段となる。 〔実施例３〕図６は本発明の実施例３の５入力加算器２
２の構成を示すブロック図である。本５入力加算器２２
は実質的に実施例１に示した（４＋１）入力加算器１６
と同一の構成である。本５入力加算器２２を用いて、２
ビットのキャリーと１ビットの和を生成する５入力配列
型桁上げ保存加算器（以後、５ＣＳＡＣと呼ぶ）を構成
すると、クリティカルパスは３段となる。また、図６に
示したように、下段に全加算器１を接続して１ビットの
和と１ビットのキャリーにまとめると、実施例２の５Ｃ
ＳＡＢと同様、クリティカルパスは５段となる。 〔実施例４〕図７は本発明の実施例４の（８＋５）入力
加算器２３の構成を示すブロック図である。実施例１お
よび実施例２と同様に、図２０に示した（８＋５）入力
加算器８において、回路１９を回路２０に置き換えるこ
とによって得られる。図２０の（８＋５）入力加算器８
を用いて構成した８ＣＳＡのクリティカルパスが１２段
であったのに対し、本（８＋５）入力加算器２３を用い
て８入力配列型桁上げ保存加算器（以後、８ＣＳＡＢと
呼ぶ）を構成すると、矢印付き破線で示したパスがクリ
ティカルとなり、クリティカルパスは９段となる。
加算器１６の構成を示すブロック図で、図１４と同じ符
号は同じ部分を示し、１７は排他的論理和ゲート、１８
はセレクタを示す。入力Ａ０，Ｘ２，Ｘ３からＡ１を生
成する２つの回路１９，２０を図２に、回路１９，２０
の真理値表をそれぞれ図３と図４に示す。図３と図４か
ら分かるようにＡ０＋Ｘ２の排他的論理和をとったもの
とＸ３との排他的論理和は、Ｘ２とＸ３の排他的論理和
をとったものとＡ０との排他的論理和と等しいのであ
り、回路１９と回路２０は等価である。また（４＋１）
入力加算器を構成する上で中間和Ｓ０を出力する必要は
ない。従って、図１６の回路１９を回路２０に置き換え
た図１の（４＋１）入力加算器１６は図１６の（４＋
１）入力加算器５と等価である。ところが、図１６の
（４＋１）入力加算器５を用いて構成した４ＣＳＡ６の
クリティカルパスが４段であったのに対し、本（４＋
１）入力加算器１６を用いて４入力配列型桁上げ保存加
算器（以後、４ＣＳＡＢと呼ぶ）を構成すると、クリテ
ィカルパスは３段となる。 〔実施例２〕図５は本発明の実施例２の（５＋２）入力
加算器２１の構成を示すブロック図である。実施例１と
同様に、図１９に示した（５＋２）入力加算器７におい
て、回路１９を回路２０に置き換えることによって得ら
れる。図１９の（５＋２）入力加算器７を用いて構成し
た５ＣＳＡのクリティカルパスが６段であったのに対
し、本（５＋２）入力加算器２１を用いて５入力配列型
桁上げ保存加算器（以後、５ＣＳＡＢと呼ぶ）を構成す
ると、矢印付き破線で示したパスがクリティカルとな
り、クリティカルパスは５段となる。 〔実施例３〕図６は本発明の実施例３の５入力加算器２
２の構成を示すブロック図である。本５入力加算器２２
は実質的に実施例１に示した（４＋１）入力加算器１６
と同一の構成である。本５入力加算器２２を用いて、２
ビットのキャリーと１ビットの和を生成する５入力配列
型桁上げ保存加算器（以後、５ＣＳＡＣと呼ぶ）を構成
すると、クリティカルパスは３段となる。また、図６に
示したように、下段に全加算器１を接続して１ビットの
和と１ビットのキャリーにまとめると、実施例２の５Ｃ
ＳＡＢと同様、クリティカルパスは５段となる。 〔実施例４〕図７は本発明の実施例４の（８＋５）入力
加算器２３の構成を示すブロック図である。実施例１お
よび実施例２と同様に、図２０に示した（８＋５）入力
加算器８において、回路１９を回路２０に置き換えるこ
とによって得られる。図２０の（８＋５）入力加算器８
を用いて構成した８ＣＳＡのクリティカルパスが１２段
であったのに対し、本（８＋５）入力加算器２３を用い
て８入力配列型桁上げ保存加算器（以後、８ＣＳＡＢと
呼ぶ）を構成すると、矢印付き破線で示したパスがクリ
ティカルとなり、クリティカルパスは９段となる。
【００２１】実施例１，２，４におけるように、ｎＣＳ
Ａの要素加算器である｛ｎ＋（ｎ−３）｝入力加算器の
回路１９を回路２０に置き換えた｛ｎ＋（ｎ−３）｝入
力加算器を要素加算器として、ｎＣＳＡの要素加算器間
と同一の接続でｎ入力の配列型桁上げ保存加算器（以
後、ｎＣＳＡＢと呼ぶ）を構成した場合、クリティカル
パスはｎが偶数のときｎ−１＋（ｎ−４）／２段、ｎが
奇数のときｎ−１＋（ｎ−３）／２段となる。 〔実施例５〕図９は本発明の実施例５の（８＋５）入力
加算器２９の構成を示すブロック図である。本（８＋
５）入力加算器２９は実質的に前記実施例４に示した
（８＋５）入力加算器２３と同一の構成である。図８に
示したように８ＣＳＡＢには、Ａ０からＡ２へのパス、
およびＡ２からＡ４のパスの２ヵ所にセレクタと排他的
論理和ゲート２段、計３段と排他的論理和ゲート２段の
みを通るパスが存在し、３段のパスがクリティカルパス
を形成する。このことに着目して、要素加算器間を図９
に示すように接続すると、Ａ０からＡ３への２通りのパ
スは両方とも３段となり、２段と３段の２通りのパスが
存在するのはＡ３からＡ５へのパスのみとなる。このと
き、クリティカルパスは８段である。以後、図９に示す
要素加算器間接続を持つ配列型桁上げ保存加算器を８Ｃ
ＳＡＤと呼ぶ。 〔実施例６〕図１０は本発明の実施例６の（９＋４）入
力加算器２４の構成を示すブロック図である。本（９＋
４）入力加算器２４は実質的に前記実施例４に示した
（８＋５）入力加算器２３と同一の構成である。本（９
＋４）入力加算器２４を用いて、２ビットのキャリーと
１ビットの和を生成する９入力配列型桁上げ保存加算器
（以後、９ＣＳＡＣと呼ぶ）を構成すると、クリティカ
ルパスは７段となる。また、図１０に示したように、下
段に全加算器１を接続して１ビットの和と１ビットのキ
ャリーにまとめると、クリティカルパスは９段となる。 〔実施例７〕図１１は本発明の実施例６の（８＋５）入
力加算器２５の構成を示すブロック図である。本（８＋
５）入力加算器２５も実質的に前記実施例４に示した
（８＋５）入力加算器２３と同一の構成である。ただ
し、１番目のキャリーＣ０が１桁上位の要素加算器にお
ける９番目の入力、２番目のキャリーＣ１が１桁上位の
要素加算器における１０番目の入力に接続されている点
が異なる。このように接続することで、Ａ０からＡ４へ
のパスにおいて、セレクタと排他的論理和ゲートを通る
パスが３段、排他的論理和ゲートのみを通るパスが４段
となり、セレクタと排他的論理和ゲートを通るパスの段
数が排他的論理和ゲートのみを通るパスに比べて１段少
なくなる。従って、セレクタと排他的論理和ゲートを通
るパスがクリティカルパスを形成することがなくなり、
本（８＋５）入力加算器２５を用いて構成した８入力配
列型桁上げ保存加算器（以後、８ＣＳＡＥと呼ぶ）のク
リティカルパスは７段となる。
Ａの要素加算器である｛ｎ＋（ｎ−３）｝入力加算器の
回路１９を回路２０に置き換えた｛ｎ＋（ｎ−３）｝入
力加算器を要素加算器として、ｎＣＳＡの要素加算器間
と同一の接続でｎ入力の配列型桁上げ保存加算器（以
後、ｎＣＳＡＢと呼ぶ）を構成した場合、クリティカル
パスはｎが偶数のときｎ−１＋（ｎ−４）／２段、ｎが
奇数のときｎ−１＋（ｎ−３）／２段となる。 〔実施例５〕図９は本発明の実施例５の（８＋５）入力
加算器２９の構成を示すブロック図である。本（８＋
５）入力加算器２９は実質的に前記実施例４に示した
（８＋５）入力加算器２３と同一の構成である。図８に
示したように８ＣＳＡＢには、Ａ０からＡ２へのパス、
およびＡ２からＡ４のパスの２ヵ所にセレクタと排他的
論理和ゲート２段、計３段と排他的論理和ゲート２段の
みを通るパスが存在し、３段のパスがクリティカルパス
を形成する。このことに着目して、要素加算器間を図９
に示すように接続すると、Ａ０からＡ３への２通りのパ
スは両方とも３段となり、２段と３段の２通りのパスが
存在するのはＡ３からＡ５へのパスのみとなる。このと
き、クリティカルパスは８段である。以後、図９に示す
要素加算器間接続を持つ配列型桁上げ保存加算器を８Ｃ
ＳＡＤと呼ぶ。 〔実施例６〕図１０は本発明の実施例６の（９＋４）入
力加算器２４の構成を示すブロック図である。本（９＋
４）入力加算器２４は実質的に前記実施例４に示した
（８＋５）入力加算器２３と同一の構成である。本（９
＋４）入力加算器２４を用いて、２ビットのキャリーと
１ビットの和を生成する９入力配列型桁上げ保存加算器
（以後、９ＣＳＡＣと呼ぶ）を構成すると、クリティカ
ルパスは７段となる。また、図１０に示したように、下
段に全加算器１を接続して１ビットの和と１ビットのキ
ャリーにまとめると、クリティカルパスは９段となる。 〔実施例７〕図１１は本発明の実施例６の（８＋５）入
力加算器２５の構成を示すブロック図である。本（８＋
５）入力加算器２５も実質的に前記実施例４に示した
（８＋５）入力加算器２３と同一の構成である。ただ
し、１番目のキャリーＣ０が１桁上位の要素加算器にお
ける９番目の入力、２番目のキャリーＣ１が１桁上位の
要素加算器における１０番目の入力に接続されている点
が異なる。このように接続することで、Ａ０からＡ４へ
のパスにおいて、セレクタと排他的論理和ゲートを通る
パスが３段、排他的論理和ゲートのみを通るパスが４段
となり、セレクタと排他的論理和ゲートを通るパスの段
数が排他的論理和ゲートのみを通るパスに比べて１段少
なくなる。従って、セレクタと排他的論理和ゲートを通
るパスがクリティカルパスを形成することがなくなり、
本（８＋５）入力加算器２５を用いて構成した８入力配
列型桁上げ保存加算器（以後、８ＣＳＡＥと呼ぶ）のク
リティカルパスは７段となる。
【００２２】図１２は本発明の実施例７の（１０＋７）
入力加算器２６の構成を示すブロック図である。本（１
０＋７）入力加算器２６を用いて構成した１０入力配列
型桁上げ保存加算器（以後、１０ＣＳＡＥと呼ぶ）のク
リティカルパスは９段となる。
入力加算器２６の構成を示すブロック図である。本（１
０＋７）入力加算器２６を用いて構成した１０入力配列
型桁上げ保存加算器（以後、１０ＣＳＡＥと呼ぶ）のク
リティカルパスは９段となる。
【００２３】以上の実施例１〜７を一般化すると、本発
明によるｎ個のデータを加算し、キャリーの伝播を完結
させずに１ビットのキャリーと１ビットの和を生成する
ｎＣＳＡＢのクリティカルパスは、ｎが偶数のときｎ−
１＋（ｎ−４）／２段、ｎが奇数のときｎ−１＋（ｎ−
３）／２段となる。さらに、ｎＣＳＡＢで用いた要素加
算器間の接続を変更することによりクリティカルパスの
段数を削減することが可能であり、本発明の請求項２記
載の要素加算器間接続を持つ配列型桁上げ保存加算器
（以後、ｎＣＳＡＤと呼ぶ）のクリティカルパスはｎ
段、請求項４記載の要素加算器間接続を持つ配列型桁上
げ保存加算器（以後、ｎＣＳＡＥと呼ぶ）のクリティカ
ルパスはｎ−１段である。また、ｍ個のデータを加算
し、２ビットのキャリーと１ビットの和を生成する請求
項３記載の要素加算器間接続を持つ配列型桁上げ保存加
算器（以後、ｍＣＳＡＣと呼ぶ）のクリティカルパスは
ｍ−２段である。 〔実施例８〕図１３は本発明の実施例８の（２４＋４）
入力加算器２７の構成を示すブロック図である。６ＣＳ
ＡＢ２８を並列に４個用いて２４ビットの入力から４ビ
ットの和（Ｓ０＃，Ｓ１＃，Ｓ２＃，Ｓ３＃）とキャリ
ー（Ｃ０＃，Ｃ１＃，Ｃ２＃，Ｃ３＃）を得、次の段の
８ＣＳＡＥ３０により１ビットの和と１ビットのキャリ
ーにまとめる。本加算器２７を用いて構成した２４入力
桁上げ保存加算器のクリティカルパスは１３段である。
明によるｎ個のデータを加算し、キャリーの伝播を完結
させずに１ビットのキャリーと１ビットの和を生成する
ｎＣＳＡＢのクリティカルパスは、ｎが偶数のときｎ−
１＋（ｎ−４）／２段、ｎが奇数のときｎ−１＋（ｎ−
３）／２段となる。さらに、ｎＣＳＡＢで用いた要素加
算器間の接続を変更することによりクリティカルパスの
段数を削減することが可能であり、本発明の請求項２記
載の要素加算器間接続を持つ配列型桁上げ保存加算器
（以後、ｎＣＳＡＤと呼ぶ）のクリティカルパスはｎ
段、請求項４記載の要素加算器間接続を持つ配列型桁上
げ保存加算器（以後、ｎＣＳＡＥと呼ぶ）のクリティカ
ルパスはｎ−１段である。また、ｍ個のデータを加算
し、２ビットのキャリーと１ビットの和を生成する請求
項３記載の要素加算器間接続を持つ配列型桁上げ保存加
算器（以後、ｍＣＳＡＣと呼ぶ）のクリティカルパスは
ｍ−２段である。 〔実施例８〕図１３は本発明の実施例８の（２４＋４）
入力加算器２７の構成を示すブロック図である。６ＣＳ
ＡＢ２８を並列に４個用いて２４ビットの入力から４ビ
ットの和（Ｓ０＃，Ｓ１＃，Ｓ２＃，Ｓ３＃）とキャリ
ー（Ｃ０＃，Ｃ１＃，Ｃ２＃，Ｃ３＃）を得、次の段の
８ＣＳＡＥ３０により１ビットの和と１ビットのキャリ
ーにまとめる。本加算器２７を用いて構成した２４入力
桁上げ保存加算器のクリティカルパスは１３段である。
【００２４】
【発明の効果】以上説明したように、本発明の配列型桁
上げ保存加算器によれば、従来技術の例においては、ｎ
ＣＳＡのクリティカルパスが２（ｎ−２）段であったの
の対し、ハード量および配線の複雑さを増加させること
なく、クリティカルパスをｎ＝４のとき３段、５≦ｎ≦
７のときｎ段、ｎ≧８のときｎ−１段に削減する効果が
ある。さらに、４入力配列型桁上げ保存加算器である４
ＣＳＡＢは、従来技術の４ＣＳＡＡと異なり、排他的論
理和ゲートとセレクタでキャリーを生成するため、キャ
リーを生成するパスの遅延時間が和を生成するパスの遅
延時間と同一となる効果がある。
上げ保存加算器によれば、従来技術の例においては、ｎ
ＣＳＡのクリティカルパスが２（ｎ−２）段であったの
の対し、ハード量および配線の複雑さを増加させること
なく、クリティカルパスをｎ＝４のとき３段、５≦ｎ≦
７のときｎ段、ｎ≧８のときｎ−１段に削減する効果が
ある。さらに、４入力配列型桁上げ保存加算器である４
ＣＳＡＢは、従来技術の４ＣＳＡＡと異なり、排他的論
理和ゲートとセレクタでキャリーを生成するため、キャ
リーを生成するパスの遅延時間が和を生成するパスの遅
延時間と同一となる効果がある。
【００２５】また、非常に多ビット入力の桁上げ保存加
算器を構成するとき、本発明による複数の配列型桁上げ
保存加算器を組合わせて加算器トリーを構成することに
より、配線の複雑さの増加を抑えてクリティカルパスを
削減する効果がある。
算器を構成するとき、本発明による複数の配列型桁上げ
保存加算器を組合わせて加算器トリーを構成することに
より、配線の複雑さの増加を抑えてクリティカルパスを
削減する効果がある。
【図１】本発明の実施例１の（４＋１）入力加算器の構
成を示す論理図である。
成を示す論理図である。
【図２】本発明の原理を説明するための論理図である。
【図３】図２（ａ）の真理値表を示す図である。
【図４】図２（ｂ）の真理値表を示す図である。
【図５】本発明の実施例２の（５＋２）入力加算器の構
成を示す論理図である。
成を示す論理図である。
【図６】本発明の実施例３の５入力加算器の構成を示す
論理図である。
論理図である。
【図７】本発明の実施例４の（８＋５）入力加算器の構
成を示すブロック図である。
成を示すブロック図である。
【図８】図７の実施例４の動作説明図である。
【図９】図７の実施例４の動作説明図である。
【図１０】本発明の実施例５の（９＋４）入力加算器の
構成を示す論理図である。
構成を示す論理図である。
【図１１】本発明の実施例６の（８＋５）入力加算器の
構成を示す論理図である。
構成を示す論理図である。
【図１２】本発明の実施例６の（１０＋７）入力加算器
の構成を示す論理図である。
の構成を示す論理図である。
【図１３】本発明の実施例６の６入力配列型桁上げ保存
加算器と８入力配列型桁上げ保存加算器をWallace トリ
ー方式で接続した（２４＋４）入力加算器の構成を示す
論理図である。
加算器と８入力配列型桁上げ保存加算器をWallace トリ
ー方式で接続した（２４＋４）入力加算器の構成を示す
論理図である。
【図１４】全加算器の構成を示す論理図である。
【図１５】図１４の真理値表を示す図である。
【図１６】従来技術の例の（４＋１）入力加算器の構成
を示す論理図である。
を示す論理図である。
【図１７】図１６の真理値表を示す図である。
【図１８】従来技術の例の４入力加算器の構成を示す論
理図である。
理図である。
【図１９】従来技術の例の（５＋２）入力加算器の構成
を示す論理図である。
を示す論理図である。
【図２０】従来技術の例の（８＋５）入力加算器の構成
を示す論理図である。
を示す論理図である。
【図２１】従来技術の例の４入力桁上げ保存加算器をWa
llace トリー方式で接続した（８＋２）入力加算器の構
成を示す論理図である。
llace トリー方式で接続した（８＋２）入力加算器の構
成を示す論理図である。
【図２２】（４＋１）入力加算器の真理値表を示す図で
ある。
ある。
【図２３】従来技術の例の排他的論理和ゲート３段で和
を生成する（４＋１）入力加算器の構成を示す論理図で
ある。
を生成する（４＋１）入力加算器の構成を示す論理図で
ある。
【図２４】従来技術の例の１６入力モディファイドアレ
イ型桁上げ保存加算器１５の構成を示す論理図である。
イ型桁上げ保存加算器１５の構成を示す論理図である。
１ 全加算器（ＦＡ） ２ 排他的論理和ゲート ３ 排他的論理和ゲート ４ セレクタ ５ （４＋１）入力加算器 ６ ４入力桁上げ保存加算器 ７ （５＋２）入力加算器 ８ （８＋５）入力加算器 ９ ４入力桁上げ保存加算器をWallace トリー方式で接
続した（８＋２）入力加算器 １０ 排他的論理和ゲート３段で和を生成する（４＋
１）入力加算器 １１ 排他的論理和ゲート １２ ＡＮＤゲート １３ ＯＲゲート １４ ＮＯＲゲート １５ １６入力モディファイドアレイ型桁上げ保存加算
器 １６ クリティカルパスが３段の（４＋１）入力加算器 １７ 排他的論理和ゲート １８ セレクタ １９ 排他的論理和ゲートを２段直列に接続した回路 ２０ 排他的論理和ゲートを２段直列に接続した回路 ２１ （５＋２）入力加算器 ２２ ５入力加算器 ２３ （８＋５）入力加算器 ２４ （９＋４）入力加算器 ２５ （８＋５）入力加算器 ２６ （１０＋７）入力加算器 ２７ ６入力配列型桁上げ保存加算器と８入力配列型桁
上げ保存加算器をWallace トリー方式で接続した（２４
＋４）入力加算器 ２８ ６入力配列型桁上げ保存加算器 ２９ （８＋５）入力加算器 ３０ ８入力配列型桁上げ保存加算器
続した（８＋２）入力加算器 １０ 排他的論理和ゲート３段で和を生成する（４＋
１）入力加算器 １１ 排他的論理和ゲート １２ ＡＮＤゲート １３ ＯＲゲート １４ ＮＯＲゲート １５ １６入力モディファイドアレイ型桁上げ保存加算
器 １６ クリティカルパスが３段の（４＋１）入力加算器 １７ 排他的論理和ゲート １８ セレクタ １９ 排他的論理和ゲートを２段直列に接続した回路 ２０ 排他的論理和ゲートを２段直列に接続した回路 ２１ （５＋２）入力加算器 ２２ ５入力加算器 ２３ （８＋５）入力加算器 ２４ （９＋４）入力加算器 ２５ （８＋５）入力加算器 ２６ （１０＋７）入力加算器 ２７ ６入力配列型桁上げ保存加算器と８入力配列型桁
上げ保存加算器をWallace トリー方式で接続した（２４
＋４）入力加算器 ２８ ６入力配列型桁上げ保存加算器 ２９ （８＋５）入力加算器 ３０ ８入力配列型桁上げ保存加算器
Claims (4)
- 【請求項１】 ｛ｎ＋（ｎ−３）｝（ｎは４以上の整
数）ビットを入力とし、ｎ−２ビットのキャリーと１ビ
ットの和を出力する多入力加算器において、最初に１番
目と２番目の入力ビットの排他的論理和を取り、その結
果が０であるとき前記１番目と２番目の入力ビットの片
方を選択し、結果が１であるとき３番目の入力ビットを
選択することにより１番目のキャリーを生成する手段
と、ｋ（ｋ＝２ｊ＋１）番目の入力ビットとｋ＋１番目
の入力ビットの排他的論理和を取り、その結果と前後に
おいてキャリーの選択に使用した信号との排他的論理和
を取り、その結果が０であるとき前記ｋ＋１番目の入力
ビットを選択し、１であるときｋ＋２番目の入力ビット
を選択することによりｊ＋１番目のキャリーを生成する
ことをｊ＝１，２，３，‥‥，ｎ−３まで繰り返す手段
と、｛ｎ＋（ｎ−３）｝番目の入力とその前後において
キャリーの選択に使用した信号との排他的論理和を取
り、和を生成する手段とを有することを特徴とする多入
力加算器。 - 【請求項２】 ｎ（ｎは６以上の整数）個のデータを加
算し、キャリーの伝播を完結させずに１ビットのキャリ
ーと１ビットの和を生成する配列型桁上げ保存加算器に
おいて、請求項１記載の多入力加算器を要素加算器と
し、ｋ番目に出力されるキャリーを１桁上位の前記要素
加算器における２ｋ＋５番目から後の入力とすることを
ｋ＝１，２，３，‥‥，ｎ−５まで繰り返す手段と、ｎ
−４番目に出力されるキャリーを１桁上位の前記要素加
算器における２ｎ−５番目または２ｎ−４番目の入力と
する手段と、ｎ−３番目に出力されるキャリーを１桁上
位の前記要素加算器における２ｎ−３番目の入力とする
手段とを有することを特徴とする配列型桁上げ保存加算
器。 - 【請求項３】 ｍ（ｍ＝ｎ＋１：ｎは４以上の整数）個
のデータを加算し、キャリーの伝播を完結させずに２ビ
ットのキャリーと１ビットの和を生成する配列型桁上げ
保存加算器において、請求項１記載の多入力加算器を要
素加算器とし、ｋ番目に出力されるキャリーを１桁上位
の前記要素加算器における２ｋ＋５番目から後の入力と
することをｋ＝１，２，３，‥‥，ｍ−５まで繰り返す
手段を有することを特徴とする配列型桁上げ保存加算
器。 - 【請求項４】 ｎ（ｎは８以上の整数）個のデータを加
算し、キャリーの伝播を完結させずに１ビットのキャリ
ーと１ビットの和を生成する配列型桁上げ保存加算器に
おいて、請求項１記載の多入力加算器を要素加算器と
し、ｋ番目に出力されるキャリーを１桁上位の前記要素
加算器における２ｋ＋７番目から後の入力とすることを
ｋ＝１，２，３，‥‥，ｎ−７まで繰り返す手段と、ｎ
−６番目に出力されるキャリーを１桁上位の前記要素加
算器における２ｎ−７番目または２ｎ−６番目の入力と
する手段と、ｎ−５番目とｎ−４番目に出力されるキャ
リーを１桁上位の前記要素加算器における２ｎ−５番目
または２ｎ−４番目の入力とする手段と、ｎ−３番目に
出力されるキャリーを１桁上位の前記要素加算器におけ
る２ｎ−３番目の入力とする手段とを有することを特徴
とする配列型桁上げ保存加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02341793A JP3199196B2 (ja) | 1993-01-20 | 1993-01-20 | ５入力加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02341793A JP3199196B2 (ja) | 1993-01-20 | 1993-01-20 | ５入力加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06214759A true JPH06214759A (ja) | 1994-08-05 |
| JP3199196B2 JP3199196B2 (ja) | 2001-08-13 |
Family
ID=12109927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02341793A Expired - Lifetime JP3199196B2 (ja) | 1993-01-20 | 1993-01-20 | ５入力加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3199196B2 (ja) |
-
1993
- 1993-01-20 JP JP02341793A patent/JP3199196B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3199196B2 (ja) | 2001-08-13 |
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