JPH0621377A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0621377A JPH0621377A JP4175245A JP17524592A JPH0621377A JP H0621377 A JPH0621377 A JP H0621377A JP 4175245 A JP4175245 A JP 4175245A JP 17524592 A JP17524592 A JP 17524592A JP H0621377 A JPH0621377 A JP H0621377A
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Abstract
(57)【要約】
【目的】 設定値以上になった内部電源電圧ＩＶを設定
値に迅速に戻し、安定した内部電源電圧を得ることので
きる半導体記憶装置を提供することを目的とする。 【構成】 外部電源電圧を降圧する電源電圧降圧回路１
００において、内部電源電圧線１と内部電源電圧線２と
の間に接続される充電用トランジスタ３Ｐと、内部電源
電圧線２とＶｓｓ端子との間に接続される放電用トラン
ジスタ６Ｎと、基準電圧Ｖｒｅｆ１と内部電源電圧ＩＶ
との比較に基づいて充電用トランジスタ３Ｐを制御する
第１の差動増幅回路４と、基準電圧Ｖｒｅｆ１よりもわ
ずかに高くされた第２の基準電圧Ｖｒｅｆ２と内部電源
電圧ＩＶとの比較に基づいて放電用トランジスタ６Ｎを
制御する第２の差動増幅回路７とを備える。
値に迅速に戻し、安定した内部電源電圧を得ることので
きる半導体記憶装置を提供することを目的とする。 【構成】 外部電源電圧を降圧する電源電圧降圧回路１
００において、内部電源電圧線１と内部電源電圧線２と
の間に接続される充電用トランジスタ３Ｐと、内部電源
電圧線２とＶｓｓ端子との間に接続される放電用トラン
ジスタ６Ｎと、基準電圧Ｖｒｅｆ１と内部電源電圧ＩＶ
との比較に基づいて充電用トランジスタ３Ｐを制御する
第１の差動増幅回路４と、基準電圧Ｖｒｅｆ１よりもわ
ずかに高くされた第２の基準電圧Ｖｒｅｆ２と内部電源
電圧ＩＶとの比較に基づいて放電用トランジスタ６Ｎを
制御する第２の差動増幅回路７とを備える。
Description
【０００１】
【産業上の利用分野】この発明は、外部電源電圧を降下
させて内部電源電圧を発生し、内部メモリ回路に供給す
る内部降圧回路を備えた半導体記憶装置に関するもので
ある。
させて内部電源電圧を発生し、内部メモリ回路に供給す
る内部降圧回路を備えた半導体記憶装置に関するもので
ある。
【０００２】
【従来の技術】従来の半導体記憶装置では、外部から入
力された電源電圧がそのまま内部記憶回路を駆動するた
めの電源電圧として使用されていた。しかし、最近の半
導体記憶装置の大容量化に伴って、トランジスタが微細
化され、その信頼性を向上させかつ消費電流を低減させ
るために、外部電源電圧を降圧する方式が広く提案され
るようになった。
力された電源電圧がそのまま内部記憶回路を駆動するた
めの電源電圧として使用されていた。しかし、最近の半
導体記憶装置の大容量化に伴って、トランジスタが微細
化され、その信頼性を向上させかつ消費電流を低減させ
るために、外部電源電圧を降圧する方式が広く提案され
るようになった。
【０００３】図８は、このような半導体記憶装置の一例
を示す概略ブロック図である。
を示す概略ブロック図である。
【０００４】図８を参照して、この半導体記憶装置は、
外部電源電圧Ｖｃｃを入力するＥＶ端子と、マイナス電
圧あるいは接地レベルの基準電圧を与えるための端子Ｖ
ｓｓと、外部電源電圧Ｖｃｃを供給するための外部電源
電圧線１と、外部電源電圧Ｖｃｃを降圧するための電源
電圧降圧回路５０と、電源電圧降圧回路５０により降圧
された内部電源電圧ＩＶにより駆動される周辺回路９
と、メモリセルアレイ１０と、外部電源電圧Ｖｃｃによ
り駆動される出力回路１１とを含む。
外部電源電圧Ｖｃｃを入力するＥＶ端子と、マイナス電
圧あるいは接地レベルの基準電圧を与えるための端子Ｖ
ｓｓと、外部電源電圧Ｖｃｃを供給するための外部電源
電圧線１と、外部電源電圧Ｖｃｃを降圧するための電源
電圧降圧回路５０と、電源電圧降圧回路５０により降圧
された内部電源電圧ＩＶにより駆動される周辺回路９
と、メモリセルアレイ１０と、外部電源電圧Ｖｃｃによ
り駆動される出力回路１１とを含む。
【０００５】電源電圧降圧回路５０は、ドライバ回路
３、差動増幅回路４および基準電圧発生回路５を備え
る。基準電圧発生回路５は、外部電源電圧線１とＶｓｓ
端子との間に接続され、内部電源電圧ＩＶを一定にする
ための基準電圧Ｖｒｅｆを発生する。この基準電圧Ｖｒ
ｅｆは差動増幅回路４に供給される。差動増幅回路４
は、２つの入力端子と１つの出力端子とを有し、一方の
入力端子は、内部電源電圧ＩＶと受けるように接続さ
れ、他方の入力端子は基準電圧Ｖｒｅｆを受けるように
接続され、出力端子ドライバ回路３に接続される。ドラ
イバ回路３は、外部電源電圧線１と内部電源電圧線２と
の間に接続され、差動増幅回路４の出力に応答して内部
電源電圧線２を充電する。
３、差動増幅回路４および基準電圧発生回路５を備え
る。基準電圧発生回路５は、外部電源電圧線１とＶｓｓ
端子との間に接続され、内部電源電圧ＩＶを一定にする
ための基準電圧Ｖｒｅｆを発生する。この基準電圧Ｖｒ
ｅｆは差動増幅回路４に供給される。差動増幅回路４
は、２つの入力端子と１つの出力端子とを有し、一方の
入力端子は、内部電源電圧ＩＶと受けるように接続さ
れ、他方の入力端子は基準電圧Ｖｒｅｆを受けるように
接続され、出力端子ドライバ回路３に接続される。ドラ
イバ回路３は、外部電源電圧線１と内部電源電圧線２と
の間に接続され、差動増幅回路４の出力に応答して内部
電源電圧線２を充電する。
【０００６】図９は、図８に示すドライバ回路３および
差動増幅回路４の詳細を示す回路図である。
差動増幅回路４の詳細を示す回路図である。
【０００７】図９を参照してドライバ回路３は、Ｐチャ
ンネルトランジスタ３Ｐを備える。Ｐチャンネルトラン
ジスタＰはドレイン（またはソース）が外部電源電圧線
１に接続され、ソース（またはドレイン）が内部電源電
圧線２に接続され、ゲート電極が差動増幅回路４の出力
に接続される。
ンネルトランジスタ３Ｐを備える。Ｐチャンネルトラン
ジスタＰはドレイン（またはソース）が外部電源電圧線
１に接続され、ソース（またはドレイン）が内部電源電
圧線２に接続され、ゲート電極が差動増幅回路４の出力
に接続される。
【０００８】差動増幅回路４は、Ｐチャンネルトランジ
スタ４１および４２と、Ｎチャンネルトランジスタ４
３、４４および４５を備える。Ｐチャンネルトランジス
タ４１はそのドレイン（またはソース）がＰチャンネル
トランジスタ４２のドレイン（またはソース）とともに
外部電源電圧線１に接続され、そのソース（またはドレ
イン）およびゲート電極がＮチャンネルトランジスタ４
３のドレインに接続される。
スタ４１および４２と、Ｎチャンネルトランジスタ４
３、４４および４５を備える。Ｐチャンネルトランジス
タ４１はそのドレイン（またはソース）がＰチャンネル
トランジスタ４２のドレイン（またはソース）とともに
外部電源電圧線１に接続され、そのソース（またはドレ
イン）およびゲート電極がＮチャンネルトランジスタ４
３のドレインに接続される。
【０００９】Ｐチャンネルトランジスタ４２は、そのソ
ース（またはドレイン）が前記Ｐチャンネルトランジス
タ３Ｐのゲート電極およびＮＭＯＳトランジスタ４４の
ドレインに接続される。
ース（またはドレイン）が前記Ｐチャンネルトランジス
タ３Ｐのゲート電極およびＮＭＯＳトランジスタ４４の
ドレインに接続される。
【００１０】Ｎチャンネルトランジスタ４３は、そのソ
ースがＮチャンネルトランジスタ４４のソースとともに
Ｎチャンネルトランジスタ４５のドレインゲート電極に
接続される。Ｎチャンネルトランジスタ４３のゲート電
極は内部電源電圧線２に接続され、Ｎチャンネルトラン
ジスタ４４のゲート電極は基準電圧Ｖｒｅｆを受けるよ
うに接続される。
ースがＮチャンネルトランジスタ４４のソースとともに
Ｎチャンネルトランジスタ４５のドレインゲート電極に
接続される。Ｎチャンネルトランジスタ４３のゲート電
極は内部電源電圧線２に接続され、Ｎチャンネルトラン
ジスタ４４のゲート電極は基準電圧Ｖｒｅｆを受けるよ
うに接続される。
【００１１】Ｎチャンネルトランジスタ４５は、そのソ
ースが接地端子に接続され、そのゲート電極が活性化信
号ＡＣＴを受けるように接続される。
ースが接地端子に接続され、そのゲート電極が活性化信
号ＡＣＴを受けるように接続される。
【００１２】次に図８および図９に示した電源電圧降圧
回路５０の動作を説明する。
回路５０の動作を説明する。
【００１３】内部電源電圧ＩＶのレベルが基準電圧Ｖｒ
ｅｆよりも低い場合には、差動増幅回路４の出力は低レ
ベルとなる。この低レベルの出力に応答して、Ｐチャン
ネルトランジスタ３Ｐがオンし、外部電源電圧線１と内
部電源電圧線２とが接続される。それにより、内部電源
電圧線２への充電が開始され、内部電源電圧ＩＶは上昇
し始める。
ｅｆよりも低い場合には、差動増幅回路４の出力は低レ
ベルとなる。この低レベルの出力に応答して、Ｐチャン
ネルトランジスタ３Ｐがオンし、外部電源電圧線１と内
部電源電圧線２とが接続される。それにより、内部電源
電圧線２への充電が開始され、内部電源電圧ＩＶは上昇
し始める。
【００１４】逆に内部電源電圧ＩＶが基準電圧Ｖｒｅｆ
よりも高くなった場合には、差動増幅回路４の出力は高
レベルとなり、この高レベルの信号に応答してＰチャン
ネルトランジスタ３Ｐがオフし、外部電源電圧線１と内
部電源電圧線２とが切離される。したがって内部電源電
圧線２への充電が中止され、内部電源電圧ＩＶは上昇を
中止する。
よりも高くなった場合には、差動増幅回路４の出力は高
レベルとなり、この高レベルの信号に応答してＰチャン
ネルトランジスタ３Ｐがオフし、外部電源電圧線１と内
部電源電圧線２とが切離される。したがって内部電源電
圧線２への充電が中止され、内部電源電圧ＩＶは上昇を
中止する。
【００１５】以上の動作を繰返すことにより、内部電源
電圧ＩＶを常に設定値付近に保つように制御することが
できる。
電圧ＩＶを常に設定値付近に保つように制御することが
できる。
【００１６】
【発明が解決しようとする課題】従来の電源電圧降圧回
路では、内部電源電圧ＩＶを電源とする周辺回路やメモ
リセルアレイなどの内部回路以外に、電流を通過させる
経路が存在しないため、一旦、内部電源電圧ＩＶが基準
電圧Ｖｒｅｆ以上になると、たとえ充電用トランジスタ
であるＰチャンネルトランジスタ３Ｐがオフしても、前
記内部回路の負荷が接地端子に接続されて電流を引抜く
ようなパスが形成されない限り、内部電源電圧ＩＶは基
準電圧Ｖｒｅｆ以上の電位を維持することになる。前記
内部回路の負荷が電流を引去るまでの時間が長ければ、
動作マージンの低下や信頼性の劣化という問題が生じ
る。
路では、内部電源電圧ＩＶを電源とする周辺回路やメモ
リセルアレイなどの内部回路以外に、電流を通過させる
経路が存在しないため、一旦、内部電源電圧ＩＶが基準
電圧Ｖｒｅｆ以上になると、たとえ充電用トランジスタ
であるＰチャンネルトランジスタ３Ｐがオフしても、前
記内部回路の負荷が接地端子に接続されて電流を引抜く
ようなパスが形成されない限り、内部電源電圧ＩＶは基
準電圧Ｖｒｅｆ以上の電位を維持することになる。前記
内部回路の負荷が電流を引去るまでの時間が長ければ、
動作マージンの低下や信頼性の劣化という問題が生じ
る。
【００１７】この発明は、上記のような問題点を解消す
るためになされたもので、内部電源電圧ＩＶが基準電圧
Ｖｒｅｆ以上になっても内部電源電圧線２から素早く電
流を引去ることができ、内部電源電圧ＩＶが長時間基準
電圧Ｖｒｅｆ以上の状態になることを防止することので
きる半導体記憶装置を提供することを目的とする。
るためになされたもので、内部電源電圧ＩＶが基準電圧
Ｖｒｅｆ以上になっても内部電源電圧線２から素早く電
流を引去ることができ、内部電源電圧ＩＶが長時間基準
電圧Ｖｒｅｆ以上の状態になることを防止することので
きる半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、外部電源電圧を降圧した内部電源電圧により
駆動されるメモリ回路を含む半導体記憶装置であって、
外部電源電圧を供給する外部電源電圧線と内部電源電圧
を供給する内部電源電圧線との間をオン／オフする第１
のスイッチング手段、前記内部電源電圧線と接地端子と
の間をオン／オフする第２のスイッチング手段、前記内
部電源電圧に対応して設定される第１の基準電圧を発生
する第１の基準電圧発生手段、前記第１の基準電圧より
も僅かに高い電位にされる第２の基準電圧を発生する第
１の基準電圧発生手段、前記内部電源電圧が前記発生さ
れた第１の基準電圧よりも高くなると前記第１のスイッ
チング手段をオフ状態にする第１の制御手段、および内
部電源電圧が前記発生された第２の基準電圧よりも高く
なると前記第２のスイッチング手段をオン状態にする第
２の制御手段を含むことを特徴とする。
憶装置は、外部電源電圧を降圧した内部電源電圧により
駆動されるメモリ回路を含む半導体記憶装置であって、
外部電源電圧を供給する外部電源電圧線と内部電源電圧
を供給する内部電源電圧線との間をオン／オフする第１
のスイッチング手段、前記内部電源電圧線と接地端子と
の間をオン／オフする第２のスイッチング手段、前記内
部電源電圧に対応して設定される第１の基準電圧を発生
する第１の基準電圧発生手段、前記第１の基準電圧より
も僅かに高い電位にされる第２の基準電圧を発生する第
１の基準電圧発生手段、前記内部電源電圧が前記発生さ
れた第１の基準電圧よりも高くなると前記第１のスイッ
チング手段をオフ状態にする第１の制御手段、および内
部電源電圧が前記発生された第２の基準電圧よりも高く
なると前記第２のスイッチング手段をオン状態にする第
２の制御手段を含むことを特徴とする。
【００１９】
【作用】この発明に係る半導体記憶装置では、第１の制
御手段が内部電源電圧と第１の基準電圧との比較に基づ
いて、第１のスイッチング手段をオン／オフ制御する。
それにより、内部電源電圧線を一定電位に保つように充
電する。
御手段が内部電源電圧と第１の基準電圧との比較に基づ
いて、第１のスイッチング手段をオン／オフ制御する。
それにより、内部電源電圧線を一定電位に保つように充
電する。
【００２０】そして、前記第１のスイッチング手段のオ
ン／オフ制御において、内部電源電圧が第２の基準電圧
よりも高くなった場合には、第２の制御手段が第２のス
イッチング手段をオン状態にする。それにより、内部電
源電圧線と接地端子とが接続されて内部電源電圧線から
電流を放電することができる。このような充放電動作を
行なわせることができるので、内部電源電圧線の電位が
設定した電位よりも高くなった場合には、設定した内部
電源電圧を急速に降下させることができる。
ン／オフ制御において、内部電源電圧が第２の基準電圧
よりも高くなった場合には、第２の制御手段が第２のス
イッチング手段をオン状態にする。それにより、内部電
源電圧線と接地端子とが接続されて内部電源電圧線から
電流を放電することができる。このような充放電動作を
行なわせることができるので、内部電源電圧線の電位が
設定した電位よりも高くなった場合には、設定した内部
電源電圧を急速に降下させることができる。
【００２１】
【実施例】図１は、この発明に係る半導体記憶装置の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【００２２】図１に示す半導体記憶装置が図８に示した
半導体記憶装置と異なるところは、Ｖｓｓ端子へのパス
を持っていない電源電圧降圧回路５０に代えて、Ｖｓｓ
端子へのパスを持っている電源電圧降圧回路１００が設
けられていることである。この電源電圧降圧回路１００
は、ドライバ回路３、第１の増幅回路４、第１の基準電
圧発生回路５、放電回路６、第２の差動増幅回路７およ
び第２の基準電圧発生回路８を含む。
半導体記憶装置と異なるところは、Ｖｓｓ端子へのパス
を持っていない電源電圧降圧回路５０に代えて、Ｖｓｓ
端子へのパスを持っている電源電圧降圧回路１００が設
けられていることである。この電源電圧降圧回路１００
は、ドライバ回路３、第１の増幅回路４、第１の基準電
圧発生回路５、放電回路６、第２の差動増幅回路７およ
び第２の基準電圧発生回路８を含む。
【００２３】ドライバ回路３、第１の増幅回路４、およ
び第１の基準電圧発生回路５は、図８に示したドライバ
回路、差動増幅回路および基準電圧発生回路と同様な構
成であり、同様の動作をする。
び第１の基準電圧発生回路５は、図８に示したドライバ
回路、差動増幅回路および基準電圧発生回路と同様な構
成であり、同様の動作をする。
【００２４】第２の基準電圧発生回路８は、第１の基準
電圧発生回路５により発生される基準電圧Ｖｒｅｆ１と
同じ電位もしくは僅かに高い基準電圧Ｖｒｅｆ２を発生
する。第２の差動増幅回路７は、第１の差動増幅回路４
と同じ構成であり、入力される基準電圧のレベルが異な
るのみである。
電圧発生回路５により発生される基準電圧Ｖｒｅｆ１と
同じ電位もしくは僅かに高い基準電圧Ｖｒｅｆ２を発生
する。第２の差動増幅回路７は、第１の差動増幅回路４
と同じ構成であり、入力される基準電圧のレベルが異な
るのみである。
【００２５】放電回路６は内部電源電圧線２とＶｓｓ端
子との間に接続され、第２の差動増幅回路７の出力に応
答してオン／オフする。この放電回路６がオンした場合
には、内部電源電圧線２とＶｓｓ端子とが接続されて内
部電源電圧線２に充電されていた電流が放電される。そ
れにより、内部電源電圧ＩＶは急速に基準電圧Ｖｒｅｆ
１ないしＶｒｅｆ２の電位になる。
子との間に接続され、第２の差動増幅回路７の出力に応
答してオン／オフする。この放電回路６がオンした場合
には、内部電源電圧線２とＶｓｓ端子とが接続されて内
部電源電圧線２に充電されていた電流が放電される。そ
れにより、内部電源電圧ＩＶは急速に基準電圧Ｖｒｅｆ
１ないしＶｒｅｆ２の電位になる。
【００２６】図２は、図１に示したドライバ回路３、第
１の増幅回路４、放電回路６、および第２の増幅回路７
の詳細を示す回路図である。図２を参照して、表示の簡
単化のために第１および第２の差動増幅回路については
オペアンプの記号で示し、その詳細を図３に示す。
１の増幅回路４、放電回路６、および第２の増幅回路７
の詳細を示す回路図である。図２を参照して、表示の簡
単化のために第１および第２の差動増幅回路については
オペアンプの記号で示し、その詳細を図３に示す。
【００２７】、図２において、放電回路６はＮチャンネ
ルトランジスタ６Ｎを備える。Ｎチャンネルトランジス
タ６Ｎは、そのドレイン（またはソース）が内部電源電
圧線２に接続され、そのソース（またはドレイン）が接
地端子に接続されてそのゲート電極が第２差動増幅回路
７の出力を受けるように接続される。
ルトランジスタ６Ｎを備える。Ｎチャンネルトランジス
タ６Ｎは、そのドレイン（またはソース）が内部電源電
圧線２に接続され、そのソース（またはドレイン）が接
地端子に接続されてそのゲート電極が第２差動増幅回路
７の出力を受けるように接続される。
【００２８】第１の差動増幅回路４は活性化信号ＡＣＴ
により活性化され基準電圧Ｖｒｅｆ１と内部電源電圧Ｉ
Ｖとを比較し、Ｖｒｅｆ１＞ＩＶの場合には、低レベル
の信号を出力し、Ｖｒｅｆ１＜ＩＶの場合には、高レベ
ルの信号を出力する。
により活性化され基準電圧Ｖｒｅｆ１と内部電源電圧Ｉ
Ｖとを比較し、Ｖｒｅｆ１＞ＩＶの場合には、低レベル
の信号を出力し、Ｖｒｅｆ１＜ＩＶの場合には、高レベ
ルの信号を出力する。
【００２９】第２の差動増幅回路７は、活性化信号ＡＣ
Ｔに応答して活性化し、基準電圧Ｖｒｅｆ２と内部電源
電圧ＩＶとを比較する。第２の差動増幅回路７はＶｒｅ
ｆ２＞ＩＶの場合には、低レベルの信号を出力し、Ｖｒ
ｅｆ２＜ＩＶの場合には、高レベルの信号を出力する。
Ｔに応答して活性化し、基準電圧Ｖｒｅｆ２と内部電源
電圧ＩＶとを比較する。第２の差動増幅回路７はＶｒｅ
ｆ２＞ＩＶの場合には、低レベルの信号を出力し、Ｖｒ
ｅｆ２＜ＩＶの場合には、高レベルの信号を出力する。
【００３０】Ｐチャンネルトランジスタ３Ｐは、第１の
差動増幅回路４からの低レベルの信号に応答してオン
し、内部電源電圧線２を充電し、第１の差動増幅回路４
からの高レベルの信号に応答してオフし、充電を停止す
る。
差動増幅回路４からの低レベルの信号に応答してオン
し、内部電源電圧線２を充電し、第１の差動増幅回路４
からの高レベルの信号に応答してオフし、充電を停止す
る。
【００３１】Ｎチャンネルトランジスタ６Ｎは、第２の
差動増幅回路７からの低レベルの信号に応答してオフ
し、高レベルの信号に応答してオンする。Ｎチャンネル
トランジスタ６Ｎがオンした場合には、内部電源電圧線
２と接地端子とが接続されて内部電源電圧線２の電流を
放電する。
差動増幅回路７からの低レベルの信号に応答してオフ
し、高レベルの信号に応答してオンする。Ｎチャンネル
トランジスタ６Ｎがオンした場合には、内部電源電圧線
２と接地端子とが接続されて内部電源電圧線２の電流を
放電する。
【００３２】次に動作について説明する。充電初期の段
階では、第１および第２の差動増幅回路４および７の出
力はともに低レベルであり、充電用トランジスタ３Ｐは
オンし、放電用トランジスタ６Ｎはオフ状態となってい
る。すなわち内部電源電圧線２のレベルは、第１の基準
電圧Ｖｒｅｆ１のレベルにまで充電されておらず、外部
電源電圧線１から供給される外部電源電圧Ｖｃｃを入力
とする充電用トランジスタ３Ｐが内部電源電圧線１を充
電している状態である。その後内部電源電圧線１の充電
が進み、内部電源電圧ＩＶが基準電圧Ｖｒｅｆ１のレベ
ル以上になると、第１の差動増幅回路４の出力が高レベ
ルとなり、充電用トランジスタ３ＰはＯＦＦする。それ
により、内部電源電圧線２への充電は停止される。
階では、第１および第２の差動増幅回路４および７の出
力はともに低レベルであり、充電用トランジスタ３Ｐは
オンし、放電用トランジスタ６Ｎはオフ状態となってい
る。すなわち内部電源電圧線２のレベルは、第１の基準
電圧Ｖｒｅｆ１のレベルにまで充電されておらず、外部
電源電圧線１から供給される外部電源電圧Ｖｃｃを入力
とする充電用トランジスタ３Ｐが内部電源電圧線１を充
電している状態である。その後内部電源電圧線１の充電
が進み、内部電源電圧ＩＶが基準電圧Ｖｒｅｆ１のレベ
ル以上になると、第１の差動増幅回路４の出力が高レベ
ルとなり、充電用トランジスタ３ＰはＯＦＦする。それ
により、内部電源電圧線２への充電は停止される。
【００３３】内部電源電圧線２が第１の基準電圧Ｖｒｅ
ｆよりも僅かに高くされ、第２の基準電圧Ｖｒｅｆ２を
越えると、第１の差動増幅回路７の出力は高レベルとな
り、Ｎチャンネルトランジスタ６Ｎはオンする。その結
果、内部電源電圧線２の充電電荷はＮチャンネルトラン
ジスタ６Ｎのドレイン−ソースを介して接地端子に流れ
る。
ｆよりも僅かに高くされ、第２の基準電圧Ｖｒｅｆ２を
越えると、第１の差動増幅回路７の出力は高レベルとな
り、Ｎチャンネルトランジスタ６Ｎはオンする。その結
果、内部電源電圧線２の充電電荷はＮチャンネルトラン
ジスタ６Ｎのドレイン−ソースを介して接地端子に流れ
る。
【００３４】また、前記充電の中止および放電の継続に
より、内部電源電圧ＩＶが基準電圧Ｖｒｅｆ１のレベル
以下になると、第１および第２の差動増幅回路４および
７の出力はともに低レベルとなり、充電用トランジスタ
３Ｐはオンし、放電用トランジスタ６ＮはＯＦＦする。
この結果再び充電用トランジスタ３Ｐのドレイン−ソー
スを介して内部電源電圧線２への充電が開始され、放電
用トランジスタ６Ｎによる内部電源電圧線２の放電は中
止される。
より、内部電源電圧ＩＶが基準電圧Ｖｒｅｆ１のレベル
以下になると、第１および第２の差動増幅回路４および
７の出力はともに低レベルとなり、充電用トランジスタ
３Ｐはオンし、放電用トランジスタ６ＮはＯＦＦする。
この結果再び充電用トランジスタ３Ｐのドレイン−ソー
スを介して内部電源電圧線２への充電が開始され、放電
用トランジスタ６Ｎによる内部電源電圧線２の放電は中
止される。
【００３５】以上の一連の動作を繰返すことにより、内
部電源電圧ＩＶを常に迅速に設定値に維持するように制
御することができる。
部電源電圧ＩＶを常に迅速に設定値に維持するように制
御することができる。
【００３６】図１ないし図３に示した電源電圧降圧回路
により得られる電圧特性を図４に示す。なお、図４にお
いて実線の波形は内部電源電圧を示し、破線は外部電源
電圧を示す。
により得られる電圧特性を図４に示す。なお、図４にお
いて実線の波形は内部電源電圧を示し、破線は外部電源
電圧を示す。
【００３７】図５は、この発明の第２の実施例を示す回
路図である。図５に示す回路と図３に示す回路とが異な
るところは、Ｎチャンネルトランジスタ４３のゲート電
極にレベルシフタ回路４６が設けられ、基準電圧Ｖｒｅ
ｆのレベルが降下されていることである。レベルシフタ
回路４６はたとえば基準電圧が２．５Ｖとすると、内部
電源電圧ＩＶ（約４Ｖ）を２．５Ｖ程度に降圧する。こ
のようにすることによりカレントミラー回路で構成され
る差動増幅回路４および７の感度を上げることができ
る。
路図である。図５に示す回路と図３に示す回路とが異な
るところは、Ｎチャンネルトランジスタ４３のゲート電
極にレベルシフタ回路４６が設けられ、基準電圧Ｖｒｅ
ｆのレベルが降下されていることである。レベルシフタ
回路４６はたとえば基準電圧が２．５Ｖとすると、内部
電源電圧ＩＶ（約４Ｖ）を２．５Ｖ程度に降圧する。こ
のようにすることによりカレントミラー回路で構成され
る差動増幅回路４および７の感度を上げることができ
る。
【００３８】図６はこの発明の第３の実施例を示すブロ
ック図である。図６に示す半導体記憶装置は、アクティ
ブ用の電源電圧降圧回路１００と、スタンバイ用の電源
電圧降圧回路１０１とを備える。アクティブ用の電源電
圧降圧回路１００は図１に示した電源電圧降圧回路と同
様な構成でありかつ同様な動作を行なう。スタンバイ用
の電源電圧降圧回路１０１は、アクティブ用の電源電圧
降圧回路１００と並列に設けられ、メモリセルアレイ１
０に含まれるメモリセルに記憶されたデータを保持する
ため等に用いられる。したがって、スタンバイ用の電源
電圧降圧回路１０１はアクティブ用の電源電圧降圧回路
１００よりも電流供給量が小さくされている点でのみ異
なる。アクティブ用の電源電圧降圧回路１００およびス
タンバイ用の電源電圧降圧回路１０１は、ともに図７に
示す第１および第２の差動増幅回路４および７を備えて
いる。アクティブ用の電源電圧降圧回路１００は、活性
化信号ＡＣＴにより活性化され、スタンバイ用の電源電
圧降圧回路は活性化信号／ＡＣＴにより活性化される。
つまり一方の電源電圧降圧回路を活性化した場合には、
他方の電源電圧降圧回路が非活性状態にされる。
ック図である。図６に示す半導体記憶装置は、アクティ
ブ用の電源電圧降圧回路１００と、スタンバイ用の電源
電圧降圧回路１０１とを備える。アクティブ用の電源電
圧降圧回路１００は図１に示した電源電圧降圧回路と同
様な構成でありかつ同様な動作を行なう。スタンバイ用
の電源電圧降圧回路１０１は、アクティブ用の電源電圧
降圧回路１００と並列に設けられ、メモリセルアレイ１
０に含まれるメモリセルに記憶されたデータを保持する
ため等に用いられる。したがって、スタンバイ用の電源
電圧降圧回路１０１はアクティブ用の電源電圧降圧回路
１００よりも電流供給量が小さくされている点でのみ異
なる。アクティブ用の電源電圧降圧回路１００およびス
タンバイ用の電源電圧降圧回路１０１は、ともに図７に
示す第１および第２の差動増幅回路４および７を備えて
いる。アクティブ用の電源電圧降圧回路１００は、活性
化信号ＡＣＴにより活性化され、スタンバイ用の電源電
圧降圧回路は活性化信号／ＡＣＴにより活性化される。
つまり一方の電源電圧降圧回路を活性化した場合には、
他方の電源電圧降圧回路が非活性状態にされる。
【００３９】それにより、それぞれの電源電圧降圧回路
に対して接地端子へのパスを設けることができ、内部電
源電圧が高くなった場合に迅速に基準電圧まで降下させ
ることができる。
に対して接地端子へのパスを設けることができ、内部電
源電圧が高くなった場合に迅速に基準電圧まで降下させ
ることができる。
【００４０】
【発明の効果】以上のようにこの発明によれば、電源電
圧降圧回路により周辺回路およびメモリアレイなどの内
部回路に入力される内部電源電圧が設定値よりも高くな
っても、常に、設定値に迅速に戻すことができるので、
内部電源電圧の安定性が増し、動作マージンおよび信頼
性が向上するという効果が得られる。
圧降圧回路により周辺回路およびメモリアレイなどの内
部回路に入力される内部電源電圧が設定値よりも高くな
っても、常に、設定値に迅速に戻すことができるので、
内部電源電圧の安定性が増し、動作マージンおよび信頼
性が向上するという効果が得られる。
【図１】この発明に係る半導体記憶装置の一実施例を示
すブロック図である。
すブロック図である。
【図２】図１に示した電源電圧降圧回路１００の詳細を
示す回路図である。
示す回路図である。
【図３】図１に示した第１および第２の差動増幅回路の
詳細を示す回路図である。
詳細を示す回路図である。
【図４】図１に示した電源電圧降圧回路の動作特性を示
す波形図である。
す波形図である。
【図５】この発明の第２の実施例を示す回路図である。
【図６】この発明の第３の実施例を示す回路図である。
【図７】図６に示す電源電圧降圧回路の第１および第２
の差動増幅回路の回路図である。
の差動増幅回路の回路図である。
【図８】従来の電源電圧降圧回路を備えた半導体記憶装
置のブロック図である。
置のブロック図である。
【図９】図８に示した内部降圧回路の詳細を示す回路図
である。
である。
１ 外部電源電圧線 ２ 内部電源電圧線 ３ ドライバ回路 ３Ｐ Ｐチャンネルトランジスタ ４ 第１の差動増幅回路 ５ 第１の基準電圧発生回路 ６ 放電回路 ６Ｎ Ｎチャンネルトランジスタ ７ 第２の差動増幅回路 ８ 第２の基準電圧発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｗ 7352−4Ｍ Ｈ 7352−4Ｍ
Claims (2)
- 【請求項１】 外部電源電圧を降圧した内部電源電圧に
より駆動されるメモリ回路を含む半導体記憶装置であっ
て、 外部電源電圧を供給する外部電源電圧線と内部電源電圧
を供給する内部電源電圧線との間をオン／オフする第１
のスイッチング手段、 前記内部電源電圧線と接地端子との間をオン／オフする
第２のスイッチング手段、 前記内部電源電圧に対応して設定される第１の基準電圧
を発生する第１の基準電圧発生手段、 前記第１の基準電圧よりも僅かに高い電位にされる第２
の基準電圧を発生する第１の基準電圧発生手段、 前記内部電源電圧が前記発生された第１の基準電圧より
も高くなると前記第１のスイッチング手段をオフ状態に
する第１の制御手段、および内部電源電圧が前記発生さ
れた第２の基準電圧よりも高くなると前記第２のスイッ
チング手段をオン状態にする第２の制御手段を含むこと
を特徴とする半導体記憶装置。 - 【請求項２】 外部電源電圧を降圧した内部電源電圧に
より駆動されるメモリ回路を含む半導体記憶装置であっ
て、 外部電源電圧を供給する外部電源電圧線と内部電源電圧
を供給する内部電源電圧線との間をオン／オフする第１
のスイッチング手段、 前記内部電源電圧線と接地端子との間をオン／オフする
第２のスイッチング手段、 前記内部電源電圧のレベルをシフトダウンするレベルシ
フト手段、 前記シフトダウンされた内部電源電圧に対応して設定さ
れる第１の基準電圧を発生する第１の基準電圧発生手
段、 前記第１の基準電圧よりも僅かに高い電位にされる第２
の基準電圧を発生する第２の基準電圧発生手段、 前記シフトダウンされた内部電源電圧が前記発生された
第１の基準電圧よりも高くなると前記第１のスイッチン
グ手段をオフ状態にする第１の制御手段と、 前記シフトダウンされた内部電源電圧が前記発生された
第２の基準電圧よりも高くなると、前記第２のスイッチ
ング手段をオンする第２の制御手段を含むことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175245A JP2912498B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175245A JP2912498B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621377A true JPH0621377A (ja) | 1994-01-28 |
| JP2912498B2 JP2912498B2 (ja) | 1999-06-28 |
Family
ID=15992802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175245A Expired - Fee Related JP2912498B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912498B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383261B1 (ko) * | 2001-03-12 | 2003-05-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 입력신호 버퍼방법 |
| KR100442495B1 (ko) * | 1996-09-05 | 2004-11-26 | 주식회사 하이닉스반도체 | 내부강압회로 |
| US6859403B2 (en) | 1993-10-14 | 2005-02-22 | Renesas Technology Corp. | Semiconductor memory device capable of overcoming refresh disturb |
| JP2006127727A (ja) * | 2004-10-29 | 2006-05-18 | Hynix Semiconductor Inc | 半導体記憶素子の内部電圧発生器及び内部電圧の精密制御方法 |
| JP2006203248A (ja) * | 1994-08-04 | 2006-08-03 | Renesas Technology Corp | 半導体装置 |
| KR100539496B1 (ko) * | 1996-02-01 | 2006-10-19 | 텍사스 인스트루먼츠 인코포레이티드 | 전원전압의큰변화에대해유연성을갖는메모리레귤레이터제어방법 |
| JP2014049144A (ja) * | 2012-08-29 | 2014-03-17 | Toshiba Corp | 半導体記憶装置 |
-
1992
- 1992-07-02 JP JP4175245A patent/JP2912498B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6859403B2 (en) | 1993-10-14 | 2005-02-22 | Renesas Technology Corp. | Semiconductor memory device capable of overcoming refresh disturb |
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| KR100539496B1 (ko) * | 1996-02-01 | 2006-10-19 | 텍사스 인스트루먼츠 인코포레이티드 | 전원전압의큰변화에대해유연성을갖는메모리레귤레이터제어방법 |
| KR100442495B1 (ko) * | 1996-09-05 | 2004-11-26 | 주식회사 하이닉스반도체 | 내부강압회로 |
| KR100383261B1 (ko) * | 2001-03-12 | 2003-05-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 입력신호 버퍼방법 |
| JP2006127727A (ja) * | 2004-10-29 | 2006-05-18 | Hynix Semiconductor Inc | 半導体記憶素子の内部電圧発生器及び内部電圧の精密制御方法 |
| JP4578287B2 (ja) * | 2004-10-29 | 2010-11-10 | 株式会社ハイニックスセミコンダクター | 半導体記憶素子の内部電圧発生器及び内部電圧の精密制御方法 |
| JP2014049144A (ja) * | 2012-08-29 | 2014-03-17 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2912498B2 (ja) | 1999-06-28 |
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Legal Events
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