JPH06209022A - Semiconductor jig and semiconductor device - Google Patents
Semiconductor jig and semiconductor deviceInfo
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は半導体用治具及び半導
体装置に関し、特に半導体チップを治具に装着する際
に、チップの反りを低減でき、かつチップと治具とを接
続するワイヤのインダクタンスを低減できる半導体用治
具及び半導体装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor jig and a semiconductor device, and more particularly, when a semiconductor chip is mounted on the jig, the warp of the chip can be reduced and the inductance of a wire connecting the chip and the jig can be reduced. The present invention relates to a semiconductor jig and a semiconductor device capable of reducing the power consumption.
【0002】[0002]
【従来の技術】図4は、半導体チップを治具のダイパッ
ド部と呼ばれるチップ装着領域にダイボンドした状態の
従来の治具の断面図である。図において、3は例えば本
体にセラミック等の絶縁部材が用いられ、その表面に金
属(図示せず)がメタライズされた半導体用治具本体で
あり、その内側底面はダイボンドが行われるダイパッド
部3aとなっている。このダイパッド部3aの表面には
共晶合金半田11を介して、極薄GaAs基板5の裏面
に金メッキ層4を形成された半導体チップ6が固着され
ている。また、15はダイボンド時の半導体チップ6の
反り量である。2. Description of the Related Art FIG. 4 is a sectional view of a conventional jig in which a semiconductor chip is die-bonded to a chip mounting area called a die pad portion of the jig. In the figure, reference numeral 3 denotes a semiconductor jig main body in which an insulating member such as ceramic is used for the main body, and a metal (not shown) is metallized on the surface, and the inner bottom surface thereof is a die pad portion 3a for die bonding. Has become. A semiconductor chip 6 having a gold plating layer 4 formed on the back surface of an ultrathin GaAs substrate 5 is fixed to the front surface of the die pad portion 3a via a eutectic alloy solder 11. Further, 15 is a warp amount of the semiconductor chip 6 at the time of die bonding.
【0003】また図3は半導体チップを治具の実装部分
に実装する際に、半導体チップを支承するために用いら
れるコレットと呼ばれる吸着治具の先端部の斜視図であ
り、図5は半導体チップを半導体用治具に装着するとき
に、コレットで反りが生じないように押さえている様子
を示す図である。これらの図において、20はコレット
本体を示し、支持棒20aの先端に吸着ヘッド20bを
有する構造となっている。この吸着ヘッド20bはその
底面がその周辺部を残し彫り込んだ構造となっており、
この彫り込み部分が半導体チップ6を吸着するための吸
着部22となっている。この吸着部22は吸着すべきチ
ップ形状にあわせて形成されている。また、吸着部22
の中央部分にはこの吸着部20b及び支持棒20aを貫
通して形成したバキュームホール21が開口している。FIG. 3 is a perspective view of the tip of a suction jig called a collet, which is used to support the semiconductor chip when the semiconductor chip is mounted on the mounting portion of the jig, and FIG. 5 is a semiconductor chip. FIG. 9 is a diagram showing a state in which the collet is pressed so as not to warp when it is mounted on a semiconductor jig. In these drawings, reference numeral 20 denotes a collet body, which has a structure having a suction head 20b at the tip of a support rod 20a. This suction head 20b has a structure in which the bottom surface is engraved, leaving the peripheral portion thereof,
This engraved portion serves as a suction portion 22 for sucking the semiconductor chip 6. The suction portion 22 is formed according to the shape of the chip to be sucked. Also, the suction unit 22
A vacuum hole 21 formed by penetrating the suction portion 20b and the support rod 20a is opened in the central portion of the.
【0004】また図6は半導体用治具に半導体チップを
装着した半導体装置を示す斜視図である。図において、
2は蒸着,メッキ等の方法により形成された入出力用線
路で、例えばAu等の導電性金属で形成する。7,8は
半導体装置の入出力部、10は入出力部7,8に形成さ
れた入出力用線路2と半導体チップ6のGaAs基板5
に形成された入出力用線路12とを接続するワイヤであ
る。また図6に示すように半導体チップ6は、GaAs
基板5と、このGaAs基板5の裏面に形成されたこの
GaAs基板5より広いメッキ層4から構成されてい
る。FIG. 6 is a perspective view showing a semiconductor device in which a semiconductor chip is mounted on a semiconductor jig. In the figure,
Reference numeral 2 is an input / output line formed by a method such as vapor deposition or plating, and is formed of a conductive metal such as Au. Reference numerals 7 and 8 denote input / output portions of the semiconductor device, and 10 denotes input / output lines 2 formed in the input / output portions 7 and 8 and a GaAs substrate 5 of the semiconductor chip 6.
Which is a wire for connecting to the input / output line 12 formed in. Further, as shown in FIG. 6, the semiconductor chip 6 is made of GaAs.
It is composed of a substrate 5 and a plating layer 4 formed on the back surface of the GaAs substrate 5 and wider than the GaAs substrate 5.
【0005】次に動作について説明する。コレット20
は半導体チップ6のキャリアあるいはパッケージ等への
実装時に半導体チップ6を吸着部22内に位置させ、こ
の状態でバキュームホール21を介して真空吸着し、半
導体チップ6を一チップずつ搬送する。しかし、図4に
示すように、例えば厚み約30μm程度の極薄GaAs
基板5に金メッキ層4を形成した構造の半導体チップ6
を、ダイパッド部3aにAuSu半田材11などにより
ダイボンドする場合には、通常GaAs基板5と金メッ
キ層4とに熱膨張率の差があるために、ダイボンド時の
ダイパッド部3aの加熱によりチップ反り量15が生ず
る。そこで、従来例では図5に示すように、半導体チッ
プ6をコレット20を用いてダイパッド部3aに移載し
た後、戻り防止のためにコレット20によりGaAs基
板5を押圧した状態で冷却することにより、チップ6の
反りを抑圧するようにしていた。Next, the operation will be described. Collet 20
When the semiconductor chip 6 is mounted on a carrier, a package, or the like, the semiconductor chip 6 is positioned in the suction portion 22, and in this state, the semiconductor chip 6 is vacuum-sucked through the vacuum hole 21 and the semiconductor chips 6 are conveyed one by one. However, as shown in FIG. 4, for example, ultra-thin GaAs with a thickness of about 30 μm is used.
Semiconductor chip 6 having a structure in which the gold plating layer 4 is formed on the substrate 5.
When die-bonding to the die pad portion 3a with the AuSu solder material 11 or the like, since the difference in thermal expansion coefficient between the GaAs substrate 5 and the gold plating layer 4 is normal, the amount of chip warp caused by heating the die pad portion 3a during die bonding. 15 will occur. Therefore, in the conventional example, as shown in FIG. 5, after the semiconductor chip 6 is transferred to the die pad portion 3a by using the collet 20, the GaAs substrate 5 is cooled while being pressed by the collet 20 to prevent the return. , The warp of the chip 6 was suppressed.
【0006】[0006]
【発明が解決しようとする課題】従来の半導体装置のコ
レット及び半導体用治具は以上のように構成されている
ので、治具やパッケージなどに同種の半導体チップを複
数個並べて接着する場合、ダイパッド全体が加熱される
ため、先に半田付けした半導体チップが後のチップのダ
イボンド時に反り、ダイボンド不良が生じるという問題
点があった。Since the collet and the semiconductor jig of the conventional semiconductor device are configured as described above, when a plurality of semiconductor chips of the same kind are arranged and bonded to the jig or the package, the die pad is used. Since the whole is heated, there is a problem that the semiconductor chip soldered first warps at the time of die bonding of the subsequent chip, resulting in a die bonding failure.
【0007】また、チップ上の入出力用線路と治具の入
出力用線路とをワイヤにより接続する場合、露出したメ
ッキ層の分だけワイヤが長くなり、ワイヤのインダクタ
ンスの影響が無視できないという問題があった。Further, when the input / output line on the chip and the input / output line of the jig are connected by a wire, the length of the wire is increased by the exposed plating layer, and the effect of the inductance of the wire cannot be ignored. was there.
【0008】この発明は上記のような問題点を解消する
ためになされたもので、チップを治具やパッケージに装
着する際のチップの反りを防ぐことのできる半導体用治
具を得ることを目的としており、またこれを用いてな
り、接続ワイヤのインダクタンスを低減できる半導体装
置を得ることを目的とする。The present invention has been made to solve the above problems, and an object thereof is to obtain a semiconductor jig capable of preventing the warp of the chip when the chip is mounted on the jig or the package. It is also intended to obtain a semiconductor device which can reduce the inductance of the connecting wire.
【0009】[0009]
【課題を解決するための手段】この発明に係る半導体用
治具は、この半導体用治具の本体上部にオーバーハング
部を設け、半導体チップの基板から露出したメッキ層
を、このオーバーハング部により覆い、半導体チップを
半導体用治具に固定するようにしたものである。A semiconductor jig according to the present invention is provided with an overhang portion on an upper portion of a main body of the semiconductor jig, and a plating layer exposed from a substrate of a semiconductor chip is provided by the overhang portion. The cover is used to fix the semiconductor chip to the semiconductor jig.
【0010】またこの発明に係る半導体装置は、上面の
両側に入出力用線路が形成された基板を有し、裏面にメ
ッキ層が形成され、このメッキ層の両端部が基板から露
出した構造の半導体チップと、上面に入出力用線路が形
成され、オーバーハング形状の突出部を有する治具本体
上部を有し、半導体チップを装着するための半導体用治
具とを設け、半導体チップの基板から露出したメッキ層
両端部を治具本体上部の突出部により覆って、この突出
部とメッキ層両端部とを接着して半導体用治具の入出力
用線路と半導体チップの入出力用線路とをワイヤにより
接続するようにしたものである。Also, the semiconductor device according to the present invention has a substrate having input / output lines formed on both sides of the upper surface, a plating layer is formed on the back surface, and both ends of the plating layer are exposed from the substrate. A semiconductor chip and an upper and lower jig main body having an input / output line formed on the upper surface and an overhang-shaped protrusion are provided, and a semiconductor jig for mounting the semiconductor chip is provided. Both ends of the exposed plating layer are covered with protrusions on the upper part of the jig body, and the protrusions and both ends of the plating layer are adhered to each other to connect the input / output line of the semiconductor jig and the input / output line of the semiconductor chip. The connection is made by a wire.
【0011】[0011]
【作用】この発明においては、半導体用治具の本体上部
にオーバーハング形状の突出部を設け、オーバーハング
部分と半導体チップのメッキ層とを樹脂ボンド等で接着
して半導体チップを半導体用治具に固着するようにした
から、ダイボンド時にチップの反りをオーバーハング部
分により抑えることができ、半導体チップの反りを防ぐ
ことができる。According to the present invention, the overhang-shaped protruding portion is provided on the upper portion of the main body of the semiconductor jig, and the overhang portion and the plating layer of the semiconductor chip are adhered to each other by resin bonding or the like to attach the semiconductor chip to the semiconductor jig. Since it is fixed to the semiconductor chip, the warp of the chip during die bonding can be suppressed by the overhang portion, and the warp of the semiconductor chip can be prevented.
【0012】またこの発明においては、裏面にメッキ層
が形成され、このメッキ層の両端部が基板から露出した
半導体チップを、半導体用治具に装着し、治具本体上部
のオーバーハング部分と基板から露出したメッキ層両端
部とを樹脂ボンド等で接着し、治具本体上部の上面に形
成された入出力用線路と半導体チップの入出力用線路と
をワイヤにより接続するようにしたから、接続ワイヤの
長さを短縮することができ、そのインダクタンスを低減
することができる。Further, according to the present invention, a semiconductor chip having a plating layer formed on the back surface and both ends of the plating layer exposed from the substrate is mounted on a semiconductor jig, and the overhanging portion on the upper part of the jig body and the substrate are mounted. Since both ends of the plating layer exposed from above are bonded with resin bonds, etc., the input / output line formed on the upper surface of the upper part of the jig body and the input / output line of the semiconductor chip are connected by wires. The length of the wire can be shortened and its inductance can be reduced.
【0013】[0013]
【実施例】以下、この発明の実施例を図を用いて説明す
る。 実施例1.図1はこの発明の第1の実施例による半導体
用治具のオーバーハング部分を示す斜視図であり、図2
は半導体用治具に半導体基板を装着した半導体装置を示
す斜視図である。これらの図において、図6と同一符号
は同一又は相当部分を示し、1は半導体用治具の本体上
部で、1aはこの治具本体上部1に形成されたオーバー
ハング部で、例えばセラミック等で形成され、その上面
には、蒸着,メッキ等の方法により入出力用線路2が形
成されている。この線路2は、例えばAu等の導電性金
属で形成する。また9はオーバーハング部1aと半導体
基板6のGaAs基板5から露出した金メッキ層4とを
接着する樹脂ボンドである。Embodiments of the present invention will be described below with reference to the drawings. Example 1. 1 is a perspective view showing an overhang portion of a semiconductor jig according to a first embodiment of the present invention.
FIG. 3 is a perspective view showing a semiconductor device in which a semiconductor substrate is mounted on a semiconductor jig. In these figures, the same reference numerals as those in FIG. 6 denote the same or corresponding parts, 1 is an upper part of the main body of the semiconductor jig, and 1a is an overhang portion formed on the upper part 1 of the jig main body. The input / output line 2 is formed on the upper surface thereof by a method such as vapor deposition and plating. The line 2 is made of a conductive metal such as Au. Reference numeral 9 is a resin bond for bonding the overhang portion 1a and the gold plating layer 4 exposed from the GaAs substrate 5 of the semiconductor substrate 6.
【0014】次に、装着方法について説明する。まず、
半導体基板6を治具本体3のダイパッド部3aに共晶合
金半田11を用いて固着する。次に治具本体3上に装着
された半導体基板6の両側から、治具本体上部1のオー
バーハング部1aにより半導体基板6の露出した金メッ
キ層4を覆って、オーバーハング部1aと半導体基板6
の金メッキ層4とを樹脂ボンド9により接着するととも
に、治具本体上部1を接着剤により治具本体3に固着す
る。次に治具本体上部1の入出力用線路2とGaAs基
板5の入出力用線路12とをワイヤ10により接続す
る。Next, the mounting method will be described. First,
The semiconductor substrate 6 is fixed to the die pad portion 3a of the jig body 3 using the eutectic alloy solder 11. Next, the exposed gold plating layer 4 of the semiconductor substrate 6 is covered with the overhang portions 1a of the jig body upper portion 1 from both sides of the semiconductor substrate 6 mounted on the jig body 3, and the overhang portion 1a and the semiconductor substrate 6 are covered.
The gold plating layer 4 is adhered to the jig body 3 by a resin bond 9, and the jig body upper portion 1 is fixed to the jig body 3 with an adhesive. Next, the input / output line 2 on the upper part 1 of the jig main body and the input / output line 12 on the GaAs substrate 5 are connected by the wire 10.
【0015】このように本実施例では、半導体用治具の
本体上部にオーバーハング部分を設け、オーバーハング
部分と半導体チップの金メッキ層とを樹脂ボンド等で接
着し、この本体上部を半導体用治具に固着するようにし
たから、従来問題となっていたGaAs基板と金メッキ
層の熱膨張率の差による半導体チップの反りは本体上部
のオーバーハング部分によって抑えられ、ダイボンド時
のチップの反りを防ぐことができる。また、このオーバ
ーハング部分により半導体チップのGaAs基板から露
出した金メッキ層を覆うことにより、半導体用治具の本
体上部の入出力用線路と半導体チップの基板の入出力用
線路とが近接し、近接した半導体用治具の線路と半導体
チップの線路とをワイヤにより接続するようにしたか
ら、接続ワイヤの長さが短縮され、そのインダクタンス
を低減できる。As described above, in this embodiment, the overhanging portion is provided on the upper portion of the main body of the semiconductor jig, and the overhanging portion and the gold plating layer of the semiconductor chip are bonded by resin bond or the like. Since it is fixed to the tool, the warp of the semiconductor chip due to the difference in thermal expansion coefficient between the GaAs substrate and the gold plating layer, which has been a problem in the past, is suppressed by the overhang part on the top of the main body, preventing the chip from warping during die bonding. be able to. Further, by covering the gold plating layer exposed from the GaAs substrate of the semiconductor chip with this overhang portion, the input / output line on the upper part of the main body of the semiconductor jig and the input / output line of the substrate of the semiconductor chip are in close proximity to each other. Since the line of the semiconductor jig and the line of the semiconductor chip are connected by the wire, the length of the connecting wire can be shortened and the inductance thereof can be reduced.
【0016】実施例2.図7はこの発明の第2の実施例
による半導体用治具のオーバーハング部分を示す斜視図
であり、図8は半導体用治具に半導体基板を装着した半
導体装置を示す斜視図である。これらの図において、図
6と同一符号は同一又は相当部分を示し、1bは治具本
体上部1の下部にストライプ状に形成された台形状凸部
であり、3bは治具本体3の上面に上記台形状凸部1b
と嵌合させるために形成されたストライプ状の台形状の
凹状溝部である。Example 2. 7 is a perspective view showing an overhang portion of a semiconductor jig according to a second embodiment of the present invention, and FIG. 8 is a perspective view showing a semiconductor device in which a semiconductor substrate is mounted on the semiconductor jig. In these figures, the same reference numerals as those in FIG. 6 indicate the same or corresponding portions, 1b is a trapezoidal convex portion formed in a stripe shape in the lower portion of the jig body upper portion 1, and 3b is an upper surface of the jig body 3. The trapezoidal convex portion 1b
It is a trapezoidal concave groove formed in a stripe shape for fitting with.
【0017】本実施例2では、治具本体3の凹状溝部3
bに治具本体上部1の台形状凸部1bに嵌めることによ
り、治具本体上部1を治具本体3に固定して治具本体上
部1のオーバーハング部1aにより半導体チップ6の露
出したメッキ層4を覆うようにしたから、上記実施例1
同様、ダイボンド時のチップの反りを防ぐことができる
とともに、インダクタンスを低減できる。In the second embodiment, the concave groove portion 3 of the jig body 3 is used.
By fitting the trapezoidal convex portion 1b of the jig main body upper portion 1b to the jig main body upper portion 1, the jig main body upper portion 1 is fixed to the jig main body 3, and the semiconductor chip 6 is exposed by the overhang portion 1a of the jig main body upper portion 1. Since the layer 4 is covered,
Similarly, it is possible to prevent chip warpage during die bonding and reduce inductance.
【0018】[0018]
【発明の効果】以上のように本発明に係る半導体用治具
によれば、半導体用治具の本体上部にオーバーハング形
状の突出部を設け、オーバーハング形状突出部と半導体
チップの基板から露出したメッキ層両端部とを樹脂ボン
ド等で接着し、この本体上部を半導体用治具に固着する
ようにしたので、ダイボンド時にこの突出部によりチッ
プの反りを防ぐことができる効果がある。As described above, according to the semiconductor jig of the present invention, the overhang-shaped protrusion is provided on the upper portion of the main body of the semiconductor jig, and the overhang-shaped protrusion is exposed from the substrate of the semiconductor chip. Since both ends of the plated layer are adhered to each other by resin bonding or the like and the upper portion of the main body is fixed to the semiconductor jig, there is an effect that the projection can prevent warpage of the chip during die bonding.
【0019】また本発明に係る半導体装置によれば、オ
ーバーハング形状突出部を有する治具本体上部の上面に
形成された入出力用線路と半導体チップの基板に形成さ
れた入出力用線路とが近接し、近接した半導体用治具の
上記線路と半導体チップの上記線路とをワイヤにより接
続するようにしたので、接続ワイヤの長さを短縮するこ
とができ、そのインダクタンスを低減できる効果があ
る。Further, according to the semiconductor device of the present invention, the input / output line formed on the upper surface of the upper portion of the jig body having the overhang-shaped protrusion and the input / output line formed on the substrate of the semiconductor chip are provided. Since the line of the semiconductor jig and the line of the semiconductor chip which are close to each other and the line of the semiconductor chip are connected to each other by the wire, the length of the connecting wire can be shortened, and the inductance thereof can be reduced.
【図1】この発明の第1の実施例による半導体用治具の
オーバーハング部分を示す斜視図。FIG. 1 is a perspective view showing an overhang portion of a semiconductor jig according to a first embodiment of the present invention.
【図2】この発明の第1の実施例による半導体装置を示
す斜視図。FIG. 2 is a perspective view showing a semiconductor device according to a first embodiment of the present invention.
【図3】従来の半導体装置のコレットを示す図。FIG. 3 is a view showing a collet of a conventional semiconductor device.
【図4】従来の半導体用治具にチップを装着した時の様
子を示す図。FIG. 4 is a view showing a state in which a chip is mounted on a conventional semiconductor jig.
【図5】従来の半導体用治具にチップを装着する時、コ
レットで反りを抑えている様子を示す側面図。FIG. 5 is a side view showing a state in which warping is suppressed by a collet when a chip is mounted on a conventional semiconductor jig.
【図6】従来の半導体用治具にチップを装着した半導体
装置を示す斜視図。FIG. 6 is a perspective view showing a semiconductor device in which a chip is mounted on a conventional semiconductor jig.
【図7】この発明の第2の実施例による半導体用治具の
オーバーハング部分を示す斜視図。FIG. 7 is a perspective view showing an overhang portion of a semiconductor jig according to a second embodiment of the present invention.
【図8】この発明の第2の実施例による半導体装置を示
す斜視図。FIG. 8 is a perspective view showing a semiconductor device according to a second embodiment of the present invention.
1 治具本体上部 1a オーバーハング部 1b 台形状凸部 2 治具上の入出力用線路 3 治具本体 3a ダイパッド部 3b 台形状の凹状溝部 4 金メッキ層 5 GaAs基板 6 半導体基板 7,8 入出力部 9 樹脂ボンド 10 ワイヤ 11 共晶合金半田 12 半導体基板上の入出力用線路 15 半導体基板反り量 20 コレット本体 20a 支持棒 20b 吸着ヘッド 21 バキュームホール 22 吸着部 1 jig upper part 1a overhang part 1b trapezoidal convex part 2 input / output line on jig 3 jig body 3a die pad part 3b trapezoidal concave groove part 4 gold plating layer 5 GaAs substrate 6 semiconductor substrate 7, 8 input / output Part 9 Resin bond 10 Wire 11 Eutectic alloy solder 12 Input / output line on semiconductor substrate 15 Semiconductor substrate warp amount 20 Collet body 20a Support rod 20b Suction head 21 Vacuum hole 22 Suction part
Claims (2)
れた基板と、該基板の裏面に形成されたメッキ層とを有
し、該メッキ層の両端部が基板から露出してなる半導体
チップを装着するための半導体用治具において、 上記半導体用治具は、該半導体用治具に装着される上記
半導体チップの上記露出したメッキ層両端部を覆うオー
バーハング形状の突出部を有する治具本体上部を有する
ものであることを特徴とする半導体用治具。1. A semiconductor comprising a substrate having input / output lines formed on both sides of its upper surface and a plating layer formed on the back surface of the substrate, and both ends of the plating layer being exposed from the substrate. A semiconductor jig for mounting a chip, wherein the semiconductor jig has a protrusion having an overhang shape that covers both ends of the exposed plating layer of the semiconductor chip mounted on the semiconductor jig. A semiconductor jig having an upper part of a tool body.
れた基板と、該基板の裏面に形成されたメッキ層とを有
し、該メッキ層の両端部が基板から露出してなる半導体
チップと、 両端にオーバーハング形状の突出部を有する治具本体上
部を有し、該治具本体上部の上面に入出力用線路が形成
され、上記半導体チップを装着するための半導体用治具
とを備え、 上記半導体チップの上記露出したメッキ層両端部を上記
治具本体上部の突出部で覆って、該突出部をメッキ層両
端部に接着させ、 上記半導体用治具の入出力用線路と上記半導体チップの
入出力用線路とをワイヤにより接続してなることを特徴
とする半導体装置。2. A semiconductor comprising a substrate having input / output lines formed on both sides of its upper surface and a plating layer formed on the back surface of the substrate, and both ends of the plating layer being exposed from the substrate. A semiconductor jig for mounting the semiconductor chip, which has a chip and an upper part of a jig body having overhang-shaped protrusions at both ends, and an input / output line is formed on the upper surface of the upper part of the jig body. And covering both ends of the exposed plating layer of the semiconductor chip with projections on the upper part of the jig body, and adhering the projections to both ends of the plating layer, and the input / output line of the semiconductor jig. A semiconductor device, characterized in that the input / output line of the semiconductor chip is connected by a wire.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5003035A JPH06209022A (en) | 1993-01-12 | 1993-01-12 | Semiconductor jig and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5003035A JPH06209022A (en) | 1993-01-12 | 1993-01-12 | Semiconductor jig and semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06209022A true JPH06209022A (en) | 1994-07-26 |
Family
ID=11546063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5003035A Pending JPH06209022A (en) | 1993-01-12 | 1993-01-12 | Semiconductor jig and semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06209022A (en) |
-
1993
- 1993-01-12 JP JP5003035A patent/JPH06209022A/en active Pending
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